CN111081540A - 屏蔽栅沟槽功率器件的制造方法 - Google Patents
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Abstract
本发明提供一种屏蔽栅沟槽功率器件的制造方法，包括提供衬底，衬底的器件单元区形成有至少一个第一沟槽，衬底的电极连接区形成有至少一个第二沟槽，第一沟槽和第二沟槽的侧壁和底部均形成有第一介质层；在第一沟槽中形成屏蔽栅，屏蔽栅部分填充第一沟槽，并在第二沟槽内填充导电材料；形成填充第一沟槽并覆盖衬底表面及导电材料的第二介质层；采用干法各向同性刻蚀工艺去除器件单元区上的第二介质层，并暴露出部分第一沟槽；在第一沟槽中形成栅极。本发明在形成栅极之前，通过干法各向同性刻蚀去除器件单元区上的第二介质层，并暴露出部分第一沟槽，相比传统的湿法刻蚀去除，缩短了工艺时间，有效减少甚至避免钻蚀问题。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种屏蔽栅沟槽功率器件的制造方法。
背景技术
自功率MOS技术发明以来，该技术已取得了很多重要的发展和长足的进步。近年来，功率MOS技术的新器件结构和新制造工艺不断的涌现，以达到两个最基本的目标：最大的功率处理能力，最小的功率损耗。沟槽MOSFET(Trench MOS)技术是实现此目标最重要的技术推动力之一。最初，Trench MOS技术的发明是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而其沟道密度和漂移区电阻尚不够理想。
所以，业界进一步提出了新的Trench MOS结构，新的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻。新的Trench MOS结构中，最具代表性的是屏蔽栅/分立栅(Shield Gate/Split Gate)沟槽技术，屏蔽栅沟槽功率器件通常也称为SGT器件，可利用其第一层多晶硅即屏蔽多晶硅(Shield)作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，所以Shield-Gate/Split Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。
如图1所示，是现有屏蔽栅功率器件的结构示意图，以N型MOSFET器件为例，屏蔽栅功率器件的器件单元区100a由多个元胞结构周期性排列组成，所述元胞结构包括：N+衬底100以及位于所述N+衬底100上方的N型外延层101，所述N型外延层11内设置有第一沟槽110，在第一沟槽110内设置有屏蔽栅111和栅极112。所述屏蔽栅111与第一沟槽110的底部和侧壁之间形成有屏蔽介质层114，所述栅极112与第一沟槽110的侧壁之间形成有栅介质层113，所述屏蔽栅111和所述栅极112之间有栅极间隔离层115。
在器件单元区外侧形成有电极连接区100b，用于将器件单元区的电极引出。所述电极连接区100b内形成有第二沟槽120，所述第二沟槽120和所述第一沟槽120同时形成且相互连通，在所述第二沟槽120内填充有导电材料121，例如多晶硅，所述导电材料121和第二沟槽120的底部和侧壁之间形成有第一介质层122，所述导电材料121和所述屏蔽栅111接触连接。具体的，第一沟槽110对应远离第二沟槽120一侧上方设置P型第一基区102，第一沟槽110与第二沟槽120之间设置P型第二基区103，第二沟槽120对应远离第一沟槽120一侧上方设置P型第三基区104，P型第一基区102、P型第二基区103内均设置与第一沟槽110侧壁接触的N+源区105，N型外延层101上的源极金属垫层107通过介质层106中的开口与N+源区105、屏蔽栅111以及导电材料121连接，栅极金属垫层108与栅极112连接。
通常，所述第一介质层122和所述屏蔽栅介质层114同时形成，所述导电材料121和所述屏蔽栅111同时形成，但是对导电材料121不进行回刻，从而使导电材料121填充于第二沟槽120的整个深度范围。但在形成栅极112前需要刻蚀去除第一沟槽110内屏蔽栅112上的第二介质层123。现有工艺采用湿法方式来去除第一沟槽110内屏蔽栅112上的第二介质层123，具体的工艺流程为在衬底上形成图案化的掩膜层124，覆盖电极连接区100b，暴露器件单元区100a，然后采用湿法刻蚀的方式将器件单元区的部分介质物去除，之后采用湿法将图案化光刻胶124去除。
然而，采用湿法刻蚀去除部分第二介质层123，刻蚀所需时间较长，这样会产生以下问题：第一，光刻胶长时间的浸泡在湿法腐蚀液中，粘附性下降，以致在覆盖区域的边缘发生钻蚀，如图2A所示，这种钻蚀的位置会在栅极112形成过程会产生导电材料如多晶硅残留，引起栅极112和导电材料121的误连通，如图2B所示；第二，光刻胶长时间的浸泡会使光刻胶本身产生缺陷，给后续工艺带来隐患；第三，湿法刻蚀后去除光刻胶时，易发生光刻胶残留。
发明内容
本发明的目的在于提供一种屏蔽栅沟槽功率器件的制造方法，避免钻蚀现象产生，提高器件的可靠性。
为实现上述目的，本发明提供一种屏蔽栅沟槽功率器件的制造方法，包括：
提供一衬底，所述衬底包括器件单元区和电极连接区，所述器件单元区内形成有至少一个第一沟槽，所述电极连接区形成有至少一个第二沟槽，所述第一沟槽和第二沟槽的侧壁和底部均形成有第一介质层；
在所述第一沟槽的中形成屏蔽栅，所述屏蔽栅部分填充所述第一沟槽，并在所述第二沟槽内填充导电材料；
在所述衬底上形成第二介质层，所述第二介质层填充所述第一沟槽并覆盖所述衬底的表面以及所述导电材料；
执行干法各向同性刻蚀工艺，以去除所述器件单元区上的第二介质层，并暴露出部分所述第一沟槽；以及，
在所述第一沟槽的中形成栅极。
可选的，所述干法各向同性刻蚀采用以CF4和CHF3为主的刻蚀气体。
可选的，所述干法各向同性刻蚀的工艺参数为：腔压为200-400mTorr、CF4流量为30-80sccm、CHF3流量为30-80sccm、线圈功率为500-5000W、射频偏置电压为30-60V、刻蚀时间为150-230s。
可选的，所述第二介质层的材料为氧化硅，所述干法各向同性刻蚀过程中第一介质层和硅的刻蚀选择比为7:1-14:1。
可选的，暴露出部分所述第一沟槽后，在所述第一沟槽中形成栅极前，还包括：
干法刻蚀去除干法各向同性刻蚀工艺中形成在所述第二介质层上的图案化的掩膜层。
可选的，干法刻蚀去除所述图案化的掩膜层之后，在所述第一沟槽中形成栅极之前，还包括：
在暴露出的部分所述第一沟槽的侧壁形成栅介质层。
可选的，在所述第一沟槽中形成栅极包括：
在所述第一沟槽中填充栅极材料层并覆盖衬底表面；
刻蚀去除衬底表面的所述栅极材料层，在所述第一沟槽中形成栅极。
可选的，所述衬底为硅衬底，在所述硅衬底表面形成有外延层，所述第一沟槽和所述第二沟槽形成于所述外延层中。
可选的，所述第一介质层和所述第二介质层均为氧化硅或氮化硅。
可选的，所述第一沟槽内的导电材料的上表面与衬底表面齐平，所述导电材料包括多晶硅、铝、钽、钨或钛。
综上，本发明提供一种屏蔽栅沟槽功率器件的制造方法，在形成栅极之前，通过干法各向同性刻蚀去除器件单元区上的第二介质层并暴露出部分所述第一沟槽。相比传统的湿法刻蚀去除，缩短了去除第二介质层的工艺时间，有效减少甚至避免钻蚀问题，提高器件的可靠性。
附图说明
图1为一屏蔽栅功率器件的结构示意图；
图2A和图2B现有屏蔽栅功率器件的制造方法中产生钻蚀的相应步骤的结构示意图；
图3为本发明实施例提供的屏蔽栅功率器件的制造方法的流程图；
图4A至图4G为本实施例提供的屏蔽栅功率器件的制造方法中相应步骤的结构示意图。
附图标记说明：
100a、200a-器件单元区；
100b、200b-电极连接区；
100、200-衬底；
101、201-外延层；
110、210-第一沟槽；
120、220-第二沟槽；
111、211-屏蔽栅；
121、221-导电材料；
112、212-栅极；
212′-栅极材料层；
122、202-第一介质层；
123、203-第二介质层；
124、204-图案化的掩膜层；
113、213-栅介质层；
114-屏蔽介质层；
115-栅极间隔离层；
102-P型第一基区；
103-P型第二基区；
104-P型第三基区；
105-N+源区；
106-隔离介质层；
107-源极金属垫层；
108-栅极金属垫层。
具体实施方式
以下结合附图和具体实施例对本发明的屏蔽栅沟槽功率器件的制造方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图3为本实施例提供的屏蔽栅沟槽功率器件的制造方法的流程图，如图3所示，本实施例提供的屏蔽栅沟槽功率器件的制造方法，包括以下步骤：
S01：提供一衬底，所述衬底包括器件单元区和电极连接区，所述器件单元区内形成有至少一个第一沟槽，所述电极连接区形成有至少一个第二沟槽，所述第一沟槽和第二沟槽的侧壁和底部均形成有第一介质层；
S02：在所述第一沟槽中形成屏蔽栅，所述屏蔽栅部分填充所述第一沟槽，并在所述第二沟槽内填充导电材料；
S03：在所述衬底上形成第二介质层，所述第二介质层填充所述第一沟槽并覆盖所述衬底的表面以及所述导电材料；
S04：执行干法各向同性刻蚀工艺，以去除所述器件单元区上的第二介质层，并暴露出部分所述第一沟槽；以及，
S05：在所述第一沟槽中形成栅极。
图4A至图4G为本实施例提供的屏蔽栅沟槽功率器件的制造方法相应步骤对应的结构示意图，以下将参考图3并结合图4A至图4G详细说明本实施例提供的一种晶圆表面金属合金化处理方法。
首先，参考图4A，执行步骤S01，提供衬底200，所述衬底包括器件单元区(cell区)200a和电极连接区(link up区)200b。所述器件单元区200a内形成有至少一个第一沟槽210，所述电极连接区200b中形成有至少一个第二沟槽220，所述第一沟槽210和第二沟槽220中均形成有第一介质层202，所述第一介质层202分别覆盖第一沟槽210和第二沟槽220的侧壁和底部。
所述衬底200可以为硅基半导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。所述衬底200表面形成有外延层201，所述第一沟槽210和所述第二沟槽220形成于所述外延层201中。以N型MOSFET器件为例，所述衬底200和外延层201的掺杂类型均是N型，且衬底200的掺杂浓度高于外延层201的掺杂浓度。
所述第一沟槽210和第二沟槽220可以利用同一步骤形成，二者的深度可以是相同的，例如均在3μm～6μm之间。所述第一沟槽210和第二沟槽220底部拐角处的形状可以为圆弧形或直角型。本实施例中，所述第一沟槽210和第二沟槽220底部拐角处为圆弧形。
所述第一介质层202例如为氧化硅或氮化硅，可通过热氧化工艺或CVD法在所述第一沟槽210和第二沟槽220的底部和侧壁形成第一介质层202。所述第一介质层202的厚度例如是小于1μm。图4A中示出了所述第一介质层202覆盖第一沟槽210和第二沟槽220的底部和侧壁的情况，但本领域技术人员应理解，第一介质层202也可以在覆盖第一沟槽210和第二沟槽220的侧壁和底部的同时还延伸覆盖外延层201的表面。
接着，执行步骤S02，如图4B所示，在所述第一沟槽210中形成屏蔽栅211，所述屏蔽栅211部分填充所述第一沟槽，并在所述第二沟槽220内填充导电材料221。所述屏蔽栅211和所述导电材料221可以是多晶硅、铝、钽、钨或钛等，可以通过淀积的方式形成，本实施例中所述屏蔽栅211和所述导电材料221均为多晶硅。可以同时在所述第一沟槽210和所述第二沟槽220沉积多晶硅，使多晶硅填充于第二沟槽220的整个深度范围，然后对所述第一沟槽210内的多晶硅回刻以形成屏蔽栅211。可以采用等离子体干法刻蚀或湿法腐蚀对所述第一沟槽210内的多晶硅进行回刻。根据不同产品，回刻深度可以不同，本实施例中回刻的深度例如是在0.5μm～5μm之间。
执行步骤S03，如图4C所示，在所述衬底200上形成第二介质层203，所述第二介质层203填满第一沟槽210并覆盖所述衬底200(本实施例中是外延层201)的表面以及导电材料221。优选的，第二介质层203的表面是平坦表面，即所述器件单元区200a和所述电极连接区200b上的第二介质层203顶面基本位于同一水平面上。本实施例中，所述第二介质层203与所述第一介质层202的材质相同，例如均是氧化硅层，可通过热氧化工艺或CVD法在所述衬底200上形成第二介质层203。可以理解的是，具体实施时，所述第二介质层203与所述第一介质层202的材质也可以不相同，例如，第一介质层202为氧化硅，第二介质层203为氮化硅或氮氧化硅。
接着，执行步骤S04，如图4D和图4E所示，在所述第二介质层203上形成图案化的掩膜层204，并以图案化的掩膜层204为掩模，执行干法各向同性刻蚀工艺，去除所述器件单元区200a的衬底200表面上的第二介质层203，并去除所述第一沟槽210内的部分第二介质层203，第一沟槽210内保留下来的第二介质层203包覆屏蔽栅211。
具体的，首先，如图4D所示，在所述第二介质层203上形成图案化的掩膜层204，所述图案化的掩膜层204例如是图案化的光刻胶层，所述图案化的掩膜层204覆盖所述电极连接区200b，暴露出器件单元区200a。然后，如图4E所示，以图案化的掩膜层204为掩模，干法各向同性刻蚀所述器件单元区上的第二介质层203，去除器件单元区上的第二介质层203后继续刻蚀所述第一沟槽210内的第二介质层203，以暴露出所述第一沟槽210的上部。其中，可以选择高刻蚀选择比的气体经等离子体化工艺后形成所述各向同性的等离子体来进行干法各向同性刻蚀。例如可以通过含氟气体进行干法各向同性刻蚀，所述含氟气体可以为CF4、CHF3或SF6。本实施例中，所述干法各向同性刻蚀采用以CF4和CHF3为主的刻蚀气体，该刻蚀气体对第二介质层203和衬底200(本实施例中是硅衬底)的刻蚀选择比为7:1-14:1，示例性的，所述刻蚀选择比为7:1。详细的，干法各向同性刻蚀的工艺参数例如为：腔压为200-400mTorr、CF4流量为30-80sccm、CHF3流量为30-80sccm、线圈功率为500-5000W、射频偏置电压为30-60V、刻蚀时间为150-230s。
本实施例通过设置施加极低的射频偏置电压，使得等离子体不再朝着固定的方向进行刻蚀轰击，从而避免了在偏压方向上的各向异性腐蚀，这样射频产生的等离子体会产生和湿法腐蚀一样的各向同性的腐蚀效果，同时拥有较快的腐蚀速率，去除第一沟槽210上部的第二介质层203的同时保留衬底结构(第二沟槽220)的形貌并且不造成表面损伤，且由于干法刻蚀的工艺时间远小于湿法腐蚀，因此可以减少甚至避免钻蚀问题，也不会由于光刻胶长时间浸泡生成的缺陷给后续工艺带来隐患。
较佳的，在干法各向同性刻蚀之后，采用干法刻蚀工艺去除所述图案化的掩膜层。即在干法各向同性刻蚀之后，衬底200在干法刻蚀设备之中直接完成干法去胶，进而避免了湿法去胶可能产生的光刻胶残留。
执行步骤S04，如图4F和图4G所示，在所述第一沟槽210中形成栅极212。
具体的，首先，如图4F所示，在在暴露出的部分所述第一沟槽210的侧壁形成栅介质层213，以作为屏蔽栅211和栅极212之间的绝缘介质。栅介质层213优选为氧化硅层，厚度例如为50nm-70nm，可以通过热氧化工艺或CVD法形成。本领域技术人员应理解，如图4E所示，当第一沟槽210中的第二介质层203未被完全去除时，栅介质层213是直接形成在剩余的第二介质层203上。如果第一沟槽210中的第二介质层203被全部去除，则栅介质层213是直接形成在屏蔽栅211上。然后，在所述第一沟槽210中填充栅极材料层212′并覆盖衬底表面，栅极材料层212′填满第一沟槽210，所述栅极材料层212′例如是多晶硅，可以利用CVD法形成。最后，去除衬底表面的所述栅极材料层212′，在所述第一沟槽210的上部形成栅极212。可通过回刻去除电极连接区200b上的第二介质层203上的栅极材料层212′以及器件单元区200a的外延层201上的栅极材料层212′，仅留下第一沟槽210中的栅极材料层212′作为栅极212。栅极212的表面例如是与外延层201的表面齐平。需要说明的是，所述栅极212和所述屏蔽栅211之间保留有部分第二介质层203，作为间隔所述栅极212和所述屏蔽栅211的栅极间隔离层。所述第一沟槽210与所述屏蔽栅211之间(第一沟槽21的下部的侧壁和底部)的第一介质层202作为屏蔽介质层。
最后，本实施提供的屏蔽栅沟槽功率器件的制造方法还包括后续的基区、源区、源极金属垫层和栅极金属垫层的形成，上述步骤的形成采用本领域常用的方法形成，例如是依次可以经过P-body注入、扩散，N+源极注入、扩散，ILD淀积、接触孔光刻、刻蚀、正面金属淀积及图形化、背面减薄及金属化等工艺流程，从而完成整个器件制造工艺，在此不再赘述。
综上所述，本发明提供一种屏蔽栅沟槽功率器件的制造方法，在形成栅极之前，通过干法各向同性刻蚀器件单元区上的第二介质层并暴露出部分第一沟槽。相比传统的湿法刻蚀去除，缩短了去除位于第一沟槽上部的介质层的工艺时间，有效减少甚至避免钻蚀问题，提高器件的可靠性。进一步的，在干法各向同性刻蚀之后，干法刻蚀去除光刻胶层，避免了湿法去胶可能产生的光刻胶残留。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种屏蔽栅沟槽功率器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括器件单元区和电极连接区，所述器件单元区形成有至少一个第一沟槽，所述电极连接区形成有至少一个第二沟槽，所述第一沟槽和第二沟槽的侧壁和底部均形成有第一介质层；
在所述第一沟槽中形成屏蔽栅，所述屏蔽栅部分填充所述第一沟槽，并在所述第二沟槽内填充导电材料；
在所述衬底上形成第二介质层，所述第二介质层填充所述第一沟槽并覆盖所述衬底的表面以及所述导电材料；
执行干法各向同性刻蚀工艺，以去除所述器件单元区上的第二介质层，并暴露出部分所述第一沟槽；以及，
在所述第一沟槽中形成栅极。
2.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述干法各向同性刻蚀采用以CF4和CHF3为主的刻蚀气体。
3.根据权利要求2所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述干法各向同性刻蚀的工艺参数包括：腔压为200-400mTorr、CF4流量为30-80sccm、CHF3流量为30-80sccm、线圈功率为500-5000W、射频偏置电压为30-60V、刻蚀时间为150-230s。
4.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第二介质层的材料为氧化硅，所述干法各向同性刻蚀过程中第一介质层和硅的刻蚀选择比为7:1-14:1。
5.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，暴露出部分所述第一沟槽后，在所述第一沟槽中形成栅极前，还包括：
干法刻蚀去除干法各向同性刻蚀工艺中形成在所述第二介质层上的图案化的掩膜层。
6.根据权利要求5所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，干法刻蚀去除所述图案化的掩膜层之后，在所述第一沟槽中形成栅极之前，还包括：
在暴露出的部分所述第一沟槽的侧壁形成栅介质层。
7.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，在所述第一沟槽中形成栅极包括：
在所述第一沟槽中填充栅极材料层并覆盖衬底表面；
刻蚀去除衬底表面的所述栅极材料层，在所述第一沟槽中形成栅极。
8.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述衬底为硅衬底，所述硅衬底表面形成有外延层，所述第一沟槽和所述第二沟槽形成于所述外延层中。
9.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第一介质层和所述第二介质层为氧化硅或氮化硅。
10.根据权利要求1所述的屏蔽栅沟槽功率器件的制造方法，其特征在于，所述第一沟槽内的导电材料的上表面与衬底表面齐平，所述导电材料包括多晶硅、铝、钽、钨或钛。
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