CN111883592A - 屏蔽栅沟槽功率器件及其制造方法 - Google Patents

屏蔽栅沟槽功率器件及其制造方法 Download PDF

Info

Publication number
CN111883592A
CN111883592A CN202010781555.XA CN202010781555A CN111883592A CN 111883592 A CN111883592 A CN 111883592A CN 202010781555 A CN202010781555 A CN 202010781555A CN 111883592 A CN111883592 A CN 111883592A
Authority
CN
China
Prior art keywords
dielectric layer
gate
shielding
layer
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010781555.XA
Other languages
English (en)
Other versions
CN111883592B (zh
Inventor
杨亚锋
石磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010781555.XA priority Critical patent/CN111883592B/zh
Publication of CN111883592A publication Critical patent/CN111883592A/zh
Priority to US17/231,340 priority patent/US11522063B2/en
Application granted granted Critical
Publication of CN111883592B publication Critical patent/CN111883592B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种屏蔽栅沟槽功率器件，器件单元区的栅极结构包括：形成在栅极沟槽的内侧表面的屏蔽介质层；屏蔽介质层由热氧化层和CVD介质层叠加而成；在屏蔽介质层填充形成的间隙区中填充有源多晶硅；在源多晶硅两侧形成有由对靠近栅极沟槽的侧面的部分屏蔽介质层刻蚀后形成的顶部沟槽，顶部沟槽完全位于热氧化层中；顶部沟槽的第二侧面和源多晶硅之间的屏蔽介质层作为多晶硅间介质层；在顶部沟槽中填充有多晶硅栅且在顶部沟槽的第一侧面上形成有栅介质层。本发明还公开了一种屏蔽栅沟槽功率器件的制造方法。本发明能提高沟槽侧壁及底部屏蔽介质层的厚度均匀性，从而能保证器件的耐压的同时降低器件的导通电阻，同时还能降低器件的栅源电容。

Description

屏蔽栅沟槽功率器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅(Shield GateTrench，SGT)栅极沟槽功率器件。本发明还涉及一种屏蔽栅沟槽功率器件的制造方法。
背景技术
如图1A所示，是现有屏蔽栅沟槽(SGT)功率器件的顶部结构的照片；如图1B所示，是图1A对应的屏蔽栅沟槽功率器件的栅极结构底部的照片；现有屏蔽栅沟槽功率器件的器件单元区的栅极结构包括：
在外延层101中形成有栅极沟槽102。。
在所述栅极沟槽102的底部表面和侧面形成有屏蔽介质层103；所述屏蔽介质层103由热氧化层组成。
所述屏蔽介质层103未将所述栅极沟槽102完全填充而在所述栅极沟槽102的中央区域形成有间隙区，在所述间隙区中填充有源多晶硅104。
在所述源多晶硅104两侧形成有由对所述屏蔽介质层103进行各向异性刻蚀后形成的顶部沟槽。
在所述顶部沟槽的第一侧面即所述顶部沟槽露出的所述栅极沟槽102的侧面上形成有栅氧化层105，栅氧化层105通常采用热氧化工艺形成，在形成所述栅氧化层105的同时形成多晶硅间氧化层106，利用所述源多晶硅104的氧化速率比外延层101的氧化速率比更快的特点，使多晶硅间氧化层106的厚度大于栅氧化层105的厚度。
在形成有所述栅氧化层105的所述顶部沟槽中形成有完全填充所述顶部沟槽的所述多晶硅栅107。
在所述栅极结构之间的所述外延层101的表面形成有体区，在体区的表面形成有重掺杂的源区。
还形成有层间膜108和穿过层间膜108的接触孔。图1A中显示了接触孔的开口109，图1A中的开口109将底部的源区表面暴露。
图1A所示的结构为左右型(L/R)SGT器件，对于现有技术中大于等于150V的L/RSGT，由于通用工艺限制,所述屏蔽介质层103的热氧化层通常为
Figure BDA0002620433220000011
由于热氧化工艺的限制，使得所述屏蔽介质层103的厚度无法增加，且沟槽102侧壁与底部的所述屏蔽介质层103厚度不均匀，不能有效地通过增加所述屏蔽介质层103的厚度来提高器件的耐压，这时为了提高器件的耐压，需要降低所述外延层101的掺杂浓度，这会导致器件的导通电阻不占优势。
另外，由图1B所示可知，由于热氧化工艺的特性，会使得所述屏蔽介质层103的厚度不均匀，其中，靠近栅极沟槽102的底部的厚度会变小，这也会进一步降低器件的性能。
如图2所示，是现有一种改进结构的屏蔽栅沟槽功率器件的多晶硅栅形成区域的屏蔽介质层刻蚀后的照片；栅极结构包括：
形成于外延层201中的栅极沟槽202,在栅极沟槽202的内部侧面形成有屏蔽介质层203。为了克服图1A和1B的现有结构的屏蔽介质层203的厚度受限的问题，图2中的屏蔽介质层203采用热氧化层加CVD沉积的氧化层的叠加结构。
之后，在栅极沟槽202中填充有源多晶硅204。
在对图2的屏蔽介质层203做各向同性刻蚀形成顶部沟槽205后可以看出，顶部沟槽205的深度并不均匀，这是由于各向同性的湿法刻蚀对屏蔽介质层203的热氧化层和CVD沉积的氧化层的刻蚀速率不一致造成的，CVD沉积的氧化层的刻蚀速率会更快，这使得顶部沟槽205的底部具有一个下尖结构206。这种下尖结构206最后会增加器件的栅源电容Cgs，这是由于，下尖结构206中的屏蔽介质层的厚度会变薄且会填充多晶硅栅使多晶硅栅和源多晶硅204之间的交叠面积增加，这两个因素会使Cgs增加。
发明内容
本发明所要解决的技术问题是提供一种屏蔽栅沟槽功率器件，能提高屏蔽介质层的厚度及屏蔽介质层的厚度均匀性从而能提高器件的耐压并降低器件的导通电阻，同时还能降低器件的栅源电容。为此，本发明还提供一种屏蔽栅沟槽功率器件的制造方法。
为解决上述技术问题，本发明提供的屏蔽栅沟槽功率器件的器件单元区的栅极结构包括：
形成于半导体衬底上的第一导电类型掺杂的外延层，在所述外延层中形成有栅极沟槽。
在所述栅极沟槽的底部表面和侧面形成有屏蔽介质层；所述屏蔽介质层由热氧化层和CVD介质层叠加而成，使所述屏蔽介质层厚度增加，特别是提高栅极沟槽侧壁和底部屏蔽介质层厚度均匀性，从而增加所述屏蔽介质层的耐压并降低所述外延层的耐压要求。
所述屏蔽介质层未将所述栅极沟槽完全填充而在所述栅极沟槽的中央区域形成有间隙区，在所述间隙区中填充有源多晶硅。
在所述源多晶硅两侧形成有由对靠近所述栅极沟槽的侧面的所述屏蔽介质层的部分区域进行各向异性刻蚀后形成的顶部沟槽，所述顶部沟槽完全位于所述热氧化层中；所述顶部沟槽的第一侧面为暴露的所述栅极沟槽的侧面，所述顶部沟槽的第二侧面和所述源多晶硅之间的所述屏蔽介质层作为多晶硅间介质层，在沿所述多晶硅间介质层的宽度方向所述多晶硅间介质层为所述CVD介质层和部分厚度的所述热氧化层的叠加结构，所述顶部沟槽的宽度通过光刻定义并同时定义出所述多晶硅间介质层的宽度，使所述多晶硅间介质层的宽度增加以增加器件的Cgs。
在所述顶部沟槽的第一侧面上形成有栅介质层，在形成有所述栅介质层的所述顶部沟槽中形成有完全填充所述顶部沟槽的所述多晶硅栅。
进一步的改进是，所述半导体衬底包括硅衬底，所述外延层为硅外延层。
进一步的改进是，所述CVD介质层为CVD工艺沉积的氧化层，所述栅介质层为栅氧化层。
进一步的改进是，屏蔽栅沟槽功率器件的工作电压大于等于150V。
进一步的改进是，所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，所述器件单元区的结构还包括：
形成于所述外延层表面的第二导电类型掺杂的体区，所述顶部沟槽穿过所述体区，被所述多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。
在所述体区的表面形成有第一导电类型重掺杂的源区。
所述半导体衬底具有第一导电类型重掺杂结构，漏区形成于被减薄后的所述半导体衬底的背面。
进一步的改进是，所述屏蔽栅沟槽功率器件还包括栅极引出区；所述栅极引出区位于所述器件单元区的外侧，所述栅极引出区中也包括所述栅极结构，所述栅极引出区中的所述栅极结构和所述器件单元区中的所述栅极结构同时形成，所述栅极引出区中的所述多晶硅栅和所述器件单元区中的所述多晶硅栅相接触。
在所述栅极引出区的所述栅极结构的所述多晶硅栅的顶部形成有接触孔，所述多晶硅栅顶部的接触孔连接到由正面金属层组成的栅极。
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区，所述源多晶硅引出区中也形成有所述栅极沟槽，在所述源多晶硅引出区的所述栅极沟槽中形成有所述屏蔽介质层和所述源多晶硅，所述源多晶硅引出区的所述栅极沟槽中未形成所述顶部沟槽、所述栅介质层和所述多晶硅栅；所述源多晶硅引出区中的所述源多晶硅和所述器件单元区中的所述源多晶硅相接触；在所述源多晶硅引出区的所述源多晶硅的顶部形成有接触孔并连接到由正面金属层组成的源极。
所述源区的顶部也形成有接触孔并连接到所述源极。
进一步的改进是，所述屏蔽介质层中，所述热氧化层的厚度为
Figure BDA0002620433220000041
所述CVD介质层的厚度为
Figure BDA0002620433220000042
进一步的改进是，所述屏蔽栅沟槽功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述屏蔽栅沟槽功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的屏蔽栅沟槽功率器件的制造方法中，器件单元区的栅极结构采用如下步骤形成：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的外延层，在所述外延层中形成栅极沟槽。
步骤二、在所述栅极沟槽的底部表面和侧面形成屏蔽介质层。
所述屏蔽介质层包括采用热氧化工艺形成的热氧化层以及采用CVD沉积工艺形成的CVD介质层，所述热氧化层和所述CVD介质层的叠加结构使所述屏蔽介质层厚度增加，同时保证所述栅极沟槽侧壁与底部屏蔽介质层厚度的均匀性，从而增加所述屏蔽介质层的耐压并降低所述外延层的耐压要求。
所述屏蔽介质层未将所述栅极沟槽完全填充而在所述栅极沟槽的中央区域形成有间隙区。
步骤三、进行多晶硅生长加回刻工艺在所述栅极沟槽的所述间隙区中填充源多晶硅。
步骤四、进行光刻工艺将顶部沟槽的形成区域打开，所述顶部沟槽的形成区域对应于靠近所述栅极沟槽的侧面的所述屏蔽介质层的部分区域；对打开区域的所述屏蔽介质层进行各向异性刻蚀形成所述顶部沟槽，所述顶部沟槽完全位于所述热氧化层中；所述顶部沟槽的第一侧面为暴露的所述栅极沟槽的侧面，所述顶部沟槽的第二侧面和所述源多晶硅之间的所述屏蔽介质层作为多晶硅间介质层，在沿所述多晶硅间介质层的宽度方向所述多晶硅间介质层为所述CVD介质层和部分厚度的所述热氧化层的叠加结构，所述顶部沟槽的宽度和所述多晶硅间介质层的宽度同时通过光刻定义，使所述多晶硅间介质层的宽度增加以增加器件的Cgs。
步骤五、在所述顶部沟槽的第一侧面上形成栅介质层，进行多晶硅生长加回刻工艺在形成有所述栅介质层的所述顶部沟槽中填充多晶硅并形成所述多晶硅栅。
进一步的改进是，所述半导体衬底包括硅衬底，所述外延层为硅外延层。
进一步的改进是，所述CVD介质层为CVD工艺沉积的氧化层，所述栅介质层为栅氧化层。
进一步的改进是，屏蔽栅沟槽功率器件的工作电压大于等于150V。
进一步的改进是，所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，还包括如下正面工艺步骤：
在形成所述外延层表面形成第二导电类型掺杂的体区，所述顶部沟槽穿过所述体区，被所述多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。
在所述器件单元区的所述体区的表面形成第一导电类型重掺杂的源区。
所述半导体衬底具有第一导电类型重掺杂结构，在所述正面工艺完成后，还包括如下背面工艺：
对所述半导体衬底进行减薄。
由减薄后的所述半导体衬底组成漏区；或者对减薄后的所述半导体衬底进行背面掺杂形成第一导电类型重掺杂的漏区。
进一步的改进是，所述屏蔽栅沟槽功率器件还包括栅极引出区；所述栅极引出区位于所述器件单元区的外侧，所述栅极引出区中也包括所述栅极结构，所述栅极引出区中的所述栅极结构和所述器件单元区中的所述栅极结构同时形成，所述栅极引出区中的所述多晶硅栅和所述器件单元区中的所述多晶硅栅相接触。
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区，所述源多晶硅引出区中也形成有所述栅极沟槽，在所述源多晶硅引出区的所述栅极沟槽中形成有所述屏蔽介质层和所述源多晶硅，所述源多晶硅引出区的所述栅极沟槽中未形成所述顶部沟槽、所述栅介质层和所述多晶硅栅；所述源多晶硅引出区中的所述源多晶硅和所述器件单元区中的所述源多晶硅相接触。
所述正面工艺还包括：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极。
在所述栅极引出区的所述栅极结构的所述多晶硅栅的顶部形成有接触孔，所述多晶硅栅顶部的接触孔连接到所述栅极。
在所述源多晶硅引出区的所述源多晶硅的顶部形成有接触孔并连接到所述源极。
所述源区的顶部也形成有接触孔并连接到所述源极。
进一步的改进是，所述屏蔽介质层中，所述热氧化层的厚度为
Figure BDA0002620433220000061
所述CVD介质层的厚度为
Figure BDA0002620433220000062
本发明屏蔽栅沟槽功率器件的器件单元区的栅极结构为左右型结构，屏蔽介质层采用热氧化层和CVD介质层的叠加结构，能增加屏蔽介质层的厚度同时保证栅极沟槽侧壁和底部的屏蔽介质层厚度的均匀性，从而能增加屏蔽介质层的耐压并降低外延层的耐压要求，这样外延层的掺杂浓度能得到提高，外延层的掺杂浓度越高器件的导通电阻越小，所以本发明能在提高器件的耐压或使器件的耐压保持不变的条件下降低器件的导通电阻。
同时，本发明用于形成多晶硅栅的顶部沟槽采用光刻工艺定义，然后利用各向异性刻蚀形成顶部沟槽，且顶部沟槽完全位于热氧化层中，这样能防止为了增厚屏蔽介质层而引入CVD介质层时CVD介质层的刻蚀速率大于热氧化层的刻蚀速率时造成顶部沟槽的深度不均匀以及多晶硅间介质层的厚度不均匀的缺陷，能使多晶硅间介质层的厚度得到精确控制且增厚以及使多晶硅栅侧面覆盖多晶硅间介质层的深度固定且减少，所以本发明能降低器件的Cgs即栅源电容。
另外，本发明的屏蔽介质层采用热氧化层和CVD介质层的叠加结构，能消除单独采用热氧化层时使屏蔽介质层的厚度不均匀的缺陷，最后能提高屏蔽介质层的厚度的均匀性。
另外，现有技术中顶部沟槽虽然采用各向异性刻蚀形成，但是依然需要采用光刻工艺以形成器件单元区外侧的栅极和源极引出区域，故本发明的顶部沟槽的光刻工艺并不会增加工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有屏蔽栅沟槽功率器件的顶部结构的照片；
图1B是图1A对应的屏蔽栅沟槽功率器件的栅极结构底部的照片；
图2是现有一种改进结构的屏蔽栅沟槽功率器件的多晶硅栅形成区域的屏蔽介质层刻蚀后的照片；
图3是本发明实施例屏蔽栅沟槽功率器件的结构示意图；
图4A是本发明实施例屏蔽栅沟槽功率器件的照片；
图4B是本发明实施例屏蔽栅沟槽功率器件的栅极结构底部的照片；
图5A-图5D是本发明实施例屏蔽栅沟槽功率器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图3所示，是本发明实施例屏蔽栅沟槽功率器件的结构示意图；图3中的器件单元区401中仅显示了一个栅极结构，实际上，器件单元区401包括多个器件单元，各器件单元都设置有栅极结构。本发明实施例屏蔽栅沟槽功率器件的器件单元区401的栅极结构包括：
形成于半导体衬底1上的第一导电类型掺杂的外延层2，在所述外延层2中形成有栅极沟槽301。图3中，所述半导体衬底1也用SUB表示，所述外延层2也用EPI表示。
本发明实施例中，所述半导体衬底1包括硅衬底，所述外延层2为硅外延层2。
在所述栅极沟槽301的底部表面和侧面形成有屏蔽介质层3；所述屏蔽介质层3由热氧化层3a和CVD介质层3b叠加而成，使所述屏蔽介质层3厚度增加，同时保证栅极沟槽301侧壁和底部介质层3厚度的均匀性，从而增加所述屏蔽介质层3的耐压并降低所述外延层2的耐压要求。
本发明实施例中，所述CVD介质层3b为CVD工艺沉积的氧化层，
所述屏蔽介质层3未将所述栅极沟槽301完全填充而在所述栅极沟槽301的中央区域形成有间隙区，在所述间隙区中填充有源多晶硅4。
在所述源多晶硅4两侧形成有由对靠近所述栅极沟槽301的侧面的所述屏蔽介质层3的部分区域进行刻蚀后形成的顶部沟槽304(请参考图5C所示)，所述顶部沟槽304完全位于所述热氧化层3a中；所述顶部沟槽304的第一侧面为暴露的所述栅极沟槽301的侧面，所述顶部沟槽304的第二侧面和所述源多晶硅4之间的所述屏蔽介质层3作为多晶硅间介质层6，在沿所述多晶硅间介质层6的宽度方向所述多晶硅间介质层6为所述CVD介质层3b和部分厚度的所述热氧化层3a的叠加结构，所述顶部沟槽304的宽度通过光刻定义并同时定义出所述多晶硅间介质层6的宽度，使所述多晶硅间介质层6的宽度增加以增加器件的Cgs。
在所述顶部沟槽304的第一侧面上形成有栅介质层5，在形成有所述栅介质层5的所述顶部沟槽304中形成有完全填充所述顶部沟槽304的所述多晶硅栅7。
本发明实施例中，所述栅介质层5为栅氧化层。
屏蔽栅沟槽功率器件的工作电压大于等于150V。
所述屏蔽介质层3中，所述热氧化层3a的厚度为
Figure BDA0002620433220000081
所述CVD介质层3b的厚度为
Figure BDA0002620433220000082
所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，所述器件单元区401的结构还包括：
形成于所述外延层2表面的第二导电类型掺杂的体区8，所述顶部沟槽304穿过所述体区8，被所述多晶硅栅7侧面覆盖的所述体区8的表面用于形成沟道。
在所述体区8的表面形成有第一导电类型重掺杂的源区9。
所述半导体衬底1具有第一导电类型重掺杂结构，漏区形成于被减薄后的所述半导体衬底1的背面。
所述屏蔽栅沟槽功率器件还包括栅极引出区402；所述栅极引出区402位于所述器件单元区401的外侧，所述栅极引出区402中也包括所述栅极结构，所述栅极引出区402中的所述栅极结构和所述器件单元区401中的所述栅极结构同时形成，所述栅极引出区402中的所述多晶硅栅7和所述器件单元区401中的所述多晶硅栅7相接触。
在所述栅极引出区402的所述栅极结构的所述多晶硅栅7的顶部形成有穿过层间膜10的接触孔11，所述多晶硅栅7顶部的接触孔11连接到由正面金属层12组成的栅极。
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区403，所述源多晶硅引出区403中也形成有所述栅极沟槽301，在所述源多晶硅引出区403的所述栅极沟槽301中形成有所述屏蔽介质层3和所述源多晶硅4，所述源多晶硅引出区403的所述栅极沟槽301中未形成所述顶部沟槽304、所述栅介质层5和所述多晶硅栅7；所述源多晶硅引出区403中的所述源多晶硅4和所述器件单元区401中的所述源多晶硅4相接触；在所述源多晶硅引出区403的所述源多晶硅4的顶部形成有接触孔11并连接到由正面金属层12组成的源极。
所述源区9的顶部也形成有接触孔11并连接到所述源极。
本发明实施例中，所述屏蔽栅沟槽功率器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述屏蔽栅沟槽功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例屏蔽栅沟槽功率器件的器件单元区401的栅极结构为左右型结构，屏蔽介质层3采用热氧化层3a和CVD介质层3b的叠加结构，能增加屏蔽介质层3的厚度以及栅极沟槽侧壁和底部介质层3厚度的均匀性，从而能增加屏蔽介质层3的耐压并降低外延层2的耐压要求，这样外延层2的掺杂浓度能得到提高，外延层2的掺杂浓度越高器件的导通电阻越小，所以本发明实施例能在提高器件的耐压或使器件的耐压保持不变的条件下降低器件的导通电阻。
同时，本发明实施例用于形成多晶硅栅7的顶部沟槽304采用光刻工艺定义后采用各向异性刻蚀，且顶部沟槽304完全位于热氧化层3a中，这样能防止为了增厚屏蔽介质层3而引入CVD介质层3b时CVD介质层3b的刻蚀速率大于热氧化层3a的刻蚀速率时造成顶部沟槽304的深度不均匀以及多晶硅间介质层6的厚度不均匀的缺陷，能使多晶硅间介质层6的厚度得到精确控制且增厚以及使多晶硅栅7侧面覆盖多晶硅间介质层6的深度固定且减少，最后能降低器件的Cgs即栅源电容。
另外，本发明实施例的屏蔽介质层3采用热氧化层3a和CVD介质层3b的叠加结构，能消除单独采用热氧化层3a时使屏蔽介质层3的厚度不均匀的缺陷，最后能提高屏蔽介质层3的厚度的均匀性。
另外，现有技术中顶部沟槽304采用各向同性刻蚀形成，但是依然需要采用光刻工艺以形成器件单元区外侧的引出区域，故本发明实施例的顶部沟槽304的光刻工艺并不会增加工艺成本。
如图4A所示，是本发明实施例屏蔽栅沟槽功率器件的照片；可以看出，本发明实施例的多晶硅间介质层6的厚度得到精确控制即厚度均匀性好，最后能增厚；所述多晶硅栅7对所述多晶硅间介质层6的侧面覆盖面积不会增加，这都有利于器件的Cgs的降低。
如图4B所示，是本发明实施例屏蔽栅沟槽功率器件的栅极结构底部的照片；图4B中标出了所述屏蔽介质层3的各位置处的厚度，虽然在所述栅极沟槽301的底部的热氧化层3a的厚度较薄，但是通过和CVD介质层3b相叠加，能使所述屏蔽介质层3的各位置处的厚度的均一性较好。
如图5A至图5D所示，是本发明实施例屏蔽栅沟槽功率器件的制造方法各步骤中的器件结构示意图；本发明实施例屏蔽栅沟槽功率器件的制造方法中，器件单元区401的栅极结构采用如下步骤形成：
步骤一、如图5A所示，提供一半导体衬底1，在所述半导体衬底1上形成有第一导电类型掺杂的外延层2，在所述外延层2中形成栅极沟槽301。
本发明实施例方法中，所述半导体衬底1包括硅衬底，所述外延层2为硅外延层2。
在形成所述栅极沟槽301时还采用了硬质掩膜层302，形成分步骤包括：
先在所述外延层2的表面形成所述硬质掩膜层302；本发明实施例方法中，所述硬质掩膜层302包括ONO结构，ONO结构为氧化层、氮化层和氧化层的叠加结构。在其他实施例方法中也能为：所述硬质掩膜层302为氮化硅或者为氧化硅和氮化硅的叠加结构。
进行光刻定义，之后依次对所述硬质掩膜层302和所述外延层2进行刻蚀形成所述栅极沟槽301。
步骤二、如图5B所示，在所述栅极沟槽301的底部表面和侧面形成屏蔽介质层3。
所述屏蔽介质层3包括采用热氧化工艺形成的热氧化层3a以及采用CVD沉积工艺形成的CVD介质层3b，所述热氧化层3a和所述CVD介质层3b的叠加结构使所述屏蔽介质层3厚度增加，同时保证栅极沟槽301侧壁和底部介质层3厚度的均匀性从而增加所述屏蔽介质层3的耐压并降低所述外延层2的耐压要求。
所述屏蔽介质层3未将所述栅极沟槽301完全填充而在所述栅极沟槽301的中央区域形成有间隙区。
本发明实施例方法中，所述CVD介质层3b为CVD工艺沉积的氧化层。
屏蔽栅沟槽功率器件的工作电压大于等于150V。
所述屏蔽介质层3中，所述热氧化层3a的厚度为
Figure BDA0002620433220000111
所述CVD介质层3b的厚度为
Figure BDA0002620433220000112
步骤三、如图5B所示，进行多晶硅生长加回刻工艺在所述栅极沟槽301的所述间隙区中填充源多晶硅4。
由图5B所示可知，所述源多晶硅4回刻后的表面低于所述外延层2的表面例如比所述外延层2的表面低
Figure BDA0002620433220000113
步骤四、如图5C所示，进行光刻工艺形成光刻胶图形303将顶部沟槽304的形成区域打开，所述顶部沟槽304的形成区域对应于靠近所述栅极沟槽301的侧面的所述屏蔽介质层3的部分区域；对打开区域的所述屏蔽介质层3进行各向异性刻蚀形成所述顶部沟槽304，所述顶部沟槽304完全位于所述热氧化层3a中，这样能防止所述热氧化层3a和所述CVD介质层3b的刻蚀速率不均匀所产生的所述顶部沟槽304的底部深度不均匀的问题；所述顶部沟槽304的第一侧面为暴露的所述栅极沟槽301的侧面，所述顶部沟槽304的第二侧面和所述源多晶硅4之间的所述屏蔽介质层3作为多晶硅间介质层6，在沿所述多晶硅间介质层6的宽度方向所述多晶硅间介质层6为所述CVD介质层3b和部分厚度的所述热氧化层3a的叠加结构，所述顶部沟槽304的宽度和所述多晶硅间介质层6的宽度同时通过光刻定义，能避免出现所述多晶硅间介质层6的厚度较小以及所述顶部沟槽304覆盖所述多晶硅间介质层6的深度范围较大，使所述多晶硅间介质层6的宽度增加以增加器件的Cgs。
本发明实施例方法中，在进行定义所述顶部沟槽304的光刻工艺之前还包括用化学气相研磨方式将所述外延层2的表面介质层磨平的步骤即去除所述外延层2表面的所述所述硬质掩膜层302。
步骤五、如图5D所示，在所述顶部沟槽304的第一侧面上形成栅介质层5，进行多晶硅生长加回刻工艺在形成有所述栅介质层5的所述顶部沟槽304中填充多晶硅并形成所述多晶硅栅7。
如图3所示，所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，还包括如下正面工艺步骤：
在形成所述外延层2表面形成第二导电类型掺杂的体区8，所述顶部沟槽304穿过所述体区8，被所述多晶硅栅7侧面覆盖的所述体区8的表面用于形成沟道。
在所述器件单元区401的所述体区8的表面形成第一导电类型重掺杂的源区9。
所述半导体衬底1具有第一导电类型重掺杂结构，在所述正面工艺完成后，还包括如下背面工艺：
对所述半导体衬底1进行减薄。
由减薄后的所述半导体衬底1组成漏区；或者对减薄后的所述半导体衬底1进行背面掺杂形成第一导电类型重掺杂的漏区。
本发明实施例方法中，所述屏蔽栅沟槽功率器件还包括栅极引出区402；所述栅极引出区402位于所述器件单元区401的外侧，所述栅极引出区402中也包括所述栅极结构，所述栅极引出区402中的所述栅极结构和所述器件单元区401中的所述栅极结构同时形成，所述栅极引出区402中的所述多晶硅栅7和所述器件单元区401中的所述多晶硅栅7相接触。
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区403，所述源多晶硅引出区403中也形成有所述栅极沟槽301，在所述源多晶硅引出区403的所述栅极沟槽301中形成有所述屏蔽介质层3和所述源多晶硅4，所述源多晶硅引出区403的所述栅极沟槽301中未形成所述顶部沟槽304、所述栅介质层5和所述多晶硅栅7；所述源多晶硅引出区403中的所述源多晶硅4和所述器件单元区401中的所述源多晶硅4相接触。
所述正面工艺还包括：
形成层间膜10、接触孔11和正面金属层12，对所述正面金属层12进行图形化形成栅极和源极。
在所述栅极引出区402的所述栅极结构的所述多晶硅栅7的顶部形成有接触孔11，所述多晶硅栅7顶部的接触孔11连接到所述栅极。
在所述源多晶硅引出区403的所述源多晶硅4的顶部形成有接触孔11并连接到所述源极。
所述源区9的顶部也形成有接触孔11并连接到所述源极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种屏蔽栅沟槽功率器件，其特征在于，器件单元区的栅极结构包括：
形成于半导体衬底上的第一导电类型掺杂的外延层，在所述外延层中形成有栅极沟槽；
在所述栅极沟槽的底部表面和侧面形成有屏蔽介质层；所述屏蔽介质层由热氧化层和CVD介质层叠加而成，使所述屏蔽介质层厚度增加，同时保证所述沟槽侧壁与底部屏蔽介质层厚度的均匀性，从而增加所述屏蔽介质层的耐压并降低所述外延层的耐压要求；
所述屏蔽介质层未将所述栅极沟槽完全填充而在所述栅极沟槽的中央区域形成有间隙区，在所述间隙区中填充有源多晶硅；
在所述源多晶硅两侧形成有由对靠近所述栅极沟槽的侧面的所述屏蔽介质层的部分区域进行各向异性刻蚀后形成的顶部沟槽，所述顶部沟槽完全位于所述热氧化层中；所述顶部沟槽的第一侧面为暴露的所述栅极沟槽的侧面，所述顶部沟槽的第二侧面和所述源多晶硅之间的所述屏蔽介质层作为多晶硅间介质层，在沿所述多晶硅间介质层的宽度方向所述多晶硅间介质层为所述CVD介质层和部分厚度的所述热氧化层的叠加结构，所述顶部沟槽的宽度通过光刻定义并同时定义出所述多晶硅间介质层的宽度，使所述多晶硅间介质层的宽度增加以增加器件的Cgs；
在所述顶部沟槽的第一侧面上形成有栅介质层，在形成有所述栅介质层的所述顶部沟槽中形成有完全填充所述顶部沟槽的所述多晶硅栅。
2.如权利要求1所述的屏蔽栅沟槽功率器件，其特征在于：所述半导体衬底包括硅衬底，所述外延层为硅外延层。
3.如权利要求2所述的屏蔽栅沟槽功率器件，其特征在于：所述CVD介质层为CVD工艺沉积的氧化层，所述栅介质层为栅氧化层。
4.如权利要求3所述的屏蔽栅沟槽功率器件，其特征在于：屏蔽栅沟槽功率器件的工作电压大于等于150V。
5.如权利要求1所述的屏蔽栅沟槽功率器件，其特征在于：所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，所述器件单元区的结构还包括：
形成于所述外延层表面的第二导电类型掺杂的体区，所述顶部沟槽穿过所述体区，被所述多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
在所述体区的表面形成有第一导电类型重掺杂的源区；
所述半导体衬底具有第一导电类型重掺杂结构，漏区形成于被减薄后的所述半导体衬底的背面。
6.如权利要求5所述的屏蔽栅沟槽功率器件，其特征在于：所述屏蔽栅沟槽功率器件还包括栅极引出区；所述栅极引出区位于所述器件单元区的外侧，所述栅极引出区中也包括所述栅极结构，所述栅极引出区中的所述栅极结构和所述器件单元区中的所述栅极结构同时形成，所述栅极引出区中的所述多晶硅栅和所述器件单元区中的所述多晶硅栅相接触；
在所述栅极引出区的所述栅极结构的所述多晶硅栅的顶部形成有接触孔，所述多晶硅栅顶部的接触孔连接到由正面金属层组成的栅极；
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区，所述源多晶硅引出区中也形成有所述栅极沟槽，在所述源多晶硅引出区的所述栅极沟槽中形成有所述屏蔽介质层和所述源多晶硅，所述源多晶硅引出区的所述栅极沟槽中未形成所述顶部沟槽、所述栅介质层和所述多晶硅栅；所述源多晶硅引出区中的所述源多晶硅和所述器件单元区中的所述源多晶硅相接触；在所述源多晶硅引出区的所述源多晶硅的顶部形成有接触孔并连接到由正面金属层组成的源极；
所述源区的顶部也形成有接触孔并连接到所述源极。
7.如权利要求4所述的屏蔽栅沟槽功率器件，其特征在于：所述屏蔽介质层中，所述热氧化层的厚度为
Figure FDA0002620433210000021
所述CVD介质层的厚度为
Figure FDA0002620433210000022
8.如权利要求1-7中任一权项所述的屏蔽栅沟槽功率器件，其特征在于：所述屏蔽栅沟槽功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述屏蔽栅沟槽功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
9.一种屏蔽栅沟槽功率器件的制造方法，其特征在于，器件单元区的栅极结构采用如下步骤形成：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的外延层，在所述外延层中形成栅极沟槽；
步骤二、在所述栅极沟槽的底部表面和侧面形成屏蔽介质层；
所述屏蔽介质层包括采用热氧化工艺形成的热氧化层以及采用CVD沉积工艺形成的CVD介质层，所述热氧化层和所述CVD介质层的叠加结构使所述屏蔽介质层厚度增加，同时保证所述栅极沟槽侧壁与底部屏蔽介质层厚度的均匀性，从而增加所述屏蔽介质层的耐压并降低所述外延层的耐压要求；
所述屏蔽介质层未将所述栅极沟槽完全填充而在所述栅极沟槽的中央区域形成有间隙区；
步骤三、进行多晶硅生长加回刻工艺在所述栅极沟槽的所述间隙区中填充源多晶硅；
步骤四、进行光刻工艺将顶部沟槽的形成区域打开，所述顶部沟槽的形成区域对应于靠近所述栅极沟槽的侧面的所述屏蔽介质层的部分区域；对打开区域的所述屏蔽介质层进行各向异性刻蚀形成所述顶部沟槽，所述顶部沟槽完全位于所述热氧化层中；所述顶部沟槽的第一侧面为暴露的所述栅极沟槽的侧面，所述顶部沟槽的第二侧面和所述源多晶硅之间的所述屏蔽介质层作为多晶硅间介质层，在沿所述多晶硅间介质层的宽度方向所述多晶硅间介质层为所述CVD介质层和部分厚度的所述热氧化层的叠加结构，所述顶部沟槽的宽度和所述多晶硅间介质层的宽度同时通过光刻定义，使所述多晶硅间介质层的宽度增加以增加器件的Cgs；
步骤五、在所述顶部沟槽的第一侧面上形成栅介质层，进行多晶硅生长加回刻工艺在形成有所述栅介质层的所述顶部沟槽中填充多晶硅并形成所述多晶硅栅。
10.如权利要求9所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：所述半导体衬底包括硅衬底，所述外延层为硅外延层。
11.如权利要求10所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：所述CVD介质层为CVD工艺沉积的氧化层，所述栅介质层为栅氧化层。
12.如权利要求11所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：屏蔽栅沟槽功率器件的工作电压大于等于150V。
13.如权利要求9所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：所述屏蔽栅沟槽功率器件为屏蔽栅沟槽功率MOSFET器件，还包括如下正面工艺步骤：
在形成所述外延层表面形成第二导电类型掺杂的体区，所述顶部沟槽穿过所述体区，被所述多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
在所述器件单元区的所述体区的表面形成第一导电类型重掺杂的源区；
所述半导体衬底具有第一导电类型重掺杂结构，在所述正面工艺完成后，还包括如下背面工艺：
对所述半导体衬底进行减薄；
由减薄后的所述半导体衬底组成漏区；或者对减薄后的所述半导体衬底进行背面掺杂形成第一导电类型重掺杂的漏区。
14.如权利要求13所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：所述屏蔽栅沟槽功率器件还包括栅极引出区；所述栅极引出区位于所述器件单元区的外侧，所述栅极引出区中也包括所述栅极结构，所述栅极引出区中的所述栅极结构和所述器件单元区中的所述栅极结构同时形成，所述栅极引出区中的所述多晶硅栅和所述器件单元区中的所述多晶硅栅相接触；
所述屏蔽栅沟槽功率器件还包括源多晶硅引出区，所述源多晶硅引出区中也形成有所述栅极沟槽，在所述源多晶硅引出区的所述栅极沟槽中形成有所述屏蔽介质层和所述源多晶硅，所述源多晶硅引出区的所述栅极沟槽中未形成所述顶部沟槽、所述栅介质层和所述多晶硅栅；所述源多晶硅引出区中的所述源多晶硅和所述器件单元区中的所述源多晶硅相接触；
所述正面工艺还包括：
形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；
在所述栅极引出区的所述栅极结构的所述多晶硅栅的顶部形成有接触孔，所述多晶硅栅顶部的接触孔连接到所述栅极；
在所述源多晶硅引出区的所述源多晶硅的顶部形成有接触孔并连接到所述源极；
所述源区的顶部也形成有接触孔并连接到所述源极。
15.如权利要求12所述的屏蔽栅沟槽功率器件的制造方法，其特征在于：所述屏蔽介质层中，所述热氧化层的厚度为
Figure FDA0002620433210000041
所述CVD介质层的厚度为
Figure FDA0002620433210000042
CN202010781555.XA 2020-08-06 2020-08-06 屏蔽栅沟槽功率器件及其制造方法 Active CN111883592B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010781555.XA CN111883592B (zh) 2020-08-06 2020-08-06 屏蔽栅沟槽功率器件及其制造方法
US17/231,340 US11522063B2 (en) 2020-08-06 2021-04-15 Shield gate trench power device and method for making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010781555.XA CN111883592B (zh) 2020-08-06 2020-08-06 屏蔽栅沟槽功率器件及其制造方法

Publications (2)

Publication Number Publication Date
CN111883592A true CN111883592A (zh) 2020-11-03
CN111883592B CN111883592B (zh) 2023-08-22

Family

ID=73211409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010781555.XA Active CN111883592B (zh) 2020-08-06 2020-08-06 屏蔽栅沟槽功率器件及其制造方法

Country Status (2)

Country Link
US (1) US11522063B2 (zh)
CN (1) CN111883592B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097311A (zh) * 2021-04-02 2021-07-09 杭州宏晟微电子有限公司 一种具有栅氧优化结构的功率半导体器件及制造方法
CN113193046A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
CN113327860A (zh) * 2021-08-03 2021-08-31 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型mos器件的制造方法
CN113410291A (zh) * 2021-06-17 2021-09-17 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
CN113782432A (zh) * 2021-08-05 2021-12-10 上海华虹宏力半导体制造有限公司 带有沟槽型屏蔽结构的半导体器件及其制造方法
CN114068531A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 一种基于sgt-mosfet的电压采样结构
CN115148670A (zh) * 2022-07-05 2022-10-04 上海功成半导体科技有限公司 一种屏蔽栅沟槽mosfet结构及其制备方法
WO2023019694A1 (zh) * 2021-08-20 2023-02-23 长鑫存储技术有限公司 半导体结构及其制备方法
CN117727620A (zh) * 2024-02-06 2024-03-19 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598205B (zh) * 2023-07-18 2023-10-03 凌锐半导体(上海)有限公司 一种沟槽型mosfet器件及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280487A (zh) * 2011-08-22 2011-12-14 无锡新洁能功率半导体有限公司 一种新型沟槽结构的功率mosfet器件及其制造方法
US20130168760A1 (en) * 2011-12-30 2013-07-04 Force Mos Technology Co. Ltd. Trench mosfet with resurf stepped oxide and diffused drift region
US20160149034A1 (en) * 2014-11-26 2016-05-26 Sinopower Semiconductor, Inc. Power semiconductor device having low on-state resistance
CN105702736A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
CN105914234A (zh) * 2016-06-28 2016-08-31 上海华虹宏力半导体制造有限公司 分离栅功率mos管结构及制作方法
US20170179277A1 (en) * 2015-07-09 2017-06-22 Great Wall Semiconductor Corporation Trench mosfet with depleted gate shield and method of manufacture
CN107808903A (zh) * 2017-10-11 2018-03-16 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet器件及其制造方法
CN107910269A (zh) * 2017-11-17 2018-04-13 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
CN108257869A (zh) * 2016-12-28 2018-07-06 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet的制备方法
CN111081540A (zh) * 2019-12-30 2020-04-28 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
CN107910266B (zh) * 2017-11-17 2024-02-23 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
CN107910268B (zh) * 2017-11-17 2023-12-26 杭州士兰集昕微电子有限公司 功率半导体器件及其制造方法
JP7248541B2 (ja) * 2019-08-23 2023-03-29 株式会社東芝 半導体装置
US20210384346A1 (en) * 2020-06-03 2021-12-09 Nami MOS CO., LTD. Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280487A (zh) * 2011-08-22 2011-12-14 无锡新洁能功率半导体有限公司 一种新型沟槽结构的功率mosfet器件及其制造方法
US20130168760A1 (en) * 2011-12-30 2013-07-04 Force Mos Technology Co. Ltd. Trench mosfet with resurf stepped oxide and diffused drift region
US20160149034A1 (en) * 2014-11-26 2016-05-26 Sinopower Semiconductor, Inc. Power semiconductor device having low on-state resistance
US20170179277A1 (en) * 2015-07-09 2017-06-22 Great Wall Semiconductor Corporation Trench mosfet with depleted gate shield and method of manufacture
CN105702736A (zh) * 2016-01-29 2016-06-22 上海华虹宏力半导体制造有限公司 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
CN105914234A (zh) * 2016-06-28 2016-08-31 上海华虹宏力半导体制造有限公司 分离栅功率mos管结构及制作方法
CN108257869A (zh) * 2016-12-28 2018-07-06 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet的制备方法
CN107808903A (zh) * 2017-10-11 2018-03-16 中航（重庆）微电子有限公司 屏蔽栅沟槽mosfet器件及其制造方法
CN107910269A (zh) * 2017-11-17 2018-04-13 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
CN111081540A (zh) * 2019-12-30 2020-04-28 广州粤芯半导体技术有限公司 屏蔽栅沟槽功率器件的制造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113193046A (zh) * 2021-03-24 2021-07-30 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
CN113193046B (zh) * 2021-03-24 2024-04-26 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
CN113097311B (zh) * 2021-04-02 2023-12-29 杭州宏晟微电子有限公司 一种具有栅氧优化结构的功率半导体器件及制造方法
CN113097311A (zh) * 2021-04-02 2021-07-09 杭州宏晟微电子有限公司 一种具有栅氧优化结构的功率半导体器件及制造方法
CN113410291A (zh) * 2021-06-17 2021-09-17 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
CN113410291B (zh) * 2021-06-17 2024-05-03 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽功率器件的制造方法
CN113327860A (zh) * 2021-08-03 2021-08-31 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型mos器件的制造方法
CN113782432A (zh) * 2021-08-05 2021-12-10 上海华虹宏力半导体制造有限公司 带有沟槽型屏蔽结构的半导体器件及其制造方法
WO2023019694A1 (zh) * 2021-08-20 2023-02-23 长鑫存储技术有限公司 半导体结构及其制备方法
CN114068531A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 一种基于sgt-mosfet的电压采样结构
CN114068531B (zh) * 2022-01-17 2022-03-29 深圳市威兆半导体有限公司 一种基于sgt-mosfet的电压采样结构
CN115148670A (zh) * 2022-07-05 2022-10-04 上海功成半导体科技有限公司 一种屏蔽栅沟槽mosfet结构及其制备方法
CN117727620A (zh) * 2024-02-06 2024-03-19 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件
CN117727620B (zh) * 2024-02-06 2024-04-12 深圳市顾邦半导体科技有限公司 一种屏蔽栅功率器件制备方法和屏蔽栅功率器件

Also Published As

Publication number Publication date
US20220045183A1 (en) 2022-02-10
CN111883592B (zh) 2023-08-22
US11522063B2 (en) 2022-12-06

Similar Documents

Publication Publication Date Title
CN111883592B (zh) 屏蔽栅沟槽功率器件及其制造方法
US10529567B2 (en) Trench gate power MOSFET and manufacturing method thereof
US20120146137A1 (en) Semiconductor device and method of manufacturing semiconductor device
US9379187B2 (en) Vertically-conducting trench MOSFET
WO2021134889A1 (zh) 沟槽栅mosfet功率半导体器件及其多晶硅填充方法和制造方法
CN111370487B (zh) 沟槽栅mosfet器件及其制造方法
CN111370463A (zh) 沟槽栅功率器件及其制造方法
CN109148569B (zh) 沟槽型双层栅mosfet及其制造方法
US20080042194A1 (en) Trench mosfet with terraced gate and manufacturing method thereof
CN111986997A (zh) 超级结器件的制造方法
US11652170B2 (en) Trench field effect transistor structure free from contact hole
CN111883583A (zh) 屏蔽栅沟槽功率器件及其制造方法
US9012985B2 (en) Semiconductor device having a trench whose upper width is wider than a lower width thereof, and a method for fabricating the same
US11682725B2 (en) Semiconductor device with isolation layer
CN115939191A (zh) Sgt半导体器件的栅间氧化层的制造方法
CN112447844A (zh) 半导体器件的制造方法
CN111900201A (zh) 半导体结构及制造方法
TWI775695B (zh) 溝槽式電晶體及其製造方法
CN111312821B (zh) 一种鳍型结构的功率mosfet及其制备方法
US20230128761A1 (en) Semiconductor structure and method for manufacturing semiconductor structure
CN111755335B (zh) 半导体结构及其形成方法
CN116959992A (zh) 双栅sgt半导体器件的制造方法
CN116705612A (zh) 双栅sgt半导体器件的制造方法
CN117497419A (zh) 具有自对准接触孔的沟槽mosfet的制造方法
CN117012645A (zh) 双栅sgt半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant