CN116705612A - 双栅sgt半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种双栅SGT半导体器件的制造方法，包括：步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在第一沟槽中形成栅介质层和栅极导电材料层。步骤二、在半导体衬底的选定区域中形成一个以上的第二沟槽，第二沟槽位于各第一沟槽的两侧的所述半导体衬底中；在第二沟槽中形成屏蔽介质层和屏蔽栅导电材料层。第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到。第二沟槽的深度大于第一沟槽的深度，在反向耐压时，屏蔽栅导电材料层用于对屏蔽栅导电材料层之间的漂移区进行耗尽，以提升器件耐压。本发明能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，从而能降低工艺难度并增加工艺可控性。

Description

双栅SGT半导体器件的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种双栅(dual gate)屏蔽栅沟槽(SGT)半导体器件的栅间介质层的制造方法。
背景技术
SGT MOSFET是一种新型的功率半导体器件，不仅导通损耗比传统深沟槽MOSFET更低，而且开关损耗也更低，在高性能领域具有明显的成本优势，是中低压(小于100V～250V)MOSFET目前最前沿的先进核心技术。
SGT MOSFET拥有两个多晶硅(Poly)组成的栅，位于下方的栅为屏蔽栅也即源极多晶硅，用于在反向耐压时帮助耐压区电荷耗尽。位于上方的栅为控制栅也即常规的多晶硅栅，用于控制器件的开关。
SGT半导体器件如SGT MOSFET中最重要的一步工艺就是栅极沟槽中的两个多晶硅(Poly)组成的栅即多晶硅屏蔽栅和多晶硅栅之间的隔离工艺，一般用氧化层介质进行隔离，称之为多晶硅间氧化层(Inter Poly Oxide，IPO)。多晶硅屏蔽栅会连接到由正面金属层组成的源极，故多晶硅屏蔽栅也称为源极多晶硅；多晶硅栅会连接到由正面金属层组成的栅极；IPO的厚度和稳定性不仅影响栅极和源极的隔离效果，而且影响输入电容大小，对于SGT工艺非常关键。
目前，业内主要有两种IPO制作方案，分别为采用热氧化工艺形成IPO以及高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积IPO。
其中，热氧化工艺形成IPO中，在底部的源极多晶硅形成之后，会进行重离子注入使得源极多晶硅表面进一步形成缺陷；而栅极沟槽侧面也即平台(Mesa)侧壁沟道区域的半导体材料如硅保持为较好的单晶结构，之后进行热氧化工艺在源极多晶硅的顶部形成IPO，同时在栅极沟槽的侧面形成栅氧化层(GOX)，利用源极多晶硅表面的缺陷较多的特点，使得IPO的厚度大于栅氧化层的厚度。这种工艺步骤简单，但是工艺难度较大，而且IPO与GOX厚度比值固定，厚度可调节范围较小，不适用于薄栅氧产品，而且在源极多晶硅的顶角(polycorner)位置容易存在IPO明显偏薄的薄弱点。
HDP CVD工艺沉积IPO中，需要采用HDP CVD工艺形成氧化层将栅极沟槽完全填充，之后对氧化层进行回刻形成所需厚度的IPO。这种工艺中IPO的厚度可调范围大，不受栅氧化层的厚度影响，但是工艺步骤繁琐，成本高。而且受限于HDP填充能力，深宽比大于3时难以实现。其IPO厚度取决于氧化层回刻，波动性较大。
发明内容
本发明所要解决的技术问题是提供一种双栅SGT半导体器件的制造方法，能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，从而能降低工艺难度并增加工艺可控性。
为解决上述技术问题，本发明提供的双栅SGT半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在所述第一沟槽的内侧表面形成栅介质层，之后再在所述第一沟槽中填充栅极导电材料层。
步骤二、在所述半导体衬底的选定区域中形成一个以上的第二沟槽，所述第二沟槽位于各所述第一沟槽的两侧的所述半导体衬底中；在所述第二沟槽的内侧表面形成屏蔽介质层，之后再在所述第二沟槽中填充屏蔽栅导电材料层。
所述第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到。
所述第二沟槽的深度大于所述第一沟槽的深度，在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
进一步的改进是，还包括步骤：
步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第一沟槽穿过所述体区；
步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。
进一步的改进是，还包括步骤：
步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第一沟槽的侧面自对准。
步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。
进一步的改进是，步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。
进一步的改进是，步骤二包括如下分步骤：
步骤21、在所述半导体衬底表面形成硬质掩膜层。
步骤22、对所述硬质掩膜层进行图形刻蚀形成硬质掩膜层图形，所述硬质掩膜层图形中的开口区域将所述第二沟槽的形成区域打开。
步骤23、以所述硬质掩膜层图形为掩膜对所述半导体衬底进行刻蚀形成所述第二沟槽。
步骤24、在所述第二沟槽的内侧表面形成所述屏蔽介质层。
步骤25、在所述第二沟槽中填充所述屏蔽栅导电材料层。
进一步的改进是，所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。
进一步的改进是，步骤23完成后以及步骤24之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤。
进一步的改进是，所述屏蔽介质层的材料采用氧化层，步骤24包括如下分步骤：
进行热氧化层形成第一屏蔽氧化层。
采用CVD沉积工艺形成第二屏蔽氧化层，由所述第一屏蔽氧化层和所述第二屏蔽氧化层叠加形成所述屏蔽介质层。
进一步的改进是，所述屏蔽栅导电材料层的材料采用多晶硅；步骤25包括如下分步骤：
沉淀第二多晶硅层将所述第二沟槽完全填充且延伸到所述第二沟槽外的所述屏蔽介质层表面。
进行多晶硅回刻将所述第二沟槽外的所述第二多晶硅层去除。
采用化学机械研磨或湿法刻蚀工艺将所述第二沟槽外的所述屏蔽介质层去除。
去除所述硬质掩膜层中的所述第二氮化层。
进一步的改进是，步骤一中，所述栅介质层的材料采用氧化层且采用热氧化工艺形成。
进一步的改进是，步骤一中，所述栅极导电材料层的材料采用多晶硅。
进一步的改进是，形成所述屏蔽栅导电材料层之后，还包括：
形成层间膜。
在选定区域形成接触孔，所述接触孔穿过所述层间膜，在所述源区、所述栅极导电材料层和所述屏蔽栅导电材料层的顶部都形成于对应的所述接触孔。
形成正面金属层，对所述正面金属层进行图形化刻蚀形成源极和栅极，所述源区和所述屏蔽栅导电材料层都通过顶部对应的所述接触孔连接到所述源极，所述栅极导电材料层通过顶部对应的所述接触孔连接到所述栅极。
形成接触衬垫。
完成背面工艺。
进一步的改进是，所述背面工艺包括：
对所述半导体衬底进行背面减薄。
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽、所述第二沟槽、所述体区、所述源区、所述接触孔、所述正面金属层图形和所述接触衬垫的形成区域。
进一步的改进是，双栅SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，双栅SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
和现有采用形成于同一栅极沟槽的叠加结构的SGT栅极结构相比，本发明将SGT中的栅极导电材料层和屏蔽栅导电材料层分开形成在第一沟槽和第二沟槽中，第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到，所以，本发明能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，例如本发明能通过7层光罩工艺来制作双栅SGT半导体器件，和超结结构工艺的光罩层数相同，且和现有采用同一栅极沟槽时SGT的多晶硅间氧化层采用HDP氧化层加回刻形成的工艺相比，本发明的光罩层数不会增加。
由于，本发明的SGT栅极结构是采用形成于第一沟槽中的栅介质层和栅极导电材料层和形成于第二沟槽中的屏蔽介质层和屏蔽栅导电材料层组成，不需要在栅极导电材料层和屏蔽栅导电材料层之间设置隔离氧化层，故消除由此带来的工艺复杂度增加的缺陷，从而能降低工艺难度并增加工艺可控性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例双栅SGT半导体器件的制造方法的流程图；
图2是现有超结器件的制造方法对应的按照光罩顺序表示的流程图；
图3是本发明实施例双栅SGT半导体器件的制造方法对应的按照光罩顺序表示的流程图；
图4A-图4E是本发明实施例双栅SGT半导体器件的制造方法各步骤中的器件剖面结构示意图。
具体实施方式
如图1所示，是本发明实施例双栅SGT半导体器件的制造方法的流程图；如图4A至图4E所示，是本发明实施例双栅SGT半导体器件的制造方法各步骤中的器件剖面结构示意图；本发明实施例双栅SGT半导体器件的制造方法包括如下步骤：
步骤一、如图4A所示，在半导体衬底101的选定区域中形成一个以上的第一沟槽，在所述第一沟槽的内侧表面形成栅介质层104，之后再在所述第一沟槽中填充栅极导电材料层105。
本发明实施例中，在所述半导体衬底101表面上还形成有第一导电类型掺杂的第一外延层102，所述第一沟槽和后续的第二沟槽107都位于所述第一外延层102中。
所述栅介质层104的材料采用氧化层且采用热氧化工艺形成。
所述栅极导电材料层105的材料采用多晶硅。
所述半导体衬底101包括硅衬底。
步骤二、如图4B所示，在所述半导体衬底101的选定区域中形成一个以上的第二沟槽107，所述第二沟槽107位于各所述第一沟槽的两侧的所述半导体衬底101中。
所述第二沟槽107的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到。
所述第二沟槽107的深度大于所述第一沟槽的深度。
如图4C所示，在所述第二沟槽107的内侧表面形成屏蔽介质层108。
如图4D所示，之后再在所述第二沟槽107中填充屏蔽栅导电材料层109。
在反向耐压时，所述屏蔽栅导电材料层109用于对所述屏蔽栅导电材料层109之间的形成于所述半导体衬底101中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
本发明实施例中，步骤二包括如下分步骤：
步骤21、如图4B所示，在所述半导体衬底101表面形成硬质掩膜层(HM)。所述硬质掩膜层由第二氮化层201和第三氧化层202叠加即采用NO HM，N表示氮化层，O表示氧化层。在其他实施例中也能为：所述硬质掩膜层由第一氧化层、第二氮化层201和第三氧化层202叠加而成即采用ONO HM。
步骤22、如图4B所示，对所述硬质掩膜层进行图形刻蚀形成硬质掩膜层图形，所述硬质掩膜层图形中的开口区域将所述第二沟槽107的形成区域打开。
步骤23、如图4B所示，以所述硬质掩膜层图形为掩膜对所述半导体衬底101进行刻蚀形成所述第二沟槽107。
步骤23完成后以及后续步骤24之前，还包括去除所述硬质掩膜层中的所述第三氧化层202的步骤。
步骤24、如图4C所示，在所述第二沟槽107的内侧表面形成所述屏蔽介质层108。
所述屏蔽介质层108的材料采用氧化层，步骤24包括如下分步骤：
进行热氧化层形成第一屏蔽氧化层。
采用CVD沉积工艺形成第二屏蔽氧化层，由所述第一屏蔽氧化层和所述第二屏蔽氧化层叠加形成所述屏蔽介质层108，也即采用薄热氧加CVD oxide形成所述屏蔽介质层。
步骤25、如图4D所示，在所述第二沟槽107中填充所述屏蔽栅导电材料层109。
所述屏蔽栅导电材料层109的材料采用多晶硅；步骤25包括如下分步骤：
沉淀第二多晶硅层将所述第二沟槽107完全填充且延伸到所述第二沟槽107外的所述屏蔽介质层108表面。
进行多晶硅回刻(etch back)将所述第二沟槽107外的所述第二多晶硅层去除。也能在多晶硅回刻之前采用化学机械研磨(CMP)进行平整，之后再进行多晶硅回刻。
采用化学机械研磨或湿法刻蚀工艺将所述第二沟槽107外的所述屏蔽介质层108去除。
去除所述硬质掩膜层中的所述第二氮化层201。较佳为，采用热磷酸去除所述第二氮化层201。
本发明实施例还包括步骤：
步骤三、如图4A所示，在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区103，所述第一沟槽穿过所述体区103。所述漂移区由位于所述体区103底部的所述第一外延层102组成。本发明实施例中，步骤三放置在步骤一和步骤二之间。在其他实施例中，也能为：步骤三放置在步骤一之前或者步骤二之后。步骤三在整个工艺流程中的具体位置能根据实际工艺需要进行选择。
本发明实施例，还包括步骤：
步骤四、如图4A所示，在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区106，所述源区106的第二侧面和所述第一沟槽的侧面自对准。本发明实施例中，步骤四放置在步骤一和步骤二之间且步骤四放置在步骤三之后。在其他实施例中也能为：步骤四放置在所述步骤一之前或者步骤二之后，步骤四放置在步骤三之前或之后。步骤四在整个工艺流程中的具体位置能根据实际工艺需要进行选择。
本发明实施例中，形成所述屏蔽栅导电材料层109之后，还包括：
如图4E所示，形成层间膜111。
在选定区域形成接触孔112，所述接触孔112穿过所述层间膜111，在所述源区106、所述栅极导电材料层105和所述屏蔽栅导电材料层109的顶部都形成于对应的所述接触孔112。
形成正面金属层113，对所述正面金属层113进行图形化刻蚀形成源极和栅极，所述源区106和所述屏蔽栅导电材料层109都通过顶部对应的所述接触孔112连接到所述源极，所述栅极导电材料层105通过顶部对应的所述接触孔112连接到所述栅极。所述层间膜111和所述正面金属层113能包括多层，各层所述正面金属层113之间通过通孔连接。
形成接触衬垫。
完成背面工艺。所述背面工艺包括：
对所述半导体衬底101进行背面减薄。
所述半导体衬底101为第一导电类型重掺杂，直接以减薄后的所述半导体衬底101作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底101进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
本发明实施例中，双栅SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：双栅SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
如图3所示，是本发明实施例双栅SGT半导体器件的制造方法对应的按照光罩顺序表示的流程图；双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽、所述第二沟槽107、所述体区103、所述源区106、所述接触孔112、所述正面金属层113图形和所述接触衬垫的形成区域。现按照光罩层次分别说明如下：
第一层光刻工艺，栅极沟槽的刻蚀，形成牺牲氧化层，栅氧化层和多晶硅栅。栅极沟槽为所述第一沟槽。第一层光罩工艺对应于步骤一。
第二层光刻工艺，体区注入和推进(drive)。第二层光罩工艺对应于步骤三。
第三层光刻工艺，源区的注入和推进。第三层光罩工艺对应于步骤四。
第四层光刻工艺，第二沟槽刻蚀，屏蔽介质层和屏蔽栅导电材料层沉积，回刻，层间膜沉积。第四层光罩工艺对应于步骤二。
第五层光刻工艺，接触孔刻蚀，体区引出区注入和推进，填充钨插销。第五层光罩工艺对应于接触孔112的形成工艺。在接触孔112的开口打开后，通常还包括进行体区引出注入，对于N型器件，体区引出区为P+注入，之后再对P+注入离子进行推阱；之后再在接触孔112的开口中填充金属层形成所述接触孔112，填充的金属层通常为钨，故称为钨插销。
第六层光刻工艺，正面金属层的沉积和刻蚀。第六层光刻工艺，对应于所述正面金属层113形成和图形化刻蚀工艺。
第七层光刻工艺，接触衬垫(Contact PAD,CP)的沉积和刻蚀；背面工艺。
本发明实施例的图3对应各光罩层次能从图2所示的现有超结器件的制造方法对应光罩层次变化得到，从光罩层次的角度上分析可知，图2和图3的区别之处为第四层光刻工艺，图2中的第四层光刻工艺为：超结沟槽刻蚀和填充，场氧和层间膜沉积。由于超结结构和屏蔽栅结构本身是不相关的，但是本发明实施例通过借鉴超结结构的形成工艺的光罩来适用于屏蔽栅结构的改变从而实现对屏蔽栅结构的定义，最后能形成双栅SGT的栅极结构，并对整个工艺流程中的光罩层次进行控制，从而实现对成本的控制；同时，由于本发明实施例实现了双栅SGT的栅极结构，和现有单沟槽的SGT栅极结构相比，本发明实施例又能大大降低工艺难度，如不需要制作工艺复杂的IPO层。
和现有采用形成于同一栅极沟槽的叠加结构的SGT栅极结构相比，本发明实施例将SGT中的栅极导电材料层105和屏蔽栅导电材料层109分开形成在第一沟槽和第二沟槽107中，第二沟槽107的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到，所以，本发明实施例能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，例如本发明能通过7层光罩工艺来制作双栅SGT半导体器件，和超结结构工艺的光罩层数相同，且和现有采用同一栅极沟槽时SGT的多晶硅间氧化层采用HDP氧化层加回刻形成的工艺相比，本发明实施例的光罩层数不会增加。
由于，本发明实施例的SGT栅极结构是采用形成于第一沟槽中的栅介质层104和栅极导电材料层105和形成于第二沟槽107中的屏蔽介质层108和屏蔽栅导电材料层109组成，不需要在栅极导电材料层105和屏蔽栅导电材料层109之间设置隔离氧化层，故消除由此带来的工艺复杂度增加的缺陷，从而能降低工艺难度并增加工艺可控性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种双栅SGT半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底的选定区域中形成一个以上的第一沟槽，在所述第一沟槽的内侧表面形成栅介质层，之后再在所述第一沟槽中填充栅极导电材料层；
步骤二、在所述半导体衬底的选定区域中形成一个以上的第二沟槽，所述第二沟槽位于各所述第一沟槽的两侧的所述半导体衬底中；在所述第二沟槽的内侧表面形成屏蔽介质层，之后再在所述第二沟槽中填充屏蔽栅导电材料层；
所述第二沟槽的光罩通过对超结结构工艺中的超结沟槽的光罩进行变换得到；
所述第二沟槽的深度大于所述第一沟槽的深度，在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
2.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：
步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第一沟槽穿过所述体区；
步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。
3.如权利要求2所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：
步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第一沟槽的侧面自对准；
步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。
4.如权利要求3所述的双栅SGT半导体器件的制造方法，其特征在于：步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。
5.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤二包括如下分步骤：
步骤21、在所述半导体衬底表面形成硬质掩膜层；
步骤22、对所述硬质掩膜层进行图形刻蚀形成硬质掩膜层图形，所述硬质掩膜层图形中的开口区域将所述第二沟槽的形成区域打开；
步骤23、以所述硬质掩膜层图形为掩膜对所述半导体衬底进行刻蚀形成所述第二沟槽；
步骤24、在所述第二沟槽的内侧表面形成所述屏蔽介质层；
步骤25、在所述第二沟槽中填充所述屏蔽栅导电材料层。
6.如权利要求5所述的双栅SGT半导体器件的制造方法，其特征在于：所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。
7.如权利要求6所述的双栅SGT半导体器件的制造方法，其特征在于：步骤23完成后以及步骤24之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤。
8.如权利要求7所述的双栅SGT半导体器件的制造方法，其特征在于：所述屏蔽介质层的材料采用氧化层，步骤24包括如下分步骤：
进行热氧化层形成第一屏蔽氧化层；
采用CVD沉积工艺形成第二屏蔽氧化层，由所述第一屏蔽氧化层和所述第二屏蔽氧化层叠加形成所述屏蔽介质层。
9.如权利要求8所述的双栅SGT半导体器件的制造方法，其特征在于：所述屏蔽栅导电材料层的材料采用多晶硅；步骤25包括如下分步骤：
沉淀第二多晶硅层将所述第二沟槽完全填充且延伸到所述第二沟槽外的所述屏蔽介质层表面；
进行多晶硅回刻将所述第二沟槽外的所述第二多晶硅层去除；
采用化学机械研磨或湿法刻蚀工艺将所述第二沟槽外的所述屏蔽介质层去除；
去除所述硬质掩膜层中的所述第二氮化层。
10.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤一中，所述栅介质层的材料采用氧化层且采用热氧化工艺形成。
11.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤一中，所述栅极导电材料层的材料采用多晶硅。
12.如权利要求3所述的双栅SGT半导体器件的制造方法，其特征在于，形成所述屏蔽栅导电材料层之后，还包括：
形成层间膜；
在选定区域形成接触孔，所述接触孔穿过所述层间膜，在所述源区、所述栅极导电材料层和所述屏蔽栅导电材料层的顶部都形成于对应的所述接触孔；
形成正面金属层，对所述正面金属层进行图形化刻蚀形成源极和栅极，所述源区和所述屏蔽栅导电材料层都通过顶部对应的所述接触孔连接到所述源极，所述栅极导电材料层通过顶部对应的所述接触孔连接到所述栅极；
形成接触衬垫；
完成背面工艺。
13.如权利要求12所述的双栅SGT半导体器件的制造方法，其特征在于，所述背面工艺包括：
对所述半导体衬底进行背面减薄；
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区；
在所述漏区背面形成背面金属层。
14.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：所述半导体衬底包括硅衬底。
15.如权利要求12所述的双栅SGT半导体器件的制造方法，其特征在于：双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽、所述第二沟槽、所述体区、所述源区、所述接触孔、所述正面金属层图形和所述接触衬垫的形成区域。
16.如权利要求1至15中任一权项所述的双栅SGT半导体器件的制造方法，其特征在于：双栅SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，双栅SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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