CN115939191A - Sgt半导体器件的栅间氧化层的制造方法 - Google Patents

Abstract

本发明公开了一种SGT半导体器件的栅间氧化层的制造方法，包括：步骤一、采用第一硬质掩膜层定义出栅极沟槽，进行刻蚀形成栅极沟槽。步骤二、形成底部介质层和屏蔽栅多晶硅。步骤三、在底部介质层的顶部的所述栅极沟槽的侧面形成第二内侧墙。步骤四、对第二内侧墙底部的底部介质层进行刻蚀使屏蔽栅多晶硅的顶部区域露出。步骤五、采用第一次热氧化工艺对屏蔽栅多晶硅进行氧化并形成栅间氧化层。步骤六、去除第一硬质掩膜层和第二内侧墙。步骤七、形成栅介质层和栅极导电材料层。本发明栅间氧化层的厚度能独立于栅介质层的厚度且从而能对栅间氧化层的厚度进行独立调节且能保证得到较厚以及质量较好的栅间氧化层，而且工艺流程简单以及工艺难度低。

Description

SGT半导体器件的栅间氧化层的制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅的沟槽栅(shield gate trench，SGT)半导体器件的栅间氧化层的制造方法。

背景技术

SGT半导体器件如SGT MOSFET中最重要的一步工艺就是栅极沟槽中的两个多晶硅(Poly)组成的栅即多晶硅屏蔽栅(shield ploy)和多晶硅栅(poly gate)之间的隔离工艺，一般用氧化层介质进行隔离，称之为多晶硅间氧化层(Inter Poly Oxide，IPO)。多晶硅屏蔽栅会连接到由正面金属层组成的源极，故多晶硅屏蔽栅也称为源极多晶硅；多晶硅栅会连接到由正面金属层组成的栅极；IPO的厚度和稳定性不仅影响栅极和源极的隔离效果，而且影响输入电容大小，对于SGT工艺非常关键。

目前，业内主要有两种IPO制作方案，分别为采用热氧化工艺形成IPO以及高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积IPO。

其中，热氧化工艺形成IPO中，在底部的源极多晶硅形成之后，会进行重离子注入使得源极多晶硅表面进一步形成缺陷；而栅极沟槽侧面也即平台(Mesa)侧壁沟道区域的半导体材料如硅保持为较好的单晶结构，之后进行热氧化工艺在源极多晶硅的顶部形成IPO，同时在栅极沟槽的侧面形成栅氧化层(GOX)，利用源极多晶硅表面的缺陷较多的特点，使得IPO的厚度大于栅氧化层的厚度。这种工艺步骤简单，但是工艺难度较大，而且IPO与GOX厚度比值固定，厚度可调节范围较小，不适用于薄栅氧产品，而且在源极多晶硅的顶角(polycorner)位置容易存在IPO明显偏薄的薄弱点。

HDP CVD工艺沉积IPO中，需要采用HDP CVD工艺形成氧化层将栅极沟槽完全填充，之后对氧化层进行回刻形成所需厚度的IPO。这种工艺中IPO的厚度可调范围大，不受栅氧化层的厚度影响，但是工艺步骤繁琐，成本高。而且受限于HDP填充能力，深宽比大于3时难以实现。其IPO厚度取决于氧化层回刻，波动性较大。

发明内容

本发明所要解决的技术问题是提供一种SGT半导体器件的栅间氧化层的制造方法，栅间氧化层的厚度能独立于栅介质层的厚度且从而能对栅间氧化层的厚度进行独立调节且能保证得到较厚以及质量较好的栅间氧化层，而且工艺流程简单以及工艺难度低。

为解决上述技术问题，本发明提供的SGT半导体器件的栅间氧化层的制造方法包括如下步骤：

步骤一、采用第一硬质掩膜层定义出栅极沟槽，之后对半导体衬底进行刻蚀形成栅极沟槽。

步骤二、在所述栅极沟槽的底部区域中形成底部介质层以及屏蔽栅多晶硅；所述底部介质层隔离在所述屏蔽栅多晶硅和所述栅极沟槽之间，所述底部介质层顶部的所述栅极沟槽的侧面暴露；所述第一硬质掩膜层中具有和所述底部介质层的材料不同的材料层。

步骤三、在所述底部介质层的顶部的所述栅极沟槽的侧面形成第二内侧墙，所述底部介质层的材料和所述底部介质层的材料不同，所述第二内侧墙的厚度薄于所述底部介质层的厚度。

步骤四、以所述第一硬质掩膜层和所述第二内侧墙为掩膜对所述第二内侧墙底部的所述底部介质层进行刻蚀使所述屏蔽栅多晶硅的顶部区域暴露在所述底部介质层的顶部表面之上。

步骤五、采用第一次热氧化工艺对所述屏蔽栅多晶硅进行氧化并形成栅间氧化层，所述第一次热氧化工艺从所述屏蔽栅多晶硅的顶部区域的侧面和顶部表面进行氧化并从而增加所述栅间氧化层的厚度。

步骤六、去除所述第一硬质掩膜层和所述第二内侧墙。

步骤七、在形成有所述栅间氧化层的所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充栅极导电材料层。

进一步的改进是，步骤一中，所述半导体衬底包括硅衬底。

进一步的改进是，所述底部介质层的材料包括氧化层；

步骤七中，所述栅介质层的材料包括氧化层。

进一步的改进是，所述栅极导电材料层的材料包括多晶硅。

进一步的改进是，步骤一中，所述第一硬质掩膜层为氮化硅层或者为氧化硅、氮化硅的叠加层或者为氧化硅、氮化硅和氧化硅的叠加层；

步骤三中，所述第二内侧墙的材料包括氮化硅。

进一步的改进是，步骤二包括如下分步骤：

步骤21、形成所述底部介质层，所述底部介质层覆盖在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的表面。

步骤22、形成所述屏蔽栅多晶硅，所述屏蔽栅多晶硅将所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述底部介质层表面。

步骤23、对所述屏蔽栅多晶硅进行回刻使所述栅极沟槽外的所述屏蔽栅多晶硅去除以及所述栅极沟槽内的所述屏蔽栅多晶硅仅位于所述栅极沟槽的底部区域。

步骤24、对所述底部介质层进行刻蚀使得所述底部介质层仅位于所述栅极沟槽的底部区域。

进一步的改进是，步骤23之后以及步骤24之前还包括进行非晶化离子注入使所述屏蔽栅多晶硅的顶部区域的晶格非晶化。

进一步的改进是，步骤四中，对所述第二内侧墙底部的所述底部介质层的刻蚀完成后，所述第二内侧墙底部的所述底部介质层被去除区域的所述栅极沟槽的侧面暴露。

在步骤五中，所述第一次热氧化工艺也对所述第二内侧墙底部暴露的所述栅极沟槽的侧面进行氧化并形成第三氧化层。

进一步的改进是，步骤七中，所述栅介质层形成在所述第三氧化层顶部的所述栅极沟槽的侧面。

进一步的改进是，在所述第三氧化层和所述栅间氧化层之间具有间隙，所述栅极导电材料层也填充在所述第三氧化层和所述栅间氧化层的间隙中。

进一步的改进是，步骤七中，所述栅介质层采用第二次热氧化工艺形成；

所述第二次热氧化工艺同时使所述栅间氧化层增厚。

进一步的改进是，步骤一中，在所述半导体衬底表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽形成于所述第一外延层中。

进一步的改进是，还包括如下步骤：

步骤八、在所述半导体衬底表面形成第二导电类型掺杂的体区。

所述栅介质层和所述栅极导电材料层穿过所述体区，被所述栅极导电材料层侧面覆盖的所述体区的表面作为沟道区。

所述体区底部的所述第一外延层作为漂移区。

步骤九、在所述体区表面形成第一导电类型重掺杂的源区。

步骤十、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源区、所述体区和所述屏蔽栅多晶硅都通过顶部对应的接触孔连接到所述源极。

所述栅极导电材料层通过顶部对应的接触孔连接到所述栅极。

进一步的改进是，所述栅极沟槽延伸到器件单元区外侧的栅极引出区中，所述器件单元区中的所述栅极导电材料层通过设置在所述栅极引出区中的所述栅极沟槽中的所述栅极导电材料层的顶部的接触孔连接到所述栅极。

进一步的改进是，SGT半导体器件为SGT MOSFET，还包括如下背面工艺：

步骤十一、对所述半导体衬底进行背面减薄，之后进行第一导电类型重掺杂的背面离子注入形成漏区。

步骤十二、形成和所述漏区接触的背面金属层，由所述背面金属层组成漏极。

进一步的改进是，SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。

或者，SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明通过在栅极沟槽的底部区域形成底部介质层和屏蔽栅多晶硅之后，并不是进行氧化工艺同时形成栅氧化层和栅间氧化层，而是在底部介质层顶部的栅极沟槽的侧面形成第二内侧墙，利用定义栅极沟槽的第一硬质掩膜层和第二内侧墙做掩膜对底部介质层进行刻蚀使屏蔽栅多晶硅的顶部区域暴露出来，之后在进行第一次热氧化工艺以形成栅间氧化层，由于屏蔽栅多晶硅的顶部区域暴露出来，故能从屏蔽栅多晶硅的顶部区域的侧面和顶部表面一起对屏蔽栅多晶硅进行氧化，使得能得到更厚的栅间氧化层，之后再形成栅介质层，所以本发明的栅间氧化层的形成工艺能独立于栅介质层的形成工艺，故栅间氧化层的厚度能独立于栅介质层的厚度，所以本发明能对栅间氧化层的厚度和栅介质层的厚度分别进行独立调节，在栅介质层的厚度较薄时，能保证得到较厚以及质量较好的栅间氧化层，而且工艺流程简单以及工艺难度低。

本发明的栅介质层采用第二次热氧化工艺形成时，能进一步增加栅间氧化层的厚度和质量。

另外，本发明的第一次热氧化工艺还会在栅极沟槽的侧面形成第三氧化层，但是第三氧化层位于第二内侧墙的底部，第三氧化层的顶部区域的栅极沟槽的侧面被第二内侧墙保护，沟道区会形成于第三氧化层的顶部区域的栅极沟槽的侧面的半导体衬底中，故本发明的栅间氧化层的形成工艺并不会对沟道区产生不利影响；另外，由于第三氧化层的厚度大于栅介质层的厚度，和现有技术中在栅极导电材料层的底角和栅极沟槽之间具有由较薄栅介质层形成的薄弱点相比，本发明的第三氧化层增加了栅极导电材料层的底角和栅极沟槽之间氧化层的厚度，故能消除现有技术带来的薄弱点。

本发明的栅间氧化层通过热氧化即可实现，不需要复杂的工艺控制，所以本发明还具有工艺流程简单以及工艺难度低的优点，这也有利于实现稳定生产。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例SGT半导体器件的栅间氧化层的制造方法的流程图；

图2A-图2H本发明实施例SGT半导体器件的栅间氧化层的制造方法各步骤中的器件剖面结构示意图。

具体实施方式

如图1所示，是本发明实施例SGT半导体器件的栅间氧化层105的制造方法的流程图；如图2A至图2H所示，本发明实施例SGT半导体器件的栅间氧化层105的制造方法各步骤中的器件剖面结构示意图；本发明实施例SGT半导体器件的栅间氧化层105的制造方法包括如下步骤：

步骤一、如图2A所示，采用第一硬质掩膜层201定义出栅极沟槽102，之后对半导体衬底101进行刻蚀形成栅极沟槽102。

本发明实施例中，所述半导体衬底101包括硅衬底。

在一些实施例中，在所述半导体衬底101表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽102形成于所述第一外延层中。

所述第一硬质掩膜层201为氮化硅层或者为氧化硅、氮化硅的叠加层或者为氧化硅、氮化硅和氧化硅的叠加层。为控制应力，所述第一硬质掩膜层201的氮化硅层的厚度较薄如

具体值还能根据实际需求进行调整。

步骤二、如图2C所示，在所述栅极沟槽102的底部区域中形成底部介质层103以及屏蔽栅多晶硅104。所述底部介质层103隔离在所述屏蔽栅多晶硅104和所述栅极沟槽102之间，所述底部介质层103顶部的所述栅极沟槽102的侧面暴露；所述底部介质层103的材料和所述第一硬质掩膜层201的材料不同。

本发明实施例中，步骤二包括如下分步骤：

步骤21、如图2B所示，形成所述底部介质层103a，所述底部介质层103a覆盖在所述栅极沟槽102的底部表面和侧面以及所述栅极沟槽102外的表面。

所述底部介质层103a的材料包括氧化层。

图2B中，后续步骤24刻蚀之前的所述底部介质层单独采用标记103a标出。

步骤22、如图2B所示，形成所述屏蔽栅多晶硅104，所述屏蔽栅多晶硅104将所述栅极沟槽102完全填充并延伸到所述栅极沟槽102外的所述底部介质层103a表面。

步骤23、如图2B所示，对所述屏蔽栅多晶硅104进行回刻使所述栅极沟槽102外的所述屏蔽栅多晶硅104去除以及所述栅极沟槽102内的所述屏蔽栅多晶硅104仅位于所述栅极沟槽102的底部区域。

在一些较佳实施例中，步骤23之后以及后续步骤24之前还包括进行非晶化离子注入使所述屏蔽栅多晶硅104的顶部区域的晶格非晶化。非晶化离子注入通常采用重离子注入实现。

步骤24、如图2C所示，对所述底部介质层103a进行刻蚀使得所述底部介质层103仅位于所述栅极沟槽102的底部区域。

步骤三、如图2D所示，在所述底部介质层103的顶部的所述栅极沟槽102的侧面形成第二内侧墙202，所述底部介质层103的材料和所述底部介质层103的材料不同，所述第二内侧墙202的厚度薄于所述底部介质层103的厚度。

本发明实施例中，所述第二内侧墙202的材料包括氮化硅。所述第二内侧墙202采用侧墙工艺即可形成，即先形成所述第二内侧墙202的材料层，之后进行全面刻蚀即可在所述栅极沟槽102的侧面自对准形成所述第二内侧墙202。

步骤四、如图2E所示，以所述第一硬质掩膜层201和所述第二内侧墙202为掩膜对所述第二内侧墙202底部的所述底部介质层103进行刻蚀使所述屏蔽栅多晶硅104的顶部区域暴露在所述底部介质层103的顶部表面之上。

本发明实施例中，对所述第二内侧墙202底部的所述底部介质层103的刻蚀完成后，所述第二内侧墙202底部的所述底部介质层103被去除区域的所述栅极沟槽102的侧面暴露。也即，在所述屏蔽栅多晶硅104的顶部区域的两侧会形成凹槽。

步骤五、如图2F所示，采用第一次热氧化工艺对所述屏蔽栅多晶硅104进行氧化并形成栅间氧化层105，所述第一次热氧化工艺从所述屏蔽栅多晶硅104的顶部区域的侧面和顶部表面进行氧化并从而增加所述栅间氧化层105的厚度。由图2F所示可知，所述栅间氧化层105还能很好的将底部的所述屏蔽栅多晶硅104进行包覆。

本发明实施例中，所述第一次热氧化工艺也对所述第二内侧墙202底部暴露的所述栅极沟槽102的侧面进行氧化并形成第三氧化层1051。

在所述第三氧化层1051和所述栅间氧化层105之间具有间隙，也即所述第三氧化层1051和所述栅间氧化层105无法将所述屏蔽栅多晶硅104的顶部区域的两侧凹槽填满。

步骤六、去除所述第一硬质掩膜层201和所述第二内侧墙202。

步骤七、如图2G所示，在形成有所述栅间氧化层105的所述栅极沟槽102的侧面形成栅介质层106。

如图2H所示，在所述栅极沟槽102中填充栅极导电材料层107。

本发明实施例中，所述栅介质层106形成在所述第三氧化层1051顶部的所述栅极沟槽102的侧面。所以，沟道区位于所述栅介质层106侧面覆盖的所述半导体衬底101中，故本发明实施例的所述栅间氧化层105的形成工艺不会对器件的沟道区产生不利影响。

所述栅极导电材料层107也填充在所述第三氧化层1051和所述栅间氧化层105的间隙中。所述栅介质层106的材料包括氧化层。

所述栅介质层106采用第二次热氧化工艺形成；所述第二次热氧化工艺同时使所述栅间氧化层105增厚。

所述栅极导电材料层107的材料包括多晶硅。

如图2G所示，本发明实施例SGT半导体器件为SGT MOSFET，还包括如下步骤：

步骤八、在所述半导体衬底101表面形成第二导电类型掺杂的体区108。

所述栅极导电材料层107穿过所述体区108，被所述栅极导电材料层107侧面覆盖的所述体区108的表面作为沟道区。

所述体区108底部的所述第一外延层作为漂移区。

前面步骤五中，所述第一次刻蚀保证所形成的所述第二栅间氧化层1052的表面位于所述体区108底部即可，所以，本发明实施例对所述第一次刻蚀的要求不是很高，仅需保证能形成所述沟道区即可。图2G中虽然显示了，所述第二栅间氧化层1052的顶部表面高于所述第一栅间氧化层1051的顶部表面；但是在其他实施例中也能为：所述第二栅间氧化层1052的顶部表面等于或低于所述第一栅间氧化层1051的顶部表面。

步骤九、在所述体区108表面形成第一导电类型重掺杂的源区109。

步骤十、形成层间膜111。

形成穿过层间膜111的接触孔112的开口，在所述源区109顶部的接触孔112的开口底部形成第二导电类型重掺杂的体接触区110。

在接触孔112的开口中填充金属形成接触孔112。所述源区109顶部的接触孔112和所述源区109接触并同时通过所述体接触区110实现和所述体区108的电连接。

形成正面金属层113，对所述正面金属层113进行图形化形成源极和栅极。所述源区109和所述屏蔽栅多晶硅104都会通过顶部的接触孔112连接到所述源极，图2G中仅显示了所述源区109顶部的接触孔112。

所述栅极导电材料层107通过顶部的接触孔112连接到所述栅极。在一些实施例中，所述栅极沟槽102延伸到器件单元区外侧的栅极引出区中，所述器件单元区中的所述栅极导电材料层107通过设置在所述栅极引出区中的所述栅极沟槽102中的所述栅极导电材料层107的顶部的接触孔连接到所述栅极。

步骤十一、对所述半导体衬底101进行背面减薄，之后进行第一导电类型重掺杂的背面离子注入形成漏区。

步骤十二、形成和所述漏区接触的背面金属层，由所述背面金属层组成漏极。

本发明实施例中，SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明实施例通过在栅极沟槽102的底部区域形成底部介质层103和屏蔽栅多晶硅104之后，并不是进行氧化工艺同时形成栅氧化层和栅间氧化层105，而是在底部介质层103顶部的栅极沟槽102的侧面形成第二内侧墙202，利用定义栅极沟槽102的第一硬质掩膜层201和第二内侧墙202做掩膜对底部介质层103进行刻蚀使屏蔽栅多晶硅104的顶部区域暴露出来，之后在进行第一次热氧化工艺以形成栅间氧化层105，由于屏蔽栅多晶硅104的顶部区域暴露出来，故能从屏蔽栅多晶硅104的顶部区域的侧面和顶部表面一起对屏蔽栅多晶硅104进行氧化，使得能得到更厚的栅间氧化层105，之后再形成栅介质层106，所以本发明实施例的栅间氧化层105的形成工艺能独立于栅介质层106的形成工艺，故栅间氧化层105的厚度能独立于栅介质层106的厚度，所以本发明实施例能对栅间氧化层105的厚度和栅介质层106的厚度分别进行独立调节，在栅介质层106的厚度较薄时，能保证得到较厚以及质量较好的栅间氧化层105，而且工艺流程简单以及工艺难度低。

本发明实施例的栅介质层106采用第二次热氧化工艺形成时，能进一步增加栅间氧化层105的厚度和质量。

另外，本发明实施例的第一次热氧化工艺还会在栅极沟槽102的侧面形成第三氧化层1051，但是第三氧化层1051位于第二内侧墙202的底部，第三氧化层1051的顶部区域的栅极沟槽102的侧面被第二内侧墙202保护，沟道区会形成于第三氧化层1051的顶部区域的栅极沟槽102的侧面的半导体衬底101中，故本发明的栅间氧化层105的形成工艺并不会对沟道区产生不利影响；另外，由于第三氧化层1051的厚度大于栅介质层106的厚度，和现有技术中在栅极导电材料层107的底角和栅极沟槽102之间具有由较薄栅介质层106形成的薄弱点相比，本发明实施例的第三氧化层1051增加了栅极导电材料层107的底角和栅极沟槽102之间氧化层的厚度，故能消除现有技术带来的薄弱点。

本发明实施例的栅间氧化层105通过热氧化即可实现，不需要复杂的工艺控制，所以本发明实施例还具有工艺流程简单以及工艺难度低的优点，这也有利于实现稳定生产。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种SGT半导体器件的栅间氧化层的制造方法，其特征在于，包括如下步骤：

步骤一、采用第一硬质掩膜层定义出栅极沟槽，之后对半导体衬底进行刻蚀形成栅极沟槽；

步骤二、在所述栅极沟槽的底部区域中形成底部介质层以及屏蔽栅多晶硅；所述底部介质层隔离在所述屏蔽栅多晶硅和所述栅极沟槽之间，所述底部介质层顶部的所述栅极沟槽的侧面暴露；所述第一硬质掩膜层中具有和所述底部介质层的材料不同的材料层；

步骤三、在所述底部介质层的顶部的所述栅极沟槽的侧面形成第二内侧墙，所述底部介质层的材料和所述底部介质层的材料不同，所述第二内侧墙的厚度薄于所述底部介质层的厚度；

步骤四、以所述第一硬质掩膜层和所述第二内侧墙为掩膜对所述第二内侧墙底部的所述底部介质层进行刻蚀使所述屏蔽栅多晶硅的顶部区域暴露在所述底部介质层的顶部表面之上；

步骤五、采用第一次热氧化工艺对所述屏蔽栅多晶硅进行氧化并形成栅间氧化层，所述第一次热氧化工艺从所述屏蔽栅多晶硅的顶部区域的侧面和顶部表面进行氧化并从而增加所述栅间氧化层的厚度；

步骤六、去除所述第一硬质掩膜层和所述第二内侧墙；

步骤七、在形成有所述栅间氧化层的所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充栅极导电材料层。

2.如权利要求1所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤一中，所述半导体衬底包括硅衬底。

3.如权利要求2所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：所述底部介质层的材料包括氧化层；

步骤七中，所述栅介质层的材料包括氧化层。

4.如权利要求3所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：所述栅极导电材料层的材料包括多晶硅。

5.如权利要求3所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤一中，所述第一硬质掩膜层为氮化硅层或者为氧化硅、氮化硅的叠加层或者为氧化硅、氮化硅和氧化硅的叠加层；

步骤三中，所述第二内侧墙的材料包括氮化硅。

6.权利要求3的SGT半导体器件的栅间氧化层的制造方法，其特征在于，步骤二包括如下分步骤：

步骤21、形成所述底部介质层，所述底部介质层覆盖在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的表面；

步骤22、形成所述屏蔽栅多晶硅，所述屏蔽栅多晶硅将所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述底部介质层表面；

步骤23、对所述屏蔽栅多晶硅进行回刻使所述栅极沟槽外的所述屏蔽栅多晶硅去除以及所述栅极沟槽内的所述屏蔽栅多晶硅仅位于所述栅极沟槽的底部区域；

步骤24、对所述底部介质层进行刻蚀使得所述底部介质层仅位于所述栅极沟槽的底部区域。

7.权利要求6的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤23之后以及步骤24之前还包括进行非晶化离子注入使所述屏蔽栅多晶硅的顶部区域的晶格非晶化。

8.如权利要求1所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤四中，对所述第二内侧墙底部的所述底部介质层的刻蚀完成后，所述第二内侧墙底部的所述底部介质层被去除区域的所述栅极沟槽的侧面暴露；

在步骤五中，所述第一次热氧化工艺也对所述第二内侧墙底部暴露的所述栅极沟槽的侧面进行氧化并形成第三氧化层。

9.如权利要求8所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤七中，所述栅介质层形成在所述第三氧化层顶部的所述栅极沟槽的侧面。

10.如权利要求8所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：

在所述第三氧化层和所述栅间氧化层之间具有间隙，所述栅极导电材料层也填充在所述第三氧化层和所述栅间氧化层的间隙中。

11.如权利要求3所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤七中，所述栅介质层采用第二次热氧化工艺形成；

所述第二次热氧化工艺同时使所述栅间氧化层增厚。

12.如权利要求1所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：步骤一中，在所述半导体衬底表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽形成于所述第一外延层中。

13.如权利要求12所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于，还包括如下步骤：

步骤八、在所述半导体衬底表面形成第二导电类型掺杂的体区；

所述栅介质层和所述栅极导电材料层穿过所述体区，被所述栅极导电材料层侧面覆盖的所述体区的表面作为沟道区；

所述体区底部的所述第一外延层作为漂移区；

步骤九、在所述体区表面形成第一导电类型重掺杂的源区；

步骤十、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极，所述源区、所述体区和所述屏蔽栅多晶硅都通过顶部对应的接触孔连接到所述源极；

所述栅极导电材料层通过顶部对应的接触孔连接到所述栅极。

14.如权利要求13所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：所述栅极沟槽延伸到器件单元区外侧的栅极引出区中，所述器件单元区中的所述栅极导电材料层通过设置在所述栅极引出区中的所述栅极沟槽中的所述栅极导电材料层的顶部的接触孔连接到所述栅极。

15.如权利要求13所述的SGT半导体器件的栅间氧化层的制造方法，其特征在于：SGT半导体器件为SGT MOSFET，还包括如下背面工艺：

步骤十一、对所述半导体衬底进行背面减薄，之后进行第一导电类型重掺杂的背面离子注入形成漏区；

步骤十二、形成和所述漏区接触的背面金属层，由所述背面金属层组成漏极。

Images