CN115763550A - Sgt半导体器件的栅间介质层的制造方法 - Google Patents

Abstract

本发明公开了一种SGT半导体器件的栅间介质层的制造方法，包括：步骤一、形成栅极沟槽和底部介质层，底部介质层覆盖在栅极沟槽的内侧表面和外部表面。步骤二、形成屏蔽栅导电材料层并对屏蔽栅导电材料层进行回刻。步骤三、以底部介质层为掩膜在暴露的屏蔽栅导电材料层顶部表面形成所需厚度的第一栅间介质层。步骤四、形成第一掩膜层将第一栅间介质层顶部区域进行保护。步骤五、进行以第一掩膜层为掩膜的第一次刻蚀，第一次刻蚀后位于屏蔽栅导电材料层的顶部表面之上的底部介质层作为第二栅间介质层。步骤六、去除第一掩膜层。步骤七、形成栅介质层和栅极导电材料层。本发明能独立对栅间介质层的厚度进行独立调节且质量高，而且工艺简单。

Description

SGT半导体器件的栅间介质层的制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅的沟槽栅(SGT)半导体器件的栅间介质层的制造方法。

背景技术

SGT半导体器件如SGT MOSFET中最重要的一步工艺就是栅极沟槽中的两个多晶硅(Poly)组成的栅即多晶硅屏蔽栅和多晶硅栅之间的隔离工艺，一般用氧化层介质进行隔离，称之为多晶硅间氧化层(Inter Poly Oxide，IPO)。多晶硅屏蔽栅会连接到由正面金属层组成的源极，故多晶硅屏蔽栅也称为源极多晶硅；多晶硅栅会连接到由正面金属层组成的栅极；IPO的厚度和稳定性不仅影响栅极和源极的隔离效果，而且影响输入电容大小，对于SGT工艺非常关键。

目前，业内主要有两种IPO制作方案，分别为采用热氧化工艺形成IPO以及高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积IPO。

其中，热氧化工艺形成IPO中，在底部的源极多晶硅形成之后，会进行重离子注入使得源极多晶硅表面进一步形成缺陷；而栅极沟槽侧面也即平台(Mesa)侧壁沟道区域的半导体材料如硅保持为较好的单晶结构，之后进行热氧化工艺在源极多晶硅的顶部形成IPO，同时在栅极沟槽的侧面形成栅氧化层(GOX)，利用源极多晶硅表面的缺陷较多的特点，使得IPO的厚度大于栅氧化层的厚度。这种工艺步骤简单，但是工艺难度较大，而且IPO与GOX厚度比值固定，厚度可调节范围较小，不适用于薄栅氧产品，而且在源极多晶硅的顶角(polycorner)位置容易存在IPO明显偏薄的薄弱点。

HDP CVD工艺沉积IPO中，需要采用HDP CVD工艺形成氧化层将栅极沟槽完全填充，之后对氧化层进行回刻形成所需厚度的IPO。这种工艺中IPO的厚度可调范围大，不受栅氧化层的厚度影响，但是工艺步骤繁琐，成本高。而且受限于HDP填充能力，深宽比大于3时难以实现。其IPO厚度取决于氧化层回刻，波动性较大。

发明内容

本发明所要解决的技术问题是提供一种SGT半导体器件的栅间介质层的制造方法，栅间介质层的厚度能独立于栅介质层的厚度且从而能对栅间介质层的厚度进行独立调节且能保证栅间介质层具有良好的质量，而且工艺流程简单以及工艺难度低。

为解决上述技术问题，本发明提供的SGT半导体器件的栅间介质层的制造方法包括如下步骤：

步骤一、在半导体衬底上形成栅极沟槽，在所述栅极沟槽中形成底部介质层，所述底部介质层覆盖在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的表面。

步骤二、形成屏蔽栅导电材料层并对所述屏蔽栅导电材料层进行回刻，回刻后的所述屏蔽栅导电材料层填充在所述栅极沟槽的底部区域。

步骤三、以所述底部介质层为掩膜在暴露的所述屏蔽栅导电材料层顶部表面形成所需厚度的第一栅间介质层；在形成所述第一栅间介质层的过程中，所述底部介质层用于对所述屏蔽栅导电材料层顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述半导体衬底进行保护。

步骤四、形成第一掩膜层将所述第一栅间介质层顶部区域进行保护。

步骤五、进行以所述第一掩膜层为掩膜的第一次刻蚀。

所述第一次刻蚀将所述栅极沟槽外的所述底部介质层去除以及将所述栅极沟槽的侧面的所述底部介质层刻蚀到所需要的位置，所述第一次刻蚀后，所述栅极沟槽侧面的所述底部介质层的顶部表面位于所述屏蔽栅导电材料层的顶部表面之上；位于所述屏蔽栅导电材料层的顶部表面之上的所述底部介质层作为第二栅间介质层，由所述第一栅间介质层和所述第二栅间介质层一起组成栅间介质层。

步骤六、去除所述第一掩膜层。

步骤七、在所述栅间介质层的顶部的所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充栅极导电材料层。

进一步的改进是，步骤一中，所述半导体衬底包括硅衬底。

进一步的改进是，所述底部介质层的材料包括氧化层；

步骤七中，所述栅介质层的材料包括氧化层。

进一步的改进是，所述屏蔽栅导电材料层的材料包括多晶硅；

所述栅极导电材料层的材料包括多晶硅。

进一步的改进是，步骤三中，所述第一栅间介质层为氧化层且采用热氧化工艺自对准形成在所述屏蔽栅导电材料层的顶部。

进一步的改进是，步骤四中，形成所述第一掩膜层后，所述第一掩膜层将所述栅极沟槽剩余的缝隙完全填充并延伸到所述栅极沟槽剩余的缝隙外的所述底部介质层的表面上。

之后，还包括对所述第一掩膜层进行图形化的步骤，利用图形化后的所述第一掩膜层所述第一栅间介质层顶部区域进行保护。

进一步的改进是，步骤四中，在所述器件单元区中，图形化后的所述第一掩膜层中形成有第一开口，所述第一开口位于所述栅极沟槽的两侧，所述第一开口将底部的所述底部介质层的表面暴露出来。

步骤五中，所述第一次刻蚀采用湿法刻蚀，所述湿法刻蚀中，湿法药液从所述第一开口底部表面开始对所述底部介质层进行刻蚀，之后沿着所述第一掩膜层和所述栅极沟槽外侧表面以及所述第一掩膜层和所述栅极沟槽的侧面之间所限定的区域逐渐对所述底部介质层进行刻蚀直至达到所需要的位置，所述第二栅间介质层的厚度由所述湿法刻蚀的确定。

进一步的改进是，步骤四中，所述第一掩膜层采用光刻胶，采用涂布工艺形成所述第一掩膜层。

进一步的改进是，步骤四中，采用光刻工艺实现对所述第一掩膜层的图形化。

进一步的改进是，步骤四中，所述光刻工艺所采用的第一光罩是通过在有源区的第二光罩的基础上在所述器件单元区中设置所述第一开口的图形形成的。

进一步的改进是，步骤一中，所述栅极沟槽的俯视面结构呈条形结构。

在所述半导体衬底上形成有多条所述栅极沟槽，在俯视面上，各所述栅极沟槽呈平行排列。

在俯视面上，各所述所述第一开口和所述栅极沟槽平行。

进一步的改进是，在所述栅极沟槽的同一侧排列有多条对齐的所述第一开口；各所述第一开口的长度短于所述栅极沟槽的长度，各所述第一开口的长度边对齐，各所述第一开口的宽度边之间间隔有所述第一掩膜层的材料，以提升所述第一掩膜层的支撑力。

进一步的改进是，步骤一中，在所述半导体衬底表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽形成于所述第一外延层中。

还包括如下步骤：

步骤八、在所述半导体衬底表面形成第二导电类型掺杂的体区。

所述栅极导电材料层穿过所述体区，被所述栅极导电材料层侧面覆盖的所述体区的表面作为沟道区。

所述体区底部的所述第一外延层作为漂移区。

步骤九、在所述体区表面形成第一导电类型重掺杂的源区。

进一步的改进是，步骤五中，第一次刻蚀保证所形成的所述第二栅间介质层的顶部表面位于所述体区底部。

进一步的改进是，所述第二栅间介质层的顶部表面等于、高于或低于所述第一栅间介质层的顶部表面。

进一步的改进是，步骤二完成后，还包括对所述屏蔽栅导电材料层顶部的所述底部介质层进行减薄，之后再进行步骤三形成所述第一栅间介质层。

进一步的改进是，SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。

或者，SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

和现有方法中，在屏蔽栅导电材料层回刻之后会进行底部介质层的回刻不同，本发明中，先不对底部介质层进行回刻，而是利用底部介质层自对准暴露出屏蔽栅导电材料层顶部表面的特点，直接以底部介质层为掩膜在暴露的屏蔽栅导电材料层顶部表面形成所需厚度的第一栅间介质层，而之后再形成第一掩膜层保护第一栅间介质层的顶部区域并以第一掩膜层为掩膜对底部介质层进行回刻形成所需厚度的第二栅间介质层，由第一栅间介质层和第二栅间介质层一起组成栅间介质层，第一栅间介质层和第二栅间介质层的厚度都和栅介质层的厚度无关，故本发明能使栅间介质层的厚度能独立于栅介质层的厚度，从而能对栅间介质层的厚度进行独立调节。

本发明中，屏蔽栅导电材料层和栅极导电材料层主要是通过第一栅间介质层隔离，第一栅间介质层的形成过程中，底部介质层能对屏蔽栅导电材料层顶部的栅极沟槽侧面和栅极沟槽外的半导体衬底进行保护，沟道区主要位于屏蔽栅导电材料层顶部的栅极沟槽侧面的半导体衬底上，故第一栅间介质层的形成工艺不会影响到沟道区的性能，所以能形成良好质量的第一栅间介质层，例如能采用高温氧化工艺形成由氧化层组成的第一栅间介质层，而底部介质层通常也是采用高温氧化工艺形成，所以第二栅间介质层的质量也良好，所以本发明还能得到质量良好的栅间介质层。

另外，由于本发明中屏蔽栅导电材料层和栅极导电材料层主要是通过第一栅间介质层隔离，故对第二栅间介质层的厚度的精度要求不是很高，第一次刻蚀的波动并不会对屏蔽栅导电材料层和栅极导电材料层之间的隔离造成很大的影响，所以本发明还具有工艺流程简单以及工艺难度低的优点，这也有利于实现稳定生产。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例SGT半导体器件的栅间介质层的制造方法的流程图；

图2A-图2G本发明实施例SGT半导体器件的栅间介质层的制造方法各步骤中的器件剖面结构示意图；

图3是图2D应的俯视图。

具体实施方式

如图1所示，是本发明实施例SGT半导体器件的栅间介质层105的制造方法的流程图；如图2A至图2G所示，本发明实施例SGT半导体器件的栅间介质层105的制造方法各步骤中的器件剖面结构示意图；如图3所示，是图2D应的俯视图；本发明实施例SGT半导体器件的栅间介质层105的制造方法包括如下步骤：

步骤一、如图2A所示，在半导体衬底101上形成栅极沟槽102。

所述栅极沟槽102的形成工艺中，需要先形成硬质掩膜层201。所述硬质掩膜层102采用单层氧化层或者采用氧化层-氮化层-氧化层(ONO)的叠加层。

之后，光刻打开所示栅极沟槽102的形成区域；

之后，依次刻蚀所述硬质掩膜层201和所述半导体衬底101形成所述栅极沟槽102。

如图2B所示，在所述栅极沟槽102中形成底部介质层103a，所述底部介质层103a覆盖在所述栅极沟槽102的底部表面和侧面以及所述栅极沟槽102外的表面。

本发明实施例中，所述半导体衬底101包括硅衬底。

所述底部介质层103a的材料包括氧化层。

在一些实施例中，在所述半导体衬底101表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽102形成于所述第一外延层中。

步骤二、如图2B所示，形成屏蔽栅导电材料层104并对所述屏蔽栅导电材料层104进行回刻，回刻后的所述屏蔽栅导电材料层104填充在所述栅极沟槽102的底部区域。

本发明实施例中，所述屏蔽栅导电材料层104的材料包括多晶硅，采用多晶硅时，所述屏蔽栅导电材料层104也成为shield poly；另外，所述屏蔽栅导电材料层104会连接到源极，故也称为源极多晶硅。

步骤三、如图2C所示，以所述底部介质层103a为掩膜在暴露的所述屏蔽栅导电材料层104顶部表面形成所需厚度的第一栅间介质层1051；在形成所述第一栅间介质层1051的过程中，所述底部介质层103a用于对所述屏蔽栅导电材料层104顶部的所述栅极沟槽102侧面和所述栅极沟槽102外的所述半导体衬底101进行保护。

本发明实施例中，所述第一栅间介质层1051为氧化层且采用热氧化工艺自对准形成在所述屏蔽栅导电材料层104的顶部。

在其他实施例中也能为：如图2C1所示，步骤二完成后，还包括对所述屏蔽栅导电材料层104顶部的所述底部介质层103a进行减薄，之后再进行步骤三形成所述第一栅间介质层1051；先减薄所示底部介质层103a有助于控制工艺的应力表现。

步骤四、如图2D所示，形成第一掩膜层202将所述第一栅间介质层1051顶部区域进行保护。

本发明实施例中，形成所述第一掩膜层202后，所述第一掩膜层202将所述栅极沟槽102剩余的缝隙完全填充并延伸到所述栅极沟槽102剩余的缝隙外的所述底部介质层103a的表面上。

之后，还包括对所述第一掩膜层202进行图形化的步骤，利用图形化后的所述第一掩膜层202所述第一栅间介质层1051顶部区域进行保护。

同时参考图2D和图3所示，在所述器件单元区中，图形化后的所述第一掩膜层202中形成有第一开口203，所述第一开口203位于所述栅极沟槽102的两侧，所述第一开口203将底部的所述底部介质层103a的表面暴露出来。

在一些实施例中，所述第一掩膜层202采用光刻胶，采用涂布工艺形成所述第一掩膜层202。

采用光刻工艺实现对所述第一掩膜层202的图形化。

所述光刻工艺所采用的第一光罩是通过在有源区的第二光罩的基础上在所述器件单元区中设置所述第一开口203的图形形成的。

所述栅极沟槽102的俯视面结构呈条形结构。

在所述半导体衬底101上形成有多条所述栅极沟槽102，在俯视面上，各所述栅极沟槽102呈平行排列。

在俯视面上，各所述所述第一开口203和所述栅极沟槽102平行。

在所述栅极沟槽102的同一侧排列有多条对齐的所述第一开口203；各所述第一开口203的长度短于所述栅极沟槽102的长度，各所述第一开口203的长度边对齐，各所述第一开口203的宽度边之间间隔有所述第一掩膜层202的材料，以提升所述第一掩膜层202的支撑力。图3中，各所述第一开口203的宽度边之间所述第一掩膜层202的材料单独采用标记202a标出，材料202a作为横向支撑条。

步骤五、如图2E所示，进行以所述第一掩膜层202为掩膜的第一次刻蚀。

所述第一次刻蚀将所述栅极沟槽102外的所述底部介质层103a去除以及将所述栅极沟槽102的侧面的所述底部介质层103a刻蚀到所需要的位置，所述第一次刻蚀后，所述栅极沟槽102侧面的所述底部介质层103的顶部表面位于所述屏蔽栅导电材料层104的顶部表面之上；位于所述屏蔽栅导电材料层104的顶部表面之上的所述底部介质层103作为第二栅间介质层1052，由所述第一栅间介质层1051和所述第二栅间介质层1052一起组成栅间介质层105。图2E中，所述第一次刻蚀之后的所述底部介质层单独采用标记103标出。所述底部介质层103隔离在所述屏蔽栅导电材料层104和所述半导体衬底101之间，所以，所述底部介质层103也成为屏蔽(shield)介质层，所述底部介质层103通常采用氧化层，故也成为屏蔽氧化层(shield oxide)。

本发明实施例中，所述第一次刻蚀采用湿法刻蚀，所述湿法刻蚀中，如箭头线204所示，湿法药液从所述第一开口203底部表面开始对所述底部介质层103a进行刻蚀，之后沿着所述第一掩膜层202和所述栅极沟槽102外侧表面以及所述第一掩膜层202和所述栅极沟槽102的侧面之间所限定的区域逐渐对所述底部介质层103a进行刻蚀直至达到所需要的位置，所述第二栅间介质层1052的厚度由所述湿法刻蚀的确定。

结合图3和图2E所示可知，各所述第一开口203的宽度边之间所述第一掩膜层202的材料202a即横向支撑条在所述湿法刻蚀过程中，会对整个所述第一掩膜层202的材料产生支撑作用，防止所述第一开口203过长时出现所述第一掩膜层202倒塌。

步骤六、如图2F所示，去除所述第一掩膜层202。

步骤七、如图2G所示，在所述栅间介质层105的顶部的所述栅极沟槽102的侧面形成栅介质层，在所述栅极沟槽102中填充栅极导电材料层。

本发明实施例中，所述栅介质层106的材料包括氧化层。

所述栅极导电材料层107的材料包括多晶硅，所述栅极导电材料层107也称为多晶硅栅。

如图2G所示，本发明实施例SGT半导体器件为SGT MOSFET，还包括如下步骤：

步骤八、在所述半导体衬底101表面形成第二导电类型掺杂的体区108。

所述栅极导电材料层107穿过所述体区108，被所述栅极导电材料层107侧面覆盖的所述体区108的表面作为沟道区。

所述体区108底部的所述第一外延层作为漂移区。

前面步骤五中，所述第一次刻蚀保证所形成的所述第二栅间介质层1052的表面位于所述体区108底部即可，所以，本发明实施例对所述第一次刻蚀的要求不是很高，仅需保证能形成所述沟道区即可。图2G中虽然显示了，所述第二栅间介质层1052的顶部表面高于所述第一栅间介质层1051的顶部表面；但是在其他实施例中也能为：所述第二栅间介质层1052的顶部表面等于或低于所述第一栅间介质层1051的顶部表面。

步骤九、在所述体区108表面形成第一导电类型重掺杂的源区109。

之后，还包括：

形成层间膜111。

形成穿过层间膜111的接触孔112的开口，在所述源区109顶部的接触孔112的开口底部形成第二导电类型重掺杂的体接触区110。

在接触孔112的开口中填充金属形成接触孔112。所述源区109顶部的接触孔112和所述源区109接触并同时通过所述体接触区110实现和所述体区108的电连接。

形成正面金属层113，对所述正面金属层113进行图形化形成源极和栅极。所述源区109和所述屏蔽栅导电材料层104都会通过顶部的接触孔112连接到所述源极，图2G中仅显示了所述源区109顶部的接触孔112；所述栅极导电材料层107通过顶部的接触孔112连接到所述栅极。

之后还包括如下背面工艺：

对所述半导体衬底101进行减薄，之后进行背面的第一导电类型重掺杂离子注入在漂移区的背面形成漏区。

本发明实施例中，SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。

和现有方法中，在屏蔽栅导电材料层104回刻之后会进行底部介质层103a的回刻不同，本发明实施例中，先不对底部介质层103a进行回刻，而是利用底部介质层103a自对准暴露出屏蔽栅导电材料层104顶部表面的特点，直接以底部介质层103a为掩膜在暴露的屏蔽栅导电材料层104顶部表面形成所需厚度的第一栅间介质层1051，而之后再形成第一掩膜层202保护第一栅间介质层1051的顶部区域并以第一掩膜层202为掩膜对底部介质层103a进行回刻形成所需厚度的第二栅间介质层1052，由第一栅间介质层1051和第二栅间介质层1052一起组成栅间介质层105，第一栅间介质层1051和第二栅间介质层1052的厚度都和栅介质层的厚度无关，故本发明实施例能使栅间介质层105的厚度能独立于栅介质层的厚度，从而能对栅间介质层105的厚度进行独立调节。

本发明实施例中，屏蔽栅导电材料层104和栅极导电材料层主要是通过第一栅间介质层1051隔离，第一栅间介质层1051的形成过程中，底部介质层103a能对屏蔽栅导电材料层104顶部的栅极沟槽102侧面和栅极沟槽102外的半导体衬底101进行保护，沟道区主要位于屏蔽栅导电材料层104顶部的栅极沟槽102侧面的半导体衬底101上，故第一栅间介质层1051的形成工艺不会影响到沟道区的性能，所以能形成良好质量的第一栅间介质层1051，例如能采用高温氧化工艺形成由氧化层组成的第一栅间介质层1051，而底部介质层103a通常也是采用高温氧化工艺形成，所以第二栅间介质层1052的质量也良好，所以本发明实施例还能得到质量良好的栅间介质层105。

另外，由于本发明实施例中屏蔽栅导电材料层104和栅极导电材料层主要是通过第一栅间介质层1051隔离，故对第二栅间介质层1052的厚度的精度要求不是很高，第一次刻蚀的波动并不会对屏蔽栅导电材料层104和栅极导电材料层之间的隔离造成很大的影响，所以本发明实施例还具有工艺流程简单以及工艺难度低的优点，这也有利于实现稳定生产。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种SGT半导体器件的栅间介质层的制造方法，其特征在于，包括如下步骤：

步骤一、在半导体衬底上形成栅极沟槽，在所述栅极沟槽中形成底部介质层，所述底部介质层覆盖在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的表面；

步骤二、形成屏蔽栅导电材料层并对所述屏蔽栅导电材料层进行回刻，回刻后的所述屏蔽栅导电材料层填充在所述栅极沟槽的底部区域；

步骤三、以所述底部介质层为掩膜在暴露的所述屏蔽栅导电材料层顶部表面形成所需厚度的第一栅间介质层；在形成所述第一栅间介质层的过程中，所述底部介质层用于对所述屏蔽栅导电材料层顶部的所述栅极沟槽侧面和所述栅极沟槽外的所述半导体衬底进行保护；

步骤四、形成第一掩膜层将所述第一栅间介质层顶部区域进行保护；

步骤五、进行以所述第一掩膜层为掩膜的第一次刻蚀；

所述第一次刻蚀将所述栅极沟槽外的所述底部介质层去除以及将所述栅极沟槽的侧面的所述底部介质层刻蚀到所需要的位置，所述第一次刻蚀后，所述栅极沟槽侧面的所述底部介质层的顶部表面位于所述屏蔽栅导电材料层的顶部表面之上；位于所述屏蔽栅导电材料层的顶部表面之上的所述底部介质层作为第二栅间介质层，由所述第一栅间介质层和所述第二栅间介质层一起组成栅间介质层；

步骤六、去除所述第一掩膜层；

步骤七、在所述栅间介质层的顶部的所述栅极沟槽的侧面形成栅介质层，在所述栅极沟槽中填充栅极导电材料层。

2.如权利要求1所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤一中，所述半导体衬底包括硅衬底。

3.如权利要求2所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：所述底部介质层的材料包括氧化层；

步骤七中，所述栅介质层的材料包括氧化层。

4.如权利要求3所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：所述屏蔽栅导电材料层的材料包括多晶硅；

所述栅极导电材料层的材料包括多晶硅。

5.如权利要求4所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤三中，所述第一栅间介质层为氧化层且采用热氧化工艺自对准形成在所述屏蔽栅导电材料层的顶部。

6.如权利要求1所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤四中，形成所述第一掩膜层后，所述第一掩膜层将所述栅极沟槽剩余的缝隙完全填充并延伸到所述栅极沟槽剩余的缝隙外的所述底部介质层的表面上；

之后，还包括对所述第一掩膜层进行图形化的步骤，利用图形化后的所述第一掩膜层所述第一栅间介质层顶部区域进行保护。

7.如权利要求6所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤四中，在所述器件单元区中，图形化后的所述第一掩膜层中形成有第一开口，所述第一开口位于所述栅极沟槽的两侧，所述第一开口将底部的所述底部介质层的表面暴露出来；

步骤五中，所述第一次刻蚀采用湿法刻蚀，所述湿法刻蚀中，湿法药液从所述第一开口底部表面开始对所述底部介质层进行刻蚀，之后沿着所述第一掩膜层和所述栅极沟槽外侧表面以及所述第一掩膜层和所述栅极沟槽的侧面之间所限定的区域逐渐对所述底部介质层进行刻蚀直至达到所需要的位置，所述第二栅间介质层的厚度由所述湿法刻蚀的确定。

8.如权利要求7所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤四中，所述第一掩膜层采用光刻胶，采用涂布工艺形成所述第一掩膜层。

9.如权利要求8所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤四中，采用光刻工艺实现对所述第一掩膜层的图形化。

10.如权利要求9所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤四中，所述光刻工艺所采用的第一光罩是通过在有源区的第二光罩的基础上在所述器件单元区中设置所述第一开口的图形形成的。

11.如权利要求10所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤一中，所述栅极沟槽的俯视面结构呈条形结构；

在所述半导体衬底上形成有多条所述栅极沟槽，在俯视面上，各所述栅极沟槽呈平行排列；

在俯视面上，各所述所述第一开口和所述栅极沟槽平行。

12.如权利要求11所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：在所述栅极沟槽的同一侧排列有多条对齐的所述第一开口；各所述第一开口的长度短于所述栅极沟槽的长度，各所述第一开口的长度边对齐，各所述第一开口的宽度边之间间隔有所述第一掩膜层的材料，以提升所述第一掩膜层的支撑力。

13.如权利要求1所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤一中，在所述半导体衬底表面还形成有第一导电类型掺杂的第一外延层，所述栅极沟槽形成于所述第一外延层中；

还包括如下步骤：

步骤八、在所述半导体衬底表面形成第二导电类型掺杂的体区；

所述栅极导电材料层穿过所述体区，被所述栅极导电材料层侧面覆盖的所述体区的表面作为沟道区；

所述体区底部的所述第一外延层作为漂移区；

步骤九、在所述体区表面形成第一导电类型重掺杂的源区。

14.如权利要求13所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤五中，第一次刻蚀保证所形成的所述第二栅间介质层的顶部表面位于所述体区底部。

15.如权利要求14所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：所述第二栅间介质层的顶部表面等于、高于或低于所述第一栅间介质层的顶部表面。

16.如权利要求1所述的SGT半导体器件的栅间介质层的制造方法，其特征在于：步骤二完成后，还包括对所述屏蔽栅导电材料层顶部的所述底部介质层进行减薄，之后再进行步骤三形成所述第一栅间介质层。

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