CN116959992A - 双栅sgt半导体器件的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 89
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000004020 conductor Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 218
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 20
- 210000000746 body region Anatomy 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 7
- 230000009977 dual effect Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种双栅SGT半导体器件的制造方法,包括：步骤一、形成屏蔽栅，包括：步骤11、形成具有第一深度的第一沟槽。步骤12、形成屏蔽介质层。步骤13、填充屏蔽栅导电材料层。由填充于第一沟槽中的屏蔽介质层和屏蔽栅导电材料层组成屏蔽栅。步骤二、形成沟槽栅，包括：步骤21、形成硬质掩膜层以保护屏蔽栅。步骤22、形成具有第二深度的第二沟槽，第二沟槽位于各第一沟槽之间的半导体衬底中；第二深度小于第一深度。步骤23、形成栅介质层。步骤24、填充栅极导电材料层；由填充于第二沟槽中的栅介质层和栅极导电材料层组成沟槽栅。本发明能在对光罩层数进行很好控制，能提高工艺质量、降低工艺难度并增加工艺可控性。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种双栅(dual gate)屏蔽栅沟槽(SGT)半导体器件的栅间介质层的制造方法。
背景技术
SGT MOSFET是一种新型的功率半导体器件，不仅导通损耗比传统深沟槽MOSFET更低，而且开关损耗也更低，在高性能领域具有明显的成本优势，是中低压(小于100V～250V)MOSFET目前最前沿的先进核心技术。
SGT MOSFET拥有两个多晶硅(Poly)组成的栅，位于下方的栅为屏蔽栅也即源极多晶硅，用于在反向耐压时帮助耐压区电荷耗尽。位于上方的栅为控制栅也即常规的多晶硅栅，用于控制器件的开关。
SGT半导体器件如SGT MOSFET中最重要的一步工艺就是栅极沟槽中的两个多晶硅(Poly)组成的栅即多晶硅屏蔽栅和多晶硅栅之间的隔离工艺，一般用氧化层介质进行隔离，称之为多晶硅间氧化层(Inter Poly Oxide，IPO)。多晶硅屏蔽栅会连接到由正面金属层组成的源极，故多晶硅屏蔽栅也称为源极多晶硅；多晶硅栅会连接到由正面金属层组成的栅极；IPO的厚度和稳定性不仅影响栅极和源极的隔离效果，而且影响输入电容大小，对于SGT工艺非常关键。
目前，业内主要有两种IPO制作方案，分别为采用热氧化工艺形成IPO以及高密度等离子体(HDP)化学气相沉积(CVD)工艺沉积IPO。
其中，热氧化工艺形成IPO中，在底部的源极多晶硅形成之后，会进行重离子注入使得源极多晶硅表面进一步形成缺陷；而栅极沟槽侧面也即平台(Mesa)侧壁沟道区域的半导体材料如硅保持为较好的单晶结构，之后进行热氧化工艺在源极多晶硅的顶部形成IPO，同时在栅极沟槽的侧面形成栅氧化层(GOX)，利用源极多晶硅表面的缺陷较多的特点，使得IPO的厚度大于栅氧化层的厚度。这种工艺步骤简单，但是工艺难度较大，而且IPO与GOX厚度比值固定，厚度可调节范围较小，不适用于薄栅氧产品，而且在源极多晶硅的顶角(polycorner)位置容易存在IPO明显偏薄的薄弱点。
HDP CVD工艺沉积IPO中，需要采用HDP CVD工艺形成氧化层将栅极沟槽完全填充，之后对氧化层进行回刻形成所需厚度的IPO。这种工艺中IPO的厚度可调范围大，不受栅氧化层的厚度影响，但是工艺步骤繁琐，成本高。而且受限于HDP填充能力，深宽比大于3时难以实现。其IPO厚度取决于氧化层回刻，波动性较大。
发明内容
本发明所要解决的技术问题是提供一种双栅SGT半导体器件的制造方法，能在对光罩层数进行很好控制从而不增加工艺成本的条件下制作双栅SGT，从而能降低工艺难度并增加工艺可控性。
为解决上述技术问题，本发明提供的双栅SGT半导体器件的制造方法包括如下步骤：
步骤一、形成屏蔽栅，包括：
步骤11、在半导体衬底的选定区域中形成一个以上的第一沟槽。
步骤12、在所述第一沟槽的内侧表面形成屏蔽介质层。
步骤13、在所述第一沟槽中填充屏蔽栅导电材料层。
所述第一沟槽具有第一深度，由填充于所述第一沟槽中的所述屏蔽介质层和所述屏蔽栅导电材料层组成屏蔽栅；在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
步骤二、形成沟槽栅，包括：
步骤21、在所述半导体衬底表面形成硬质掩膜层以保护所述屏蔽栅。
步骤22、在所述半导体衬底的选定区域中形成一个以上的第二沟槽，所述第二沟槽位于各所述第一沟槽之间的所述半导体衬底中；所述第二沟槽具有第二深度，所述第二深度小于所述第一深度。
步骤23、在所述第二沟槽的内侧表面形成栅介质层。
步骤24、在所述第二沟槽中填充栅极导电材料层；由填充于所述第二沟槽中的所述栅介质层和所述栅极导电材料层组成沟槽栅。
进一步的改进是，还包括步骤：
步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第二沟槽穿过所述体区；
步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。
进一步的改进是，还包括步骤：
步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第二沟槽的侧面自对准；
步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。
进一步的改进是，步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。
进一步的改进是，步骤11中所述第一沟槽的形成区域采用光刻定义，采用刻蚀工艺形成各所述第一沟槽。
步骤12中，所述屏蔽介质层还延伸到所述第一沟槽外的表面上。
步骤13中，所述屏蔽栅导电材料层还延伸到所述第一沟槽外的所述屏蔽介质层的表面上。
步骤13之后还包括：
步骤14、去除所述第一沟槽外部表面上的所述屏蔽栅导电材料层并使所述第一沟槽区域内的所述屏蔽栅导电材料层的顶部表面和所述半导体衬底的顶部表面相平。
步骤15、去除所述第一沟槽外部表面上的所述屏蔽介质层并使所述第一沟槽区域内的所述屏蔽介质层的顶部表面和所述半导体衬底的顶部表面相平。
进一步的改进是，步骤22中，所述第二沟槽的形成区域采用光刻工艺定义，通过依次刻蚀所述硬质掩膜层和所述半导体衬底形成所述第二沟槽。
进一步的改进是，所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。
进一步的改进是，步骤22完成后以及步骤23之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤；
步骤24完成后，去除剩余的所述硬质掩膜层。
进一步的改进是，步骤13中，所述屏蔽栅导电材料层的材料采用多晶硅。
进一步的改进是，步骤23中，所述栅介质层的材料采用氧化层且采用热氧化工艺形成。
进一步的改进是，步骤24中，所述栅极导电材料层的材料采用多晶硅。
进一步的改进是，还包括：
形成层间膜。
在选定区域形成接触孔，所述接触孔穿过所述层间膜，在所述源区、所述栅极导电材料层和所述屏蔽栅导电材料层的顶部都形成于对应的所述接触孔。
形成正面金属层，对所述正面金属层进行图形化刻蚀形成源极和栅极，所述源区和所述屏蔽栅导电材料层都通过顶部对应的所述接触孔连接到所述源极，所述栅极导电材料层通过顶部对应的所述接触孔连接到所述栅极。
形成接触衬垫。
完成背面工艺。
进一步的改进是，所述背面工艺包括：
对所述半导体衬底进行背面减薄。
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽、所述第二沟槽、所述体区、所述源区、所述接触孔、所述正面金属层图形和所述接触衬垫的形成区域。
进一步的改进是，双栅SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，双栅SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
和现有采用形成于同一栅极沟槽的叠加结构的SGT栅极结构相比，本发明将SGT中的屏蔽栅导电材料层和栅极导电材料层分开形成在第一沟槽和第二沟槽中，且是将具有深度较深的第一沟槽的屏蔽栅的形成工艺放在具有深度较浅的第二沟槽的沟槽栅的形成工艺之前，在形成屏蔽栅之后仅需增加硬质掩膜层对屏蔽栅进行保护即可保证良好的屏蔽栅质量，所以，本发明采用较为简单的工艺就能实现质量良好的屏蔽栅和沟槽栅，能降低工艺难度并增加工艺可控性。
本发明的第一沟槽和第二沟槽虽然需要通过两层光罩进行定义，但是本发明能对器件的整体光罩层数进行控制如采用7层光罩即可实现，和现有采用同一栅极沟槽时SGT的多晶硅间氧化层采用HDP氧化层加回刻形成的工艺相比，本发明的光罩层数不会增加，这有利于进一步控制工艺成本。
由于，本发明的SGT栅极结构是采用形成于第一沟槽中的屏蔽介质层和屏蔽栅导电材料层和形成于第二沟槽中的栅介质层和栅极导电材料层组成，故不需要在栅极导电材料层和屏蔽栅导电材料层之间设置隔离氧化层，故消除由此带来的工艺复杂度增加的缺陷，从而能降低工艺难度并增加工艺可控性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例双栅SGT半导体器件的制造方法的流程图；
图2是本发明实施例双栅SGT半导体器件的制造方法对应的按照光罩顺序表示的流程图；
图3A-图3E是本发明实施例双栅SGT半导体器件的制造方法各步骤中的器件剖面结构示意图。
具体实施方式
图2是本发明实施例双栅SGT半导体器件的制造方法对应的按照光罩顺序表示的流程图；
如图1所示，是本发明实施例双栅SGT半导体器件的制造方法的流程图；如图3A至图3E所示，是本发明实施例双栅SGT半导体器件的制造方法各步骤中的器件剖面结构示意图；本发明实施例双栅SGT半导体器件的制造方法包括如下步骤：
步骤一、形成屏蔽栅，包括：
步骤11、如图3A所示，在半导体衬底101的选定区域中形成一个以上的第一沟槽103。
本发明实施例中，在所述半导体衬底101表面上还形成有第一导电类型掺杂的第一外延层102，所述第一沟槽103和后续形成的第二沟槽107都位于所述第一外延层102中。
所述半导体衬底101包括硅衬底。所述第一外延层102包括硅外延层。
步骤11中所述第一沟槽103的形成区域采用光刻定义，采用刻蚀工艺形成各所述第一沟槽103。
步骤12、如图3A所示，在所述第一沟槽103的内侧表面形成屏蔽介质层104。
本发明实施例中，所述屏蔽介质层104还延伸到所述第一沟槽103外的表面上。
在一些实施例中，所述屏蔽介质层104的材料采用氧化层。
在一些较佳实施例中，步骤12包括如下分步骤：
进行热氧化形成第一屏蔽氧化层。
采用CVD沉积工艺形成第二屏蔽氧化层，由所述第一屏蔽氧化层和所述第二屏蔽氧化层叠加形成所述屏蔽介质层104，也即采用薄热氧加CVD oxide形成所述屏蔽介质层。热氧化工艺的好处是能提高接触面的膜层质量；CVD沉积工艺的好处是能增加整个膜层的厚度。
在另一些实施例中也能为：单独采用热氧化工艺形成所述屏蔽介质层104；或者采用CVD沉积工艺形成所述屏蔽介质层104。
步骤13、如图3B所示，在所述第一沟槽103中填充屏蔽栅导电材料层105。
所述第一沟槽103具有第一深度，由填充于所述第一沟槽103中的所述屏蔽介质层104和所述屏蔽栅导电材料层105组成屏蔽栅；在反向耐压时，所述屏蔽栅导电材料层105用于对所述屏蔽栅导电材料层105之间的形成于所述半导体衬底101中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压。
本发明实施例中，所述屏蔽栅导电材料层105的材料采用多晶硅。所述屏蔽栅导电材料层105还延伸到所述第一沟槽103外的所述屏蔽介质层104的表面上。之后还包括：
步骤14、去除所述第一沟槽103外部表面上的所述屏蔽栅导电材料层105并使所述第一沟槽103区域内的所述屏蔽栅导电材料层105的顶部表面和所述半导体衬底101的顶部表面相平。
步骤15、去除所述第一沟槽103外部表面上的所述屏蔽介质层104并使所述第一沟槽103区域内的所述屏蔽介质层104的顶部表面和所述半导体衬底101的顶部表面相平。
步骤二、形成沟槽栅，包括：
步骤21、如图3C所示，在所述半导体衬底101表面形成硬质掩膜层以保护所述屏蔽栅。
本发明实施例中由第二氮化层201和第三氧化层(未显示)叠加。在其他实施例中也能为：所述硬质掩膜层由第一氧化层、第二氮化层201和第三氧化层叠加而成。
步骤22、如图3C所示，在所述半导体衬底101的选定区域中形成一个以上的第二沟槽107，所述第二沟槽107位于各所述第一沟槽103之间的所述半导体衬底101中；所述第二沟槽107具有第二深度，所述第二深度小于所述第一深度。
本发明实施例中，所述第二沟槽107的形成区域采用光刻工艺定义，通过依次刻蚀所述硬质掩膜层和所述半导体衬底101形成所述第二沟槽107。
之后，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤，图3C中，仅显示了所述第二氮化层201。
步骤23、如图3C所示，在所述第二沟槽107的内侧表面形成栅介质层108。
本发明实施例中，所述栅介质层108的材料采用氧化层且采用热氧化工艺形成。
步骤24、如图3D所示，在所述第二沟槽107中填充栅极导电材料层109；由填充于所述第二沟槽107中的所述栅介质层108和所述栅极导电材料层109组成沟槽栅。
所述栅极导电材料层109的材料采用多晶硅。所述栅极导电材料层109的多晶硅沉积后，通常还会延伸到所述第二沟槽107外的表面上，在多晶硅沉积后，还需要进行多晶硅回刻，使所述栅极导电材料层109仅填充于所述第二沟槽107中，所述第二沟槽107外的所述栅极导电材料层109的多晶硅则被去除。
步骤24完成后，去除剩余的所述硬质掩膜层即所述第二氮化层201。
本发明实施例中，还包括步骤：
步骤三、如图3C所示，在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区106，所述第二沟槽107穿过所述体区106。
所述漂移区由位于所述体区106底部的所述第一外延层102组成。
图3C所示的本发明实施例中，步骤三放置步骤一和步骤二之间。在其他实施例中也能为：步骤三放置在步骤一之前；或者，步骤三放置在步骤二之后。
步骤四、如图3D所示，在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区110，所述源区110的第二侧面和所述第二沟槽107的侧面自对准。由图3D所示可知，所述源区110的第一侧面和所述第一沟槽103之间具有间距。
在图3D所示的实施例中，步骤四放置步骤二之后以及步骤三之后。在其他实施例中也能为：步骤四放置在所述步骤一之前或者步骤一和步骤二之间同时步骤四放置在步骤三之前或之后。
如图3E所示，还包括：
形成层间膜112。
在选定区域形成接触孔113，所述接触孔113穿过所述层间膜112，在所述源区110、所述栅极导电材料层109和所述屏蔽栅导电材料层105的顶部都形成于对应的所述接触孔113。
本发明实施例中，如图3D所示，在形成所述层间膜112之前，还包括预先在所述源区110两侧的所述体区106的表面形成第二导电类型重掺杂的体接触区111。在其他实施例中，也能为：在所述源区110顶部的所述接触孔113的开口打开后进行第二导电类型重掺杂离子注入形成所述体接触区111。
所述源区110顶部的所述接触孔113也会同时和所述体接触区111接触，用于同时引出所述源区110和所述体区106。
形成正面金属层114，对所述正面金属层114进行图形化刻蚀形成源极和栅极，所述源区110和所述屏蔽栅导电材料层105都通过顶部对应的所述接触孔113连接到所述源极，所述栅极导电材料层109通过顶部对应的所述接触孔113连接到所述栅极。
形成接触衬垫。
完成背面工艺。
所述背面工艺包括：
对所述半导体衬底101进行背面减薄。
所述半导体衬底101为第一导电类型重掺杂，直接以减薄后的所述半导体衬底101作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底101进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
本发明实施例中，双栅SGT半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：双栅SGT半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
如图2所示，是本发明实施例双栅SGT半导体器件的制造方法对应的按照光罩顺序表示的流程图；双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽103、所述第二沟槽107、所述体区106、所述源区110、所述接触孔113、所述正面金属层114图形和所述接触衬垫的形成区域。
第一层光刻工艺，第一沟槽刻蚀，屏蔽介质层和屏蔽栅导电材料层沉积和回刻。
第一层光刻工艺对应于步骤一。
第二层光刻工艺，栅极沟槽即第二沟槽的刻蚀，形成牺牲氧化层，栅氧化层和多晶硅栅。所述栅氧化层表示所述栅介质层108是采用氧化层形成，所述多晶硅栅表示所述栅极导电材料层109是采用多晶硅组成。第一层光刻工艺对应于步骤二。
第三层光刻工艺，体区注入和推进(drive)。第三层光罩工艺对应于步骤三。
第四层光刻工艺，源区的注入和推进。第四层光罩工艺对应于步骤四。
第五层光刻工艺，接触孔(CT)刻蚀，体区引出区注入和推进，填充钨插销。第五层光罩工艺对应于接触孔113的形成工艺。在接触孔113的开口打开后，通常还包括进行体区引出注入，对于N型器件，体区引出区为P+注入，之后再对P+注入离子进行推阱；之后再在接触孔113的开口中填充金属层形成所述接触孔113，填充的金属层通常为钨，故称为钨插销。
第六层光刻工艺，正面金属层的沉积和刻蚀。第六层光刻工艺，对应于所述正面金属层113形成和图形化刻蚀工艺。
第七层光刻工艺，接触衬垫(Contact PAD,CP)的沉积和刻蚀；背面工艺。
可以看出，本发明实施例中仅需七层光罩就能形成双栅SGT的栅极结构，所以能对整个工艺流程中的光罩层次进行控制，从而实现对成本的控制；同时，由于本发明实施例实现了双栅SGT的栅极结构，和现有单沟槽的SGT栅极结构相比，本发明实施例又能大大降低工艺难度，如不需要制作工艺复杂的IPO层。
和现有采用形成于同一栅极沟槽的叠加结构的SGT栅极结构相比，本发明实施例将SGT中的屏蔽栅导电材料层105和栅极导电材料层109分开形成在第一沟槽103和第二沟槽107中，且是将具有深度较深的第一沟槽103的屏蔽栅的形成工艺放在具有深度较浅的第二沟槽107的沟槽栅的形成工艺之前，在形成屏蔽栅之后仅需增加硬质掩膜层对屏蔽栅进行保护即可保证良好的屏蔽栅质量，所以，本发明实施例采用较为简单的工艺就能实现质量良好的屏蔽栅和沟槽栅，能降低工艺难度并增加工艺可控性。
本发明实施例的第一沟槽103和第二沟槽107虽然需要通过两层光罩进行定义，但是本发明能对器件的整体光罩层数进行控制如采用7层光罩即可实现，和现有采用同一栅极沟槽时SGT的多晶硅间氧化层采用HDP氧化层加回刻形成的工艺相比，本发明实施例的光罩层数不会增加，这有利于进一步控制工艺成本。
由于，本发明实施例的SGT栅极结构是采用形成于第一沟槽103中的屏蔽介质层104和屏蔽栅导电材料层105和形成于第二沟槽107中的栅介质层108和栅极导电材料层109组成，故不需要在栅极导电材料层109和屏蔽栅导电材料层105之间设置隔离氧化层，故消除由此带来的工艺复杂度增加的缺陷，从而能降低工艺难度并增加工艺可控性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种双栅SGT半导体器件的制造方法，其特征在于，包括如下步骤：
步骤一、形成屏蔽栅，包括：
步骤11、在半导体衬底的选定区域中形成一个以上具有第一深度的第一沟槽；
步骤12、在所述第一沟槽的内侧表面形成屏蔽介质层；
步骤13、在所述第一沟槽中填充屏蔽栅导电材料层；
由填充于所述第一沟槽中的所述屏蔽介质层和所述屏蔽栅导电材料层组成屏蔽栅；在反向耐压时，所述屏蔽栅导电材料层用于对所述屏蔽栅导电材料层之间的形成于所述半导体衬底中的第一导电类型掺杂的漂移区进行耗尽，以提升器件耐压；
步骤二、形成沟槽栅，包括：
步骤21、在所述半导体衬底表面形成硬质掩膜层以保护所述屏蔽栅；
步骤22、在所述半导体衬底的选定区域中形成一个以上具有第二深度的第二沟槽，所述第二沟槽位于各所述第一沟槽之间的所述半导体衬底中；所述第二深度小于所述第一深度；
步骤23、在所述第二沟槽的内侧表面形成栅介质层；
步骤24、在所述第二沟槽中填充栅极导电材料层；由填充于所述第二沟槽中的所述栅介质层和所述栅极导电材料层组成沟槽栅。
2.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：
步骤三、在选定区域中进行第二导电类型离子注入并推进形成第二导电类型掺杂的体区，所述第二沟槽穿过所述体区；
步骤三放置在步骤一之前、步骤一和步骤二之间或者步骤二之后。
3.如权利要求2所述的双栅SGT半导体器件的制造方法，其特征在于，还包括步骤：
步骤四、在选定区域中进行第一导电类型重掺杂离子注入并推进形成源区，所述源区的第二侧面和所述第二沟槽的侧面自对准；
步骤四放置在所述步骤一之前、步骤一和步骤二之间或者步骤二之后，步骤四放置在步骤三之前或之后。
4.如权利要求3所述的双栅SGT半导体器件的制造方法，其特征在于：步骤一中，在所述半导体衬底表面上还形成有第一导电类型掺杂的第一外延层，所述第一沟槽和所述第二沟槽都位于所述第一外延层中，所述漂移区由位于所述体区底部的所述第一外延层组成。
5.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：
步骤11中所述第一沟槽的形成区域采用光刻定义，采用刻蚀工艺形成各所述第一沟槽；
步骤12中，所述屏蔽介质层还延伸到所述第一沟槽外的表面上；
步骤13中，所述屏蔽栅导电材料层还延伸到所述第一沟槽外的所述屏蔽介质层的表面上；
步骤13之后还包括：
步骤14、去除所述第一沟槽外部表面上的所述屏蔽栅导电材料层并使所述第一沟槽区域内的所述屏蔽栅导电材料层的顶部表面和所述半导体衬底的顶部表面相平；
步骤15、去除所述第一沟槽外部表面上的所述屏蔽介质层并使所述第一沟槽区域内的所述屏蔽介质层的顶部表面和所述半导体衬底的顶部表面相平。
6.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤22中，所述第二沟槽的形成区域采用光刻工艺定义，通过依次刻蚀所述硬质掩膜层和所述半导体衬底形成所述第二沟槽。
7.如权利要求6所述的双栅SGT半导体器件的制造方法，其特征在于：所述硬质掩膜层由第一氧化层、第二氮化层和第三氧化层叠加而成或者由第二氮化层和第三氧化层叠加。
8.如权利要求7所述的双栅SGT半导体器件的制造方法，其特征在于：步骤22完成后以及步骤23之前，还包括去除所述硬质掩膜层中的所述第三氧化层的步骤；
步骤24完成后，去除剩余的所述硬质掩膜层。
9.如权利要求5所述的双栅SGT半导体器件的制造方法，其特征在于：步骤13中，所述屏蔽栅导电材料层的材料采用多晶硅。
10.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤23中，所述栅介质层的材料采用氧化层且采用热氧化工艺形成。
11.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：步骤24中，所述栅极导电材料层的材料采用多晶硅。
12.如权利要求3所述的双栅SGT半导体器件的制造方法，其特征在于，还包括：
形成层间膜；
在选定区域形成接触孔，所述接触孔穿过所述层间膜，在所述源区、所述栅极导电材料层和所述屏蔽栅导电材料层的顶部都形成于对应的所述接触孔；
形成正面金属层，对所述正面金属层进行图形化刻蚀形成源极和栅极，所述源区和所述屏蔽栅导电材料层都通过顶部对应的所述接触孔连接到所述源极，所述栅极导电材料层通过顶部对应的所述接触孔连接到所述栅极；
形成接触衬垫；
完成背面工艺。
13.如权利要求12所述的双栅SGT半导体器件的制造方法，其特征在于，所述背面工艺包括：
对所述半导体衬底进行背面减薄；
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区；
在所述漏区背面形成背面金属层。
14.如权利要求1所述的双栅SGT半导体器件的制造方法，其特征在于：所述半导体衬底包括硅衬底。
15.如权利要求12所述的双栅SGT半导体器件的制造方法，其特征在于：双栅SGT半导体器件的工艺流程中采用7层光罩，分别用于定义所述第一沟槽、所述第二沟槽、所述体区、所述源区、所述接触孔、所述正面金属层图形和所述接触衬垫的形成区域。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310830954.4A CN116959992A (zh) | 2023-07-07 | 2023-07-07 | 双栅sgt半导体器件的制造方法 |
Publications (1)
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| CN (1) | CN116959992A (zh) |
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