CN114068531B - 一种基于sgt-mosfet的电压采样结构 - Google Patents

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Abstract

本发明提供一种基于SGT‑MOSFET的电压采样结构，包括：SGT‑MOSFET主元胞区、第一采样元胞区和第二采样元胞区，SGT‑MOSFET主元胞区的源极与第一采样元胞区的源极和第二采样元胞区的源极电连接，SGT‑MOSFET主元胞区与第一采样元胞区和第二采样元胞区的屏蔽栅不存在电气连接，第一采样元胞区的屏蔽栅与第二采样元胞区的屏蔽栅电气连接，终端区包围SGT‑MOSFET主元胞区、第一采样元胞区和第二采样元胞区。本发明提出的基于SGT‑MOSFET的电压采样结构可以得到与器件漏极电压变化趋势相同的电压，及时实现采样，及时反馈。

Description

一种基于SGT-MOSFET的电压采样结构
技术领域
本发明属于功率半导体器件领域，具体是一种基于SGT-MOSFET的电压采样结构。
背景技术
功率半导体器件是半导体领域的重要研究内容之一，主要应用于现代电子系统的功率处理单元，是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。功率驱动相关的高压、功率集成电路和系统中，都需要对高压、功率集成电路输入/输出性能和负载情况等进行检测，做到对电路和系统的实时保护，满足集成电路和系统的智能化，有效地保证系统正常和可靠地工作。
功率半导体器件在实际应用中面临诸多失效情况，如开关频率很高的场合，由于电路中会存在杂散电感，会产生浪涌电压影响器件正常工作的情况等。模块中器件的损坏将直接影响电路系统的可靠性与稳定性，因此对器件的电压进行采样，及时监控模块中的浪涌电压对于避免模块中器件的损坏，提高电路系统的可靠性与稳定性非常重要。传统采样技术主要是通过外围元器件实现的，这些元器件可能存在与主要器件的兼容性较差，制作成本增加、应用电路体积大、电压采样跟随性差等问题。
基于此，本发明提供了一种基于屏蔽栅MOSFET(Shielded Gate Trench MOSFET,SGT-MOSFET)器件的电压采样结构，以解决电压采样困难的问题。
发明内容
本发明的目的是提出一种基于SGT-MOSFET的电压采样结构，可以得到与器件漏极电压变化趋势相同的电压，及时实现采样，及时反馈，并且不额外增加器件的面积。
为实现上述发明目的，本发明技术方案如下。
一种基于SGT-MOSFET的电压采样结构，包括：SGT-MOSFET主元胞区，具有沟槽，所述沟槽中设置有屏蔽栅；第一采样元胞区，设置于所述SGT-MOSFET主元胞区的一侧，所述第一采样元胞区具有沟槽，所述沟槽中设置有屏蔽栅；第二采样元胞区，设置于所述SGT-MOSFET主元胞区的一侧，所述第二采样元胞区具有沟槽，所述沟槽中设置有屏蔽栅；所述SGT-MOSFET主元胞区的源极与第一采样元胞区的源极和第二采样元胞区的源极电连接，所述SGT-MOSFET主元胞区与所述第一采样元胞区的屏蔽栅和所述第二采样元胞区的屏蔽栅不存在电气连接，所述第一采样元胞区的屏蔽栅与所述第二采样元胞区的屏蔽栅电气连接；终端区，包围所述SGT-MOSFET主元胞区、第一采样元胞区和第二采样元胞区。
优选地，所述第一采样元胞区和所述第二采样元胞区分别有两个，所述两个第一采样元胞区分别对称分布在SGT-MOSFET主元胞区的上下两端，所述两个第二采样元胞区分别对称分布在MOSFET主元胞区的左右两端，所述第一采样元胞区和所述第二采样元胞区包含个数相等的元胞。
优选地，所述第一采样元胞区的屏蔽栅与所述第二采样元胞区的屏蔽栅通过环形多晶硅电气连接。
优选地，所述SGT-MOSFET主元胞区的器件结构包括：N型半导体衬底、位于所述N型半导体衬底下方的漏极、位于所述N型半导体衬底上方的N型漂移区；在所述N型漂移区上方设置的沟槽；所述沟槽两侧设有P型半导体体区，所述P型半导体体区上方设有N型半导体源区和P型半导体欧姆接触区；所述N型半导体源区与所述沟槽接触；所述P型半导体欧姆接触区与所述N型半导体源区远离所述沟槽的侧面接触；所述P型半导体欧姆接触区的上表面和所述N型半导体源区的上表面平齐；氧化层覆盖在所述N型半导体源区上；第一栅极、第二栅极、N型屏蔽栅 和所述氧化层设置在沟槽内，所述源极覆盖所述P型半导体欧姆接触区、所述氧化层和所述N型屏蔽栅；所述第一栅极和第二栅极对称位于所述N型屏蔽栅的左右两侧且通过所述氧化层相互隔离；所述第一栅极、第二栅极和N型屏蔽栅的上表面齐平；所述第一栅极和第二栅极的下表面齐平且高于所述N型屏蔽栅的下表面；所述第一栅极和第二栅极的上表面高于所述N型半导体源区的下表面；所述第一栅极和第二栅极的下表面低于所述P型半导体体区的下表面。
优选地，所述第一采样元胞区的器件结构包括：N型半导体衬底、位于所述N型半导体衬底下方的漏极、位于所述N型半导体衬底上方的N型漂移区；在所述N型漂移区上方设置的沟槽；所述沟槽两侧设有P型半导体体区，所述P型半导体体区上方设有N型半导体源区和P型半导体欧姆接触区；所述N型半导体源区与沟槽接触；所述P型半导体欧姆接触区与所述N型半导体源区远离所述沟槽的侧面接触；所述P型半导体欧姆接触区的上表面和所述N型半导体源区的上表面平齐；氧化层覆盖在所述N型半导体源区上；源极覆盖所述P型半导体欧姆接触区和所述氧化层；第一栅极、第二栅极、N型屏蔽栅和所述氧化层设置在所述沟槽内；电压采样引出端覆盖所述N型屏蔽栅和所述氧化层；所述第一栅极和第二栅极对称位于所述N型屏蔽栅的左右两侧且通过所述氧化层相互隔离；所述第一栅极、第二栅极和N型屏蔽栅的上表面齐平；所述第一栅极和第二栅极的下表面齐平且高于所述N型屏蔽栅的下表面；所述第一栅极和第二栅极的上表面高于所述N型半导体源区的下表面；所述第一栅极和第二栅极的下表面低于所述P型半导体体区的下表面。
优选地，所述第二采样元胞区的器件结构包括：N型半导体衬底、位于N型半导体衬底下方的漏极、位于所述N型半导体衬底上方的N型漂移区；在所述N型漂移区上方设置的沟槽；所述沟槽两侧有P型半导体体区，所述P型半导体体区上方设有N型半导体源区和P型半导体欧姆接触区；所述N型半导体源区与沟槽接触；所述P型半导体欧姆接触区与所述N型半导体源区远离所述沟槽的侧面接触；所述 P型半导体欧姆接触区的上表面和所述N型半导体源区的上表面平齐；氧化层覆盖在所述N型半导体源区上；第一栅极、第二栅极、P型屏蔽栅、N型屏蔽栅和所述氧化层设置在所述沟槽内；源极覆盖所述P型半导体欧姆接触区、氧化层和N型屏蔽栅；所述第一栅极和第二栅极对称位于所述P型屏蔽栅的左右两侧且通过所述氧化层相互隔离；所述第一栅极、第二栅极和P型屏蔽栅的上表面齐平；所述第一栅极、第二栅极、P型屏蔽栅的下表面齐平；所述第一栅极和第二栅极的上表面高于N型半导体源区的下表面；所述第一栅极和第二栅极的下表面低于所述P型半导体体区的下表面；所述N型屏蔽栅位于所述P型屏蔽栅下方；所述N型屏蔽栅的上表面与所述P型屏蔽栅的下表面紧贴。
优选地，通过所述第一采样元胞区的所述电压采样引出端得到与主元胞区的漏极电压变化趋势相同的采样电压，通过调整所述第二采样元胞区的P型屏蔽栅掺杂浓度，可以调整所述电压采样引出端得到的所述采样电压大小。
优选地，所述第一采样元胞区和所述第二采样元胞区的面积相等。
优选地，所述第一采样元胞区和所述第二采样元胞区中所有P型与N型导电类型区可以互换。
与现有技术相比，本发明的有益效果为：
本发明提出的一种基于SGT-MOSFET的电压采样结构，可以得到与器件漏极电压变化趋势相同的电压，及时实现采样，及时反馈。另外，本发明采用基于同一套工艺流程开发的集成电压采样结构，且采样结构与原器件的兼容性好，不需要额外的电压采样电路，能减小整体面积，降低系统成本。同时，所提采样结构引入了额外的结电容作为采样电容的补充，与寄生电容并联能够保证采样点电压更低，兼容更低压的模拟控制电路对采样信号进行处理，进一步优化了设计成本和器件兼容性。
附图说明
图1为本发明提出的一种基于SGT-MOSFET电压采样结构的示意性框图。
图2为本发明提出的另一种基于SGT-MOSFET电压采样结构的示意性框图。
图3为本发明提出的一种基于SGT-MOSFET的电压采样结构中主元胞区内的器件结构示意图。
图4为本发明提出的一种基于SGT-MOSFET的电压采样结构中第一采样元胞区A内的器件结构示意图。
图5为本发明提出的一种基于SGT-MOSFET的电压采样结构中第二采样元胞区B内的器件结构示意图。
图6为本发明提出的一种基于SGT-MOSFET的电压采样结构中采样原理示意图。
1-1、A-1、B-1为漏极，1-2、A-2、B-2为N型半导体衬底，1-3、A-3、B-3为N型漂移区，1-4、A-4、B-4为P型半导体体区，1-5、A-5、B-5为N型半导体源区，1-6、A-6、B-6为P型半导体欧姆接触区，1-7、A-7、B-7为氧化层，1-8-1、A-8-1、B-8-1为第一栅极，1-8-2、A-8-2、B-8-2为第二栅极，1-9、A-9、B-9为P型屏蔽栅，1-10、A-10、B-10为N型屏蔽栅，1-11、A-11、B-11为源极，A-12为电压采样引出端。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图1为本发明提出的一种基于SGT-MOSFET的电压采样结构示意图，包括：SGT-MOSFET主元胞区1，具有沟槽，所述沟槽中设置有屏蔽栅；第一采样元胞区A，设置于所述SGT-MOSFET主元胞区的一侧，所述第一采样元胞区A具有沟槽，所述沟槽中设置有屏蔽栅；第二采样元胞区B，设置于所述SGT-MOSFET主元胞区的一侧，所述第二采样元胞区B具有沟槽，所述沟槽中设置有屏蔽栅；所述SGT-MOSFET主元胞区的源极与第一采样元胞区A的源极和第二采样元胞区B的源极电连接，所述SGT-MOSFET主元胞区与所述第一采样元胞区A的屏蔽栅和所述第二采样元胞区B的屏蔽栅不存在电气连接，所述第一采样元胞区A的屏蔽栅与所述第二采样元胞区B的屏蔽栅电气连接。
通过设置第一采样元胞区A和第二采样元胞区B能够及时实现对主元胞区的采样，及时反馈。
在优选的实施方式中，如图2所示，所述第一采样元胞区A和所述第二采样元胞区B分别有两个，所述两个第一采样元胞区A分别对称分布在SGT-MOSFET主元胞区的上下两端，所述两个第二采样元胞区B分别对称分布在MOSFET主元胞区的左右两端，所述第一采样元胞区A和所述第二采样元胞区B包含个数相等的元胞。在优选的实施方式中，两个第一采样元胞区A和两个第二采样元胞区B的布置使得整体版图的对称性更好，避免造成电流不均等非理想效应。
图3为本发明提出的一种基于SGT-MOSFET的电压采样结构中主元胞区1内的器件结构示意图，包括：N型半导体衬底1-2、位于所述N型半导体衬底1-2下方的漏极1-1、位于所述N型半导体衬底1-2上方的N型漂移区1-3；在所述N型漂移区1-3上方设置的沟槽；所述沟槽两侧设有P型半导体体区1-4，所述P型半导体体区1-4上方设有N型半导体源区1-5和P型半导体欧姆接触区1-6；所述N型半导体源区 1-5与所述沟槽接触，可以是紧贴；所述P型半导体欧姆接触区1-6与所述N型半导体源区1-5远离所述沟槽的侧面接触；所述P型半导体欧姆接触区1-6的上表面和所述N型半导体源区1-5的上表面平齐；氧化层1-7覆盖在所述N型半导体源区1-5上；第一栅极1-8-1、第二栅极1-8-2、N型屏蔽栅1-10和所述氧化层1-7设置在沟槽内，所述源极1-11覆盖所述P型半导体欧姆接触区1-6、所述氧化层1-7和所述N型屏蔽栅1-10；所述第一栅极1-8-1和第二栅极1-8-2对称位于所述N型屏蔽栅1-10的左右两侧且通过所述氧化层1-7相互隔离；所述第一栅极1-8-1、第二栅极1-8-2和N型屏蔽栅1-10的上表面齐平；所述第一栅极1-8-1和第二栅极1-8-2的下表面齐平且高于所述N型屏蔽栅1-10的下表面；所述第一栅极1-8-1和第二栅极1-8-2的上表面高于所述N型半导体源区1-5的下表面；所述第一栅极1-8-1和第二栅极1-8-2的下表面低于所述P型半导体体区1-4的下表面。
图4为本发明提出的一种基于SGT-MOSFET的电压采样结构中第一采样元胞区A内的器件结构示意图，包括：N型半导体衬底A-2、位于所述N型半导体衬底A-2下方的漏极A-1、位于所述N型半导体衬底A-2上方的N型漂移区A-3；在所述N型漂移区A-3上方设置的沟槽；所述沟槽两侧设有P型半导体体区A-4，所述P型半导体体区A-4上方设有N型半导体源区A-5和P型半导体欧姆接触区A-6；所述N型半导体源区A-5与沟槽接触，可以是紧贴；所述P型半导体欧姆接触区A-6与所述N型半导体源区A-5远离所述沟槽的侧面接触；所述P型半导体欧姆接触区A-6的上表面和所述N型半导体源区A-5的上表面平齐；氧化层A-7覆盖在所述N型半导体源区A-5上；源极A-11覆盖所述P型半导体欧姆接触区A-6和所述氧化层A-7；第一栅极A-8-1、第二栅极A-8-2、N型屏蔽栅A-10和所述氧化层A-7设置在所述沟槽内；电压采样引出端A-12覆盖所述N型屏蔽栅A-10和所述氧化层A-7；所述第一栅极A-8-1和第二栅极A-8-2对称位于所述N型屏蔽栅A-10的左右两侧且通过所述氧化层A-7相互隔离；所述第一栅极A-8-1、第二栅极A-8-2和N型屏蔽栅A-10的上表面齐平；所述第一栅极A-8-1和第二栅极A-8-2的下表面齐平且高于所述N型屏蔽栅A-10的下表面；所述第一栅极A-8-1和第二栅极A-8-2的上表面高于所述N型半导体源区A-5的下表面；所述第一栅极A-8-1和第二栅极A-8-2的下表面低于所述P型半导体体区A-4的下表面。
图5为本发明提出的一种基于SGT-MOSFET的电压采样结构中第二采样元胞区B内的的器件结构示意图，包括：N型半导体衬底B-2、位于N型半导体衬底B-2下方的漏极B-1、位于所述N型半导体衬底B-2上方的N型漂移区B-3；在所述N型漂移区B-3上方设置的沟槽；所述沟槽两侧有P型半导体体区B-4，所述P型半导体体区B-4上方设有N型半导体源区B-5和P型半导体欧姆接触区B-6；所述N型半导体源区B-5与沟槽接触，可以是紧贴；所述P型半导体欧姆接触区B-6与所述N型半导体源区B-5远离所述沟槽的侧面接触；所述 P型半导体欧姆接触区B-6的上表面和所述N型半导体源区B-5的上表面平齐；氧化层B-7覆盖在所述N型半导体源区B-5上；第一栅极B-8-1、第二栅极B-8-2、P型屏蔽栅B-9、N型屏蔽栅B-10和所述氧化层B-7设置在所述沟槽内；源极B-11覆盖所述P型半导体欧姆接触区B-6、氧化层B-7和N型屏蔽栅B-10；所述第一栅极B-8-1和第二栅极B-8-2对称位于所述P型屏蔽栅B-9的左右两侧且通过所述氧化层B-7相互隔离；所述第一栅极B-8-1、第二栅极B-8-2和P型屏蔽栅B-9的上表面齐平；所述第一栅极B-8-1、第二栅极B-8-2、P型屏蔽栅B-9的下表面齐平；所述第一栅极B-8-1和第二栅极B-8-2的上表面高于N型半导体源区B-5的下表面；所述第一栅极B-8-1和第二栅极B-8-2的下表面低于所述P型半导体体区B-4的下表面；所述N型屏蔽栅B-10位于所述P型屏蔽栅B-9下方；所述N型屏蔽栅B-10的上表面与所述P型屏蔽栅B-9的下表面紧贴。
图6为本发明提出的一种基于SGT-MOSFET的电压采样结构中采样原理示意图。第一采样元胞区A内器件的N型屏蔽栅A-10与第二采样元胞区B内器件的N型屏蔽栅B-10在版图上相接，具体地通过环形多晶硅实现电气连接，主元胞区1的N型屏蔽栅1-10与第二采样元胞区B的N型屏蔽栅B-10在版图上不相连，不存在电气连接。主元胞区1的源极1-11与第二采样元胞区B的源极B-11通过导电金属电气连接。第一采样元胞区A的源极A-11与第二采样元胞区B的源极B-11也通过导电金属电气连接，第一采样元胞区A的N型半导体源区A-5和第二采样元胞区B的N型半导体源区B-5连接，第一采样元胞区A的P型半导体欧姆接触区A-6和第二采样元胞区B的P型半导体欧姆接触区B-6连接。由于主元胞区的源漏极与第二采样元胞区B的源漏极存在电气连接，在第一采样元胞区A内器件的电压采样引出端A-12可以反映主元胞区的漏极1-1电压，采样方便，可以及时实现采样，及时反馈。
第二采样元胞区B内器件的N型屏蔽栅B-10与P型屏蔽栅B-9之间存在电容Cjn，第一采样元胞区A内器件的N型屏蔽栅A-10与源极A-11之间存在电容CSGD，第一采样元胞区A内器件的N型屏蔽栅A-10与源极A-11之间存在电容CSGS；在第一采样元胞区A内器件的电压采样引出端A-12可以获得与漏极A-1上电压变化一致的采样电压，可以通过调节第二采样元胞区B内器件的P型屏蔽栅B-9的掺杂浓度控制该电压大小；增大P型屏蔽栅B-9的掺杂浓度时，Cjn增大，采样电压减小；降低P型屏蔽栅B-9的掺杂浓度时，Cjn减小，采样电压增大。本发明可以通过在电压采样引出端A-12可以采样得到与主元胞区1的漏极1-1电压变化趋势相同的电压，采样方便，可以及时实现采样，及时反馈。
同时，所提采样结构引入的额外结电容作为采样电容的补充，与寄生电容并联能够保证采样点电压更低，兼容更低压的模拟控制电路对采样信号进行处理，进一步优化了设计成本和器件兼容性。
本发明提出的一种基于SGT-MOSFET的电压采样结构，可以方便地得到与器件漏极电压变化趋势相同的电压，及时实现采样，及时反馈，避免模块中器件的损坏，提高电路系统的可靠性与稳定性。另外，本发明采用基于同一套工艺流程开发的集成电压采样结构，且采样结构与原器件的兼容性好，不需要额外的电压采样电路，能减小整体面积，降低系统成本。同时，所提采样结构引入了额外的结电容作为采样电容的补充，与寄生电容并联能够保证采样点电压更低，兼容更低压的模拟控制电路对采样信号进行处理，进一步优化了设计成本和器件兼容性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种基于SGT-MOSFET的电压采样结构，其特征在于，包括：
SGT-MOSFET主元胞区，具有沟槽，所述沟槽中设置有屏蔽栅；
第一采样元胞区(A)，设置于所述SGT-MOSFET主元胞区的一侧，所述第一采样元胞区(A)具有沟槽，所述沟槽中设置有屏蔽栅；
第二采样元胞区(B)，设置于所述SGT-MOSFET主元胞区的一侧，所述第二采样元胞区(B)具有沟槽，所述沟槽中设置有屏蔽栅；
所述SGT-MOSFET主元胞区的源极与第一采样元胞区(A)的源极和第二采样元胞区(B)的源极通过导电金属连接，所述SGT-MOSFET主元胞区与所述第一采样元胞区(A)的屏蔽栅和所述第二采样元胞区(B)的屏蔽栅不存在电气连接，所述第一采样元胞区(A)的屏蔽栅与所述第二采样元胞区(B)的屏蔽栅电气连接；
终端区(4)，包围所述SGT-MOSFET主元胞区、第一采样元胞区(A)和第二采样元胞区(B)。
2.根据权利要求1所述的基于SGT-MOSFET的电压采样结构，其中，所述第一采样元胞区(A)和所述第二采样元胞区(B)分别有两个，所述两个第一采样元胞区(A)分别对称分布在SGT-MOSFET主元胞区的上下两端，所述两个第二采样元胞区(B)分别对称分布在MOSFET主元胞区的左右两端，所述第一采样元胞区(A)和所述第二采样元胞区(B)包含个数相等的元胞。
3.根据权利要求1或2所述的基于SGT-MOSFET的电压采样结构，其中，所述第一采样元胞区(A)的屏蔽栅与所述第二采样元胞区(B)的屏蔽栅通过环形多晶硅电气连接。
4.根据权利要求1或2所述的基于SGT-MOSFET的电压采样结构，其中，所述SGT-MOSFET主元胞区的器件结构包括：N型半导体衬底(1-2)、位于所述N型半导体衬底(1-2)下方的漏极(1-1)、位于所述N型半导体衬底(1-2)上方的N型漂移区(1-3)；在所述N型漂移区(1-3)上方设置的沟槽；所述沟槽两侧设有P型半导体体区(1-4)，所述P型半导体体区(1-4)上方设有N型半导体源区(1-5)和P型半导体欧姆接触区(1-6)；所述N型半导体源区 (1-5)与所述沟槽接触；所述P型半导体欧姆接触区(1-6)与所述N型半导体源区(1-5)远离所述沟槽的侧面接触；所述P型半导体欧姆接触区(1-6)的上表面和所述N型半导体源区(1-5)的上表面平齐；氧化层(1-7)覆盖在所述N型半导体源区(1-5)上；第一栅极(1-8-1)、第二栅极(1-8-2)、N型屏蔽栅(1-10) 和所述氧化层(1-7)设置在沟槽内，所述源极(1-11)覆盖所述P型半导体欧姆接触区(1-6)、所述氧化层(1-7)和所述N型屏蔽栅(1-10)；所述第一栅极(1-8-1)和第二栅极(1-8-2)对称位于所述N型屏蔽栅(1-10)的左右两侧且通过所述氧化层(1-7)相互隔离；所述第一栅极(1-8-1)、第二栅极(1-8-2)和N型屏蔽栅(1-10)的上表面齐平；所述第一栅极(1-8-1)和第二栅极(1-8-2)的下表面齐平且高于所述N型屏蔽栅(1-10)的下表面；所述第一栅极(1-8-1)和第二栅极(1-8-2)的上表面高于所述N型半导体源区(1-5)的下表面；所述第一栅极(1-8-1)和第二栅极(1-8-2)的下表面低于所述P型半导体体区(1-4)的下表面。
5.根据权利要求4所述的基于SGT-MOSFET的电压采样结构，其中，所述第一采样元胞区(A)的器件结构包括：N型半导体衬底(A-2)、位于所述N型半导体衬底(A-2)下方的漏极(A-1)、位于所述N型半导体衬底(A-2)上方的N型漂移区(A-3)；在所述N型漂移区(A-3)上方设置的沟槽；所述沟槽两侧设有P型半导体体区(A-4)，所述P型半导体体区(A-4)上方设有N型半导体源区(A-5)和P型半导体欧姆接触区(A-6)；所述N型半导体源区(A-5)与沟槽接触；所述P型半导体欧姆接触区(A-6)与所述N型半导体源区(A-5)远离所述沟槽的侧面接触；所述P型半导体欧姆接触区(A-6)的上表面和所述N型半导体源区(A-5)的上表面平齐；氧化层(A-7)覆盖在所述N型半导体源区(A-5)上；源极(A-11)覆盖所述P型半导体欧姆接触区(A-6)和所述氧化层(A-7)；第一栅极(A-8-1)、第二栅极(A-8-2)、N型屏蔽栅(A-10)和所述氧化层(A-7)设置在所述沟槽内；电压采样引出端(A-12)覆盖所述N型屏蔽栅(A-10)和所述氧化层(A-7)；所述第一栅极(A-8-1)和第二栅极(A-8-2)对称位于所述N型屏蔽栅(A-10)的左右两侧且通过所述氧化层(A-7)相互隔离；所述第一栅极(A-8-1)、第二栅极(A-8-2)和N型屏蔽栅(A-10)的上表面齐平；所述第一栅极(A-8-1)和第二栅极(A-8-2)的下表面齐平且高于所述N型屏蔽栅(A-10)的下表面；所述第一栅极(A-8-1)和第二栅极(A-8-2)的上表面高于所述N型半导体源区(A-5)的下表面；所述第一栅极(A-8-1)和第二栅极(A-8-2)的下表面低于所述P型半导体体区(A-4)的下表面。
6.根据权利要求5所述的基于SGT-MOSFET的电压采样结构，其中，所述第二采样元胞区(B)的器件结构包括：N型半导体衬底(B-2)、位于N型半导体衬底(B-2)下方的漏极(B-1)、位于所述N型半导体衬底上方(B-2)的N型漂移区(B-3)；在所述N型漂移区(B-3)上方设置的沟槽；所述沟槽两侧有P型半导体体区(B-4)，所述P型半导体体区(B-4)上方设有N型半导体源区(B-5)和P型半导体欧姆接触区(B-6)；所述N型半导体源区(B-5)与沟槽接触；所述P型半导体欧姆接触区(B-6)与所述N型半导体源区(B-5)远离所述沟槽的侧面接触；所述 P型半导体欧姆接触区(B-6)的上表面和所述N型半导体源区(B-5)的上表面平齐；氧化层(B-7)覆盖在所述N型半导体源区(B-5)上；第一栅极(B-8-1)、第二栅极(B-8-2)、P型屏蔽栅(B-9)、N型屏蔽栅(B-10)和所述氧化层(B-7)设置在所述沟槽内；源极(B-11)覆盖所述P型半导体欧姆接触区(B-6)、氧化层(B-7)和N型屏蔽栅(B-10)；所述第一栅极(B-8-1)和第二栅极(B-8-2)对称位于所述P型屏蔽栅(B-9)的左右两侧且通过所述氧化层(B-7)相互隔离；所述第一栅极(B-8-1)、第二栅极(B-8-2)和P型屏蔽栅(B-9)的上表面齐平；所述第一栅极(B-8-1)、第二栅极(B-8-2)、P型屏蔽栅(B-9)的下表面齐平；所述第一栅极(B-8-1)和第二栅极(B-8-2)的上表面高于N型半导体源区(B-5)的下表面；所述第一栅极(B-8-1)和第二栅极(B-8-2)的下表面低于所述P型半导体体区(B-4)的下表面；所述N型屏蔽栅(B-10)位于所述P型屏蔽栅(B-9)下方；所述N型屏蔽栅(B-10)的上表面与所述P型屏蔽栅(B-9)的下表面紧贴。
7.根据权利要求5或6所述的一种基于SGT-MOSFET的电压采样结构，其中，通过所述第一采样元胞区(A)的所述电压采样引出端(A-12)得到与主元胞区(1)的漏极(1-1)变化趋势相同的采样电压，通过调整所述第二采样元胞区(B)的P型屏蔽栅(B-9)掺杂浓度，可以调整所述第一采样元胞区(A)的所述电压采样引出端(A-12)得到的所述采样电压大小。
8.根据权利要求5或6所述的一种基于SGT-MOSFET的电压采样结构，其中，所述第一采样元胞区(A)和所述第二采样元胞区(B)的面积相等。
9.根据权利要求5或6所述的一种基于SGT-MOSFET的电压采样结构，其中，所述第一采样元胞区(A)和所述第二采样元胞区(B)中所有P型与N型导电类型区可以互换。
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