TW201807802A - 通用序列匯流排c型負荷開關的靜電放電保護裝置 - Google Patents

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Abstract

在一個公共晶片上的金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,以下簡稱MOSFET)和靜電放電（Electrostatic Discharge,以下簡稱ESD）保護裝置，包括一個帶有源極、閘極和汲極的MOSFET，以及一個ESD保護裝置，用於實現二極管功能，偏置後防止電流通過公共晶片從源極流至汲極。

Description

通用序列匯流排C型負荷開關的靜電放電保護裝置
本發明主要涉及集成電路，更確切地說是USB-C型負荷開關的靜電放電保護。
通用序列匯流排（USB）系統是一個熱插拔系統，因此USB組件會受到靜電放電（ESD）的影響。目前最先進的USB集成電路（ICS）是在高集成互補式金屬氧化物半導體（CMOS）上製造的，使它們對ESD事件有關的高靜電電壓的損害非常敏感。然而，ESD保護還沒有USB規範的具體要求。
有些USB集線器晶片從內部受到500V至2kV範圍的ESD保護。由於靜電測試規範IEC61000-4-2通常要求商用設備通過ESD抗擾度實驗，對於空氣放電的電壓高達15kV，對於接觸放電電壓高達8kV，因此這可以提供一種虛假的安全感。每個測試級別需要在每個極性有十次脉衝。IEC規範允許所有的電纜在測試中連接到設備上。因此，設備可以通過所連接的屏蔽USB電纜，通過特定的法規測試。用於USB-C型負荷開關的IEC61000 ESD保護可以提供額外的板級建造材料，利用瞬態電壓抑制器（Transient Voltage Suppressor,以下簡稱TVS）二極管，增加了系統的總成本。
然而，根據定義，USB是一個熱插拔匯流排。當插座打開時，它很容易受到潜在的危害而受損。用戶在插拔外圍設備或只是接觸周圍開關時，就可能造成損壞。不一定非要與端口物理接觸。距離導電表面幾厘米遠就可以發生空氣放電。高靜電電壓或導電ESD電流，可能發生對USB接口IC的損壞。造成的損壞可能是災難性的或潜在的。潜在的損壞會在ESD事件發生很久之後才表現出來。因此，雖然USB的ESD保護尚未成爲USB規格的一個具體要求，但ESD保護却是必須的。
目前，可以利用瞬態電壓抑制器（TVS）二極管，爲USB-C型負荷開關的IEC61000 ESD保護提供額外的板級材料構建。然而，提供這種板級保護會增加系統的總成本。因此，要滿足IEC6100-4-5的IEC額定要求的30V ESD保護，要求在IC上有較大的矽面積，這會顯著增加IC晶片尺寸和成本。因此，必須爲USB組件提供集成的低成本ESD保護。
正是在這樣的背景下，提出了本發明的實施例。
本發明公開了一種裝置，包括：兩個或多個MOSFET以及一個靜電放電（ESD）保護裝置，形成在一個公共晶片上，其中兩個或多個MOSFET中的每一個MOSFET都具有源極、閘極和公共汲極，其中配置ESD保護裝置，以實現二極管功能，防止電流通過公共晶片從地電勢流至公共汲極 ，其中公共晶片包括：一層第一導電類型的半導體材料；其中兩個或多個MOSFET中的每個MOSFET都包括一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層的頂部內；一組兩個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間，一個或多個第一導電類型的半導體材料的源極區形成在本體區內，其中所述的兩個或多個MOSFET包括第一和第二MOSFET，連接在背對背結構中。
其中ESD保護裝置包括一個第二導電類型的半導體材料區，其中第一導電類型的半導體材料層和第二導電類型的半導體材料區之間的交界面起接面型二極管的作用。
其中第二導電類型的半導體材料區爲第二導電類型的半導體基板，其中第一導電類型的半導體材料層爲一個外延層，形成在第二導電類型的半導體基板上。
其中ESD保護裝置包括一個MOSFET結構，起二極管的作用。
本發明所公開的裝置還包括第一和第二個橫向PNP電晶體結構，每個橫向PNP電晶體結構都具有發射極、基極和集電極，其中第一和第二個橫向PNP電晶體結構的發射極分別連接到第一和第二個MOSFET的源極，其中第一和第二個橫向PNP電晶體結構的基極相互連接起來，並連接到EST保護結構，其中第一和第二個橫向PNP電晶體結構的集電極接地。
其中本體區用作集電極，源極區用作發射極，外延層用作第一和第二個MOSFET的汲極，以及第一和第二個橫向PNP電晶體結構的集電極。
本發明所公開的裝置還包括一個或多個額外的MOSFET結構，形成在外延層中，其中每個MOSFET結構都有單獨的源極接頭，並共同使用一個公共汲極。
本發明所公開的裝置還包括一個第一導電類型的半導體材料額外層，位於第一導電類型的半導體材料的一個底面金屬層下方，一個第二導電類型的半導體材料層位於第一導電類型的半導體材料額外層下方，第二金屬層位於第二導電類型的半導體材料層下方，其中ESD保護裝置包括一個垂直PN接面，由第一導電類型的半導體材料額外層、第二導電類型的半導體材料層以及金屬層製成。
本發明所公開的裝置還包括一個控制器集成電路（IC）耦合到一個或多個MOSFET上，其中控制器IC形成在一個IC晶片上，IC晶片與公共晶片隔開。
本發明進一步公開了一種裝置，包括：兩個或多個MOSFET，形成在一個公共晶片上，其中兩個或多個MOSFET中的每一個MOSFET都具有源極、閘極和公共汲極，其中所述的兩個或多個MOSFET包括第一和第二MOSFET，連接在背對背結構中；一個控制器集成電路（IC）耦合到一個或多個MOSFET上，其中控制器IC形成在一個IC晶片上，IC晶片與公共晶片隔開；一個ESD保護裝置的ESD晶片；其中IC晶片和含有ESD保護裝置的ESD晶片都位於公共晶片的反轉頂面上，其中背部金屬層就形成在公共晶片上，其中ESD晶片底部的陰極電極通過導電黏著劑層，連接到背部金屬層，IC晶片具有一個底面，通過非導電黏著劑層連接到背部金屬層。
所述的裝置還包括一個或多個引線連接，連接IC晶片和ESD晶片頂面上的電極。
本發明還公開了一個半橋式裝置，包括：第一和第二個四端裝置，分別含有第一和第二個金屬氧化物半導體場效應電晶體（MOSFET）以及第一和第二個集成的瞬態電壓抑制器，其中MOSFET分別包括源極、閘極和汲極，其中配置瞬態電壓抑制器是爲了防止電流從汲極流向地。
其中第一個四端裝置和第一個集成的瞬態電壓抑制器形成在第一個公共晶片上，其中第二個四端裝置和第二個集成的瞬態電壓抑制器形成在第二個公共晶片上。
其中第一或第二個公共晶片包括一個第一導電類型的半導體材料層，其中第一或第二個MOSFET包括：一個第二導電類型的半導體材料本體區形成在第一導電類型的半導體材料層頂部內；一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
其中第一或第二個公共晶片包括一個第一導電類型的半導體材料層，其中第一和第二個MOSFET都包括：一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層頂部內；一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
本發明還公開了一種全橋式裝置，包括第一和第二個四端裝置串聯，構成第一個半橋式，第三和第四個四端裝置串聯，構成第二個半橋式，其中每個四端裝置都包括第一和第二個金屬氧化物半導體場效應電晶體（MOSFET）以及第一和第二個集成的瞬態電壓抑制器，其中MOSFET分別含有源極、閘極和汲極，其中配置瞬態電壓抑制器是爲了防止電流從汲極流向地。
其中第一和第三個四端裝置的源極耦合接地，其中第二和第四個四端裝置的汲極耦合至輸入電壓。
其中第二和第四個四端裝置爲公共汲極MOSFET，第一和第二個MOSFET的源極分別耦合至第一和第三個四端裝置的汲極，用作電感馬達的輸出端口，公共汲極耦合至輸入電壓，其中第一和第三個四端裝置的源極耦合接地。
其中一個或多個第一、第二、第三和第四個四端裝置包括集成的及其相應的集成瞬態電壓抑制器，形成在一個公共晶片上。
其中公共晶片包括一個第一導電類型的半導體材料層，其中第一和第二個MOSFET都包括：一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層頂部內； 一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
瞬態電壓抑制器（TVS）是用於保護集成電路被集成電路上的過電壓造成的損壞。設計集成電路，使其在電壓的正常範圍內工作。然而，在靜電放電（ESD）、電瞬變和閃電等情况下，未預期的、不可控的高壓可能意外地撞擊電路。TVS裝置必須在發生這種過電壓情况時，爲規避可能對集成電路造成的損壞提供保護。隨著集成電路中配置的易受到過電壓損壞的裝置數量逐漸增多，對TVS保護的要求也不斷提高。TVS可以典型應用於USB電源和數據線保護、數字視頻接口、高速以太網、筆記本電腦、顯示器和平板顯示等。
圖1表示依據原有技術，帶有附加板上ESD保護的傳統的USB-C型負荷開關裝置100的電路圖。這種傳統系統通常包含兩種結構中的一種。在第一個結構中，USB-C型負荷開關包括四個獨立元件，分別是一個積體電路(integrated circuit,以下簡稱IC) 101、兩個MOSFET 103和105以及一個提供ESD保護的TVS 107。在本結構中，TVS裝置含有附加板級材料的構建，這增加了系統總成本。在可選結構中（圖中沒有表示出），USB-C型負荷開關包括一個單片IC、MOSFET以及TVS，在一個晶片上。然而，爲了提供浪涌保護的所需級別（例如IEC6100-4-5的30V保護），晶片必須特別大，相應地也會特別貴。
因此，對於帶有IEC額定ESD保護的裝置來說，必須提供有競爭力的晶片尺寸以及低成本的製備方案。圖2依據本發明的一個方面，提出了針對這些需求的一種示例裝置。圖2表示一個四端裝置200的電路圖，其中MOSFET 210和ESD保護裝置220集成在一個單獨晶片201上。ESD保護裝置220包括一個用作二極管的TVS，其陰極連接到MOSFET的汲極，其陽極連接到單獨墊230上，用於將裝置接地。除了MOSFET的源極、閘極和汲極端之外，墊230提供裝置的第四端。
圖3表示依據本發明的一個可選方面，集成ESD保護的公共汲極MOSFET裝置300的電路圖。圖3所示的示例裝置包括背對背MOSFET 310和312以及ESD保護裝置320，它們都集成在一個公共半導體晶片301上。ESD保護裝置320包括一個用作二極管的TVS，其陰極連接到MOSFET 310和312的公共汲極，其陽極連接到單獨墊330上，用於將裝置接地。除了MOSFET 310和312各自的源極和汲極端之外，作爲一個選擇，附加墊340連接到MOSFET 310和312的公共汲極，用於提供外部連接。
圖4A表示依據本發明的一個可選方面，帶有集成ESD保護的雙晶片負荷開關裝置400的電路圖。圖4A的示例裝置包括一個第一晶片401和一個第二晶片402。第一晶片401包括背對背MOSFET 410和412以及一個ESD保護裝置420。ESD保護裝置420包括一個帶有二極管功能的TVS。ESD保護裝置420與MOSFET 410和412共同使用汲極。第二晶片402包括一個控制器IC 490，通過選擇性地使用它們各自閘極的控制電壓，切換MOSFET 410、412的開關。MOSFET 410和412的閘極由IC 490控制。第一晶片401和第二晶片402共同封裝成爲一個單獨封裝裝置400。設計示例裝置400，以便在7V至30V之間的設計電壓下短接至地，從而可以獲得IEC6100-4-5的IEC保護額定值。
圖4B表示圖4A所示的雙晶片負荷開關裝置示例的第一晶片401的剖面圖。作爲示例，晶片401包括一個P摻雜半導體層430，其中重N+摻雜半導體層432和輕N-摻雜外延層434形成在它上面。作爲示例，但不作爲局限，將N+摻雜掩埋層注入到P基板頂部之後，輕摻雜N-型外延矽層可以生長在P基板上方。N-型摻雜離子的示例包括磷和砷。在外延層434的頂層中，至少製備兩個P本體區445和445’，例如通過硼等適合的P-型摻雜離子掩膜注入。閘極溝槽441和441’形成在P本體區445、445’附近的外延層434中。閘極電極443、443’形成在閘極溝槽中，並通過內襯閘極溝槽441、441’側壁和底部的閘極絕緣層450、450’（例如熱氧化物層），與外延層434和本體區445、445’電絕緣。如圖所示，第一和第二N+源極區447和447’形成在本體區445、445’中，在閘極溝槽441、441’附近。本體區445、閘極電極441、閘極絕緣層450和源極區447分別構成第一MOSFET 410。本體區445’、閘極電極443’、閘極絕緣層450’和源極區447’分別構成第二MOSFET 412。N+摻雜層432作爲MOSFET 410、412的公共汲極。通過合適圖案的絕緣層、金屬層以及形成在外延層434上的接觸結構，第一和第二MOSFET 410、412可以配置成背對背結構，但是爲了簡化，圖4B沒有表示出來。這種結構允許第一MOSFET 410的本體445和源極447短接，並連接到晶片頂面上的第一源極端，以便連接到Vbus，而第二MOSFET 412的本體445’和源極447’短接，並連接到晶片頂面上的第二源極端，以便連接到VIN。通過閘極滑道和垂直接頭，可以形成到第一和第二MOSFET的閘極443、443’各自的電連接，就像在晶片頂面上提供第一和第二閘極端的傳統做法一樣。在晶片頂面上，通過擴散片或到N+層432的掩埋金屬接觸，可以選擇提供電連接到公共汲極的接觸墊。
ESD保護裝置420通過一個TVS二極管提供ESD保護，TVS二極管包括一個垂直PN接面，形成在N+摻雜層432和P摻雜層430之間。晶片401過基板背面的金屬層480製備外部電接頭，從基板背面注入附加的P+摻雜物，以便提高與金屬層480的歐姆接觸。金屬層480可以由各種金屬製成，包括作爲示例，但不作爲局限的鋁或銅。金屬層480提供到TVS二極管陽極的接觸墊。
圖4C表示圖4A所示負荷開關裝置的“堆棧晶片”可選實施例的剖面圖。在本例中，利用兩個不同的基板堆棧在一起作爲一個單獨的晶片，製成單獨晶片401A。重N+摻雜層432形成在P摻雜半導體基板430上。然後，金屬層470形成在N+摻雜層432上。承載輕N-摻雜外延層434的重摻雜N+半導體基板層460連接到金屬層470，最好是由一個金屬層沉積到重摻雜N+半導體基板層460底部。如圖4B中的裝置所示，MOSFET 410、412具有閘極溝槽441、441’，閘極443、443’和閘極絕緣物450、450’、本體區445、445’和源極區447、447’形成在外延層434頂部中。N+基板460作爲MOSFET 410、412的公共汲極。
如圖4B中的實施例所示，通過合適圖案的絕緣層、形成在晶片頂面上的金屬層以及接觸結構（圖中沒有表示出），第一和第二MOSFET 410、412可以配置成背對背結構，接觸結構使第一MOSFET 410的本體445和源極447短路並連接到Vbus，而第二MOSFET 412的本體445’和源極447’短路並連接到VIN。通過閘極滑道和垂直接頭，製備到第一和第二MOSFET閘極443、443’的單獨電接觸，就像晶片頂面上的傳統做法一樣。
ESD保護帶有TVS二極管420，TVS二極管420來自於垂直PN接面，形成在P基板430和N+層432之間的交界面處。晶片401A通過基板430背面的金屬層480製成外部接觸，從基板430背面注入附加的P+摻雜物，以提高到金屬層480的歐姆接觸。金屬層480可以由各種金屬製成，包括作爲示例，但不作爲局限的鋁或銅。參見圖3，墊330帶有金屬層480。
有多種方式，其中集成MOSFET和TVS裝置可以封裝集成電路，用於ESD保護。圖4D表示非局限性示例，表示圖4A中封裝狀態下，負荷開關裝置400示例的俯視圖。示例裝置400包括一個第一晶片401，安裝在引線框405的晶片墊406上，底部金屬層480電連接到晶片襯墊406上，用作接地。第二晶片402安裝在一部分第一晶片401上方。如圖4A-4C所示，第一晶片401包括背對背MOSFET 410和412以及TVS二極管420。可以製成源極接觸，例如通過引線接合482，從IC 490上的端口到第一晶片上的源極接觸墊410’、412’，並且從源極接觸墊410’、412’到分布在晶片襯墊406周圍各自的引線上。在第一晶片401頂面上的源極接觸墊410’、412’可以通過垂直電接頭，分別電連接到第一和第二MOSFET 410、412的源極區445、445’，例如以鎢插頭的形式，就像通常的做法一樣。通常來說，本體區445、445’短接至各自的源極區447、447’。與之類似，可以形成閘極接觸，例如通過從IC 590上其他端的引線接合到第一晶片501頂面上的閘極接觸墊410”、412”。 閘極接觸墊410”、412”可以通過垂直電接觸，例如通常使用的鎢插頭和閘極滑道，分別電連接到第一和第二MOSFET 410、412的閘極電極543、543’。
圖5A表示依據本發明的一個可選實施例，集成ESD保護的雙晶片負荷開關裝置500的電路圖。圖5A所示示例包括一個第一晶片501和一個第二晶片502。第一晶片501包括背對背MOSFET 510和512以及ESD保護裝置。在本實施例中，ESD 保護裝置520包括一個第三MOSFET結構，通過其源極和閘極接地，作爲TVS二極管。第三MOSFET 514和MOSFET 510和512共同使用一個閘極。第二晶片502包括一個IC 590，例如閘極驅動器IC。MOSFET 510、512和520具有被IC 590控制的閘極，第三MOSFET514的源極和閘極可以通過IC 590上的引脚接地。作爲示例，但不作爲局限，可以設計裝置500在7V至30V之間的設計電壓下，短接至地，從而獲得IEC 6100-4-5的IEC保護額定值。
圖5B表示圖5A中雙晶片負荷開關裝置示例的第一晶片501的剖面圖。與圖4B所示的晶片401和圖4C所示的晶片401A不同，示例晶片501可以形成在重N+摻雜半導體基板層532和輕N-摻雜外延層534上。如圖5B所示，第一、第二和第三MOSFET 510、512和514的P本體區545、545’和546形成在外延層頂部中。第一、第二和第三MOSFET 510、512和514還分別包括栅溝槽541、541’、542，其中閘極電極543、543’和544以及閘極絕緣物550、550’和552形成在外延層534中，N+源極區547、547’和548形成在本體區545、545’和546中，如圖所示。N+摻雜基板層532用作全部三個MOSFET 510、512、514的公共汲極。
如圖4B和4C的實施例所示，通過合適圖案的絕緣層、金屬層和接觸結構（圖中沒有表示出）第一和第二MOSFET 510、512可以配置成背對背結構，接觸結構允許第一MOSFET 510的本體545和源極547短路，並連接到VIN。通過閘極滑道和垂直接頭，可以製成到第一和第二MOSFET的閘極543、543’各自的電接觸，就像傳統的做法一樣。
在圖5B所示的實施例中，ESD保護裝置520由第三MOSFET 514提供。第三MOSFET 514的閘極544、本體546和源極548都可以電連接到地，並通過圖案合適的上述帶圖案的絕緣層、金屬層和接觸結構，與不需要的短路電路絕緣。如果需要這樣的結構，可以通過基板層530背面的金屬層580，晶片501製成外部電接觸，以便爲公共汲極提供接觸墊。金屬層580可以由各種金屬製成，包括作爲示例，但不作爲局限的鋁或銅。
在圖5A和圖5B的示例中，ESD保護由第三MOSFET 514的體二極管/寄生NPN電晶體提供，第三MOSFET 514的閘極544、本體546以及源極548通過頂部接觸，連接到地。在本實施例中，所有三個MOSFET 510、512、514的公共汲極都由N+半導體基板層532製成。可選實施例包括由第三MOSFET 514的體二極管/寄生NPN電晶體以及底部二極管520’提供的ESD保護，其中底部二極管520’與第三MOSFET 514並聯，在公共汲極和地之間，在圖5C和5D所示的實施例中。
圖5C表示第一晶片501的一個可選實施例的剖面圖，包括一個底部二極管520’與第三MOSFET 514並聯，在公共汲極和地之間。與圖4B所示的晶片401類似，示例晶片501A形成在P摻雜半導體層530上，其中重N+摻雜層532和輕N-摻雜外延層534形成在P摻雜半導體層530上。就像圖5A所示的實施例那樣，第一、第二和第三MOSFET 510、512和514的P本體區545、545’和546形成在外延層534的頂部。第一、第二和第三MOSFET 510、512和514分別還包括閘極溝槽541、541’、542，其中閘極電極543、543’和544以及閘極絕緣物550、550’和552形成在外延層534內，N+源極區547、547’和548形成在本體區545、545’和546中，如圖所示。N+摻雜基板層532作爲全部三個MOSFET 510、512、514的公共汲極。
圖5D表示在圖5A所示的負荷開關裝置的“堆棧晶片”可選實施例中，第一晶片501的一個可選實施例的剖面圖。與圖4C所示晶片401A類似，利用堆棧在一起的兩個不同的基板，作爲一個單獨晶片，可以製成示例晶片501A’。重N+摻雜層532形成在P摻雜半導體基板530上。然後，在半導體基板層532上製備金屬層570。重摻雜N+半導體基板層560連接到金屬層570。輕N-摻雜外延層534形成在重N+摻雜半導體基板層560上。就像圖5A所示的實施例那樣，具有閘極溝槽541、541’和542的MOSFET 510、512和514，帶有閘極543、543’和544、閘極絕緣物550、550’和552、本體區545、545’和546以及源極區547、547’和548形成在外延層534頂部。N+半導體層560作爲全部三個MOSFET 510、512、514的公共汲極。
就像圖5A所示的實施例那樣，在圖5C和5D的實施例中，通過合適圖案的絕緣層、金屬層和接觸結構（圖中沒有表示出）第一和第二MOSFET 510、512可以配置成背對背結構，接觸結構允許第一MOSFET 510的本體545和源極547短路，並連接到VIN。通過閘極滑道和垂直接頭，可以製成到第一和第二MOSFET的閘極543、543’各自的電接觸，就像傳統的做法一樣。
圖5E表示未封裝狀態下，圖5A所示示例負荷開關裝置的俯視圖500A。圖5E所示的示例裝置包括一個第一晶片501和第二晶片502，安裝在一部分第一晶片501上。第一晶片501包括背對背MOSFET 510和512以及一個ESD保護裝置520，如圖5B所示。ESD保護裝置包括一個第三MOSFET，可以配置成圖5A-5D所示的MOSFET 514那樣，作爲一個TVS二極管，通過它接地。第三MOSFET 514的本體區546和源極區548的布局，由圖5D所示的T-形陰影區表示。還可選擇，第三MOSFET 514沉積在第一晶片的邊緣附近，包圍著MOSFET 510和512。如上所述，第三MOSFET 514與MOSFET 510和512共同使用一個公共汲極，以N+層532的形式。第二晶片502包括一個IC 590，例如一個USB負荷開關IC，例如負荷開關驅動IC。第一和第二MOSFET 510、512和（可選的）第三MOSFET 514具有各自的閘極，由IC 590控制。第三MOSFET 514的閘極544沿本體546和源極548，通常連接到地，如圖5B所示，然而，在一些實施例中，閘極544可以連接到第二晶片IC上的有源引脚，以便爲閘極加載變化的電壓。這種實施例必須有效，以便較早地觸發TVS，即在BV較低時，通過所加閘極電壓（dv/dt控制）快速變化時閘極544的偏置。
可以製成源極接觸，例如通過引線接合從IC 590上的端口到第一晶片上的源極接觸墊510’、512’。第一晶片510頂面上的源極接觸墊510’、512’可以通過垂直電接觸，分別電連接到第一和第二MOSFET 510、512的源極區545、545’，例如以鎢插頭的形式，就像傳統的做法一樣。通常來說，本體區545、545’短接至各自的源極區547、547’。與之類似，可以製成閘極接觸，例如通過引線接合從IC 590的其他端口到第一晶片501頂面上的閘極接觸墊510”、512”。閘極接觸墊510”、512”分別電連接到第一和第二MOSFET 510、512的閘極電極543、543’，通過垂直電接觸，例如鎢插頭和閘極滑道，就像傳統的做法一樣。
此外，通過垂直電接觸，例如鎢插頭，在第一晶片501頂面上的TVS接觸墊520”可以電連接到第三MOSFET 514的閘極電極544、本體區546和源極區548。以任何合適的方式，例如引線接合，TVS接觸墊520”可以電連接到IC 590相應的接地引脚。在一個可選實施例中，閘極544連接到第二晶片IC上的有源引脚，以便在較低的電壓下觸發TVS，獨立的TVS接觸墊（圖中沒有表示出）用於將閘極544分別連接到IC 590的控制引脚，將本體546和源極548連接到IC 590相應的接地引脚。如圖4D所示，除了晶片墊將連接到公共汲極，而非接地端之外，裝置500A可以連接到引線框的晶片墊上。在這種情况下，第一晶片用可選的第一晶片501A或501A’代替，晶片墊將是接地端。
圖6A表示依據本發明的另一個可選實施例，集成ESD保護的雙晶片負荷開關裝置600的電路圖。圖6A所示的示例裝置包括一個第一晶片601和一個第二晶片602。第一晶片601包括背對背MOSFET 610和612以及一個ESD保護裝置620。ESD保護裝置620包括一個帶有二極管620’的TVS，第一和第二水平PNP電晶體611、613的基極連接到MOSFET 610、612的一個公共汲極，它們的集電極接地，它們的發射極分別連接到第一和第二MOSFET的源極。ESD保護裝置620與MOSFET 610和612共同使用一個公共汲極。第二晶片602包括IC 690，例如USB負荷開關IC，例如驅動器IC。MOSFET 610和612的閘極由IC 690控制。設計示例裝置600在7V至30V之間的指定電壓下短接至地，從而可以獲得IEC 6100-4-5或IEC 6100-4-2的IEC保護額定值，這是系統級ESD。
圖6B表示圖6A所示的示例雙晶片負荷開關裝置的第一晶片601的剖面圖。示例晶片601包括一個P摻雜半導體層630，其中重摻雜N+半導體層632和次重N-摻雜外延層634形成在它上面。P本體區645、645’形成在外延層634的頂層內。含有閘極電極643、643’的閘極溝槽641、641’形成在外延層634和P本體區645、645’中，閘極電極643、643’被絕緣物（例如氧化物）隔開。源極區647、647’形成在本體區645、645’中。本體區645、645’、帶有閘極電極643、643’的閘極溝槽641、641’以及源極區647、647’構成第一和第二MOSFET 610、612，第一和第二MOSFET 610、612可以通過重摻雜N+半導體層632提供的公共汲極，配置成背對背結構。一個額外的P區636形成在外延層634中。額外的P區636用作橫向PNP電晶體611、613的集電極。電接觸694（例如金屬墊）提供一個導電通路，將集電極636接地。
ESD保護裝置620包括由MOSFET 610、612的本體區645、645’構成的橫向PNP電晶體611、613，作爲發射極，額外的P區636的附近部分作爲集電極，本體區和集電極之間的那部分外延層634作爲橫向PNP電晶體611、613的公共汲極。與圖4B所示的實施例類似，晶片601可以接觸到基板630底部的金屬平板680，以提供到TVS二極管620’陰極的接地端。還可選擇，堆棧形式的外部二極管，與圖4C所示的二極管420類似，在重摻雜N+半導體層630和二極管620’的陰極之間具有一個金屬層。
圖7A表示依據本發明的一個可選方面，集成ESD保護的雙晶片負荷開關裝置700的電路圖。圖7A所示的示例裝置包括一個第一晶片701和一個第二晶片702。第一晶片701包括背對背MOSFET 710和712以及ESD保護裝置720。ESD保護裝置720包括一個額外的MOSFET結構714，其源極、本體和閘極接地，其方式與圖5A-5C所示MOSFET 514類似。MOSFET 714與橫向PNP電晶體711、713共同起作用，橫向PNP電晶體711、713的方式與圖6A-6C所示類似。ESD保護裝置720與MOSFET 710和712共同使用這個汲極。第二晶片702包括IC 790，例如MOSFET驅動器IC。MOSFET 710和712具有由IC 790控制的閘極。設計示例裝置700在7V至30V之間指定的電壓下短接至地，從而可以獲得IEC 6100-4-5的IEC保護額定值。
圖7B表示圖7A所示示例雙晶片負荷開關裝置的第一晶片701的剖面圖。示例晶片701形成在重摻雜N+半導體基板730上，重摻雜N+半導體基板730承載次重N-摻雜外延層732。MOSFET 710、712和714的P本體區745、745’和745”形成在外延層732的頂層中。閘極溝槽741、741’、741”形成在外延層732和P本體區745、745’和745”中，閘極溝槽741、741’、741”含有絕緣栅電極743、743’、743”被絕緣物750、750’、750”（例如氧化物）隔開。N+源極區747、747’和747”分別形成在本體區745、745’和745”，如圖所示。本體區745、帶有閘極743的絕緣栅溝槽741以及源極區747共同構成第一MOSFET 710。本體區745’、帶有閘極743’的閘極溝槽741’以及源極區747’共同構成第二MOSFET 712。通過半導體基板730提供的公共汲極，將第一和第二MOSFET配置成背對背結構。
第三MOSFET 714包括P本體區745”、含有形成在外延層732中的絕緣閘極743”的閘極溝槽741”以及形成在本體區745”中的P本體區745”和源極區747”。可以將第三MOSFET配置成二極管，例如將其閘極電極743”一直連接到源極電勢。
布置額外的P區746，使一部分該區位於第一和第二MOSFET 710和712之間，作爲橫向PNP電晶體711、713的集電極。如圖6A-6C所示的實施例所示，MOSFET 710、712的本體區745、745’作爲橫向PNP電晶體711、713的發射極，額外的P區746的鄰近部分作爲集電極。本體區745、745’和發射極746之間的那部分外延層732用作橫向PNP電晶體711、713的公共汲極。電接觸794（例如一個金屬墊）提供導電通路，將集電極746接地。作爲一個選擇，額外的P區746可以作爲P本體區745”的一個延伸物，在第一和第二MOSFET 710、712之間。如圖7C所示，第三MOSFET 714包括一個P本體區745”，位於第一和第二MOSFET 710、712之間。在閘極溝槽之外的那部分P 本體區745”分別作爲橫向PNP電晶體711、713的集電極。如圖6A-6C所示裝置，第一和第二MOSFET結構共同使用一個公共汲極，由外延層732和基板730提供。
晶片701含有一個汲極接頭，以金屬層780的形式，在基板730的背面。金屬層可以由各種金屬製成，包括作爲示例，但不作爲局限的銅。
如上所述的負荷開關裝置帶有公共汲極MOSFET，與ESD集成在一個單獨晶片上。一個可選實施例將公共汲極MOSFET和單獨的TVS與控制器IC晶片共同封裝在一起，以獲得相同的功能。圖8A表示帶有ESD保護的“反轉晶片”負荷開關裝置的俯視圖。在本實施例中，含有背對背MOSFET的晶片在反轉底部具有接觸球，位於第一和第二MOSFET的源極墊S1、S2和閘極墊G1、G2上。TVS的連接從頂部製備。圖8B表示圖8A所示反轉晶片實施例的剖面圖，表示焊錫球805位於閘極墊G1、G2和源極墊上，連接到引線框各自的引線807上，控制器IC晶片IC和TVS晶片都位於MOSFET晶片的反轉頂面上，背部金屬層880就形成在MOSFET晶片的反轉頂面上。TVS晶片底部的陰極電極通過導電黏著劑層885，電連接到背部金屬層880，控制器IC晶片具有一個底面，通過非導電黏著劑層887，連接到背部金屬層880。根據需要，可以建立引線連接，將控制器IC晶片頂面上的端接和TVS晶片連接到引線框的其他引線上。
圖9A表示依據本發明的一個方面，圖2所示的示例四端裝置在未封裝狀態下的俯視圖。圖9B表示晶片901的剖面圖。與圖5B所示的晶片501不同，示例晶片901包括位移一個與ESD保護裝置920集成的MOSFET 910，包括一個MOSFET結構914作爲TVS二極管，通過其源極和閘極連接到地。示例晶片901可以形成在重N+摻雜半導體基板層932和輕N-摻雜外延層934上。如圖5B所示，MOSFET 910和914的P本體區945和946形成在外延層934的頂部。MOSFET 910和914還分別包括絕緣栅電極943和944，形成在外延層934中，N+源極區947和948形成在本體區945和946中，如圖所示。N+摻雜基板層932電連接到底部金屬層980，作爲MOSFET 910、914的汲極電極。
源極接觸墊S與本體區945和源極區947垂直接觸。閘極接觸墊G垂直連接到閘極滑道GR，閘極滑道GR連接到閘極電極943。在頂面上可以提供一個可選擇的汲極接觸墊D，通過金屬接觸982到裝置的基板層932。ESD墊位於晶片的頂面上，如圖所示。
本發明的各個方面包括以下實施例，其中一個或多個MOSFET以及一個TVS集成在一個單獨晶片中，用於“半橋式”或“全橋式”電路。如同本領域中衆所周知的是，全橋式是一種使負載上所加電壓沿任意方向的電路。全橋式電路經常用於例如機器人技術或其他應用中，允許直流發電機向前或向後運行。大多數的直流至交流轉換器（電源逆變器）、大多數的交流/交流轉換器、直流-直流推挽式變換器、大多數發電機控制器以及其他種類的電力電子裝置都使用半橋式。全橋式電路通常由兩個半橋式構成。
圖10表示依據本發明的各個方面，利用圖9A和9B所示的四端裝置中的兩個裝置串聯的“半橋式”的電路圖。第一和第二個四端裝置1001、1002分別包括第一和第二MOSFET 1011、1012以及第一和第二集成瞬態電壓抑制器TVS1、TVS2。MOSFET 1011、1012分別包括源極S1、S2、閘極G1、G2和汲極D1、D2。在一些實施例中，MOSFET包括體二極管BD1、BD2。配置瞬態電壓抑制器TVS1、TVS2防止電流從汲極D1、D2流至地。雖然圖10將瞬態電壓抑制器TVS1、TVS2表示爲二極管，但是本領域的技術人員應理解可以利用MOSFET實現等效的TVS功能，如上所述。第一MOSFET 1011的源極S1耦合至地。第一MOSFET的汲極D1和第二MOSFET 1012的源極S2耦合到相位節點1010，作爲半橋式的輸出端口。第二MOSFET 1012的汲極D2耦合到輸入電壓VBus。
圖11表示由“全橋式”1100驅動的電動馬達M的電路圖，“全橋式”1100有兩個半橋式負荷開關裝置1101、1102製成，帶有圖10所示類型的集成ESD保護。馬達M爲電感負載，橋接在兩個半橋式的相位節點之間，作爲輸出端口。“全橋式”1100可以利用圖9A和9B所示的四個四端裝置，第一和第二個四端裝置1901、1902串聯，構成第一個半橋式，第三和第四個四端裝置1903和1904串聯，構成第二個半橋式。第一和第三個四端裝置1901、1903的源極耦合接地。第二和第四個四端裝置1902、1904的汲極耦合到輸入電壓VBus。還可選擇，第二和第四個四端裝置1902、1904可以由公共汲極MOSFET代替，如本說明中所述，第一和第二個MOSFET的源極分別耦合到第一和第三個四端裝置1901、1903的汲極，作爲電感馬達M的輸出端口，並且公共汲極耦合到輸入電壓VBus。第一和第三個四端裝置1901、1903的源極耦合至地。
儘管本發明關於某些較佳的版本已經做了詳細的叙述，但是仍可能存在各種不同的修正、變化和等效情况。因此，本發明的範圍不應由上述說明决定，與之相反，本發明的範圍應參照所附的權利要求書及其全部等效內容。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下權利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個項目的數量。除非用“意思是”明確指出限定功能，否則所附的權利要求書並不應認爲是意義-加-功能的局限。
（100）‧‧‧USB-C型負荷開關裝置的電路圖
（101）‧‧‧IC
（103）‧‧‧MOSFET
（105）‧‧‧MOSFET
（107）‧‧‧TVS
（200）‧‧‧四端裝置的電路圖
（201）‧‧‧單獨晶片
（210）‧‧‧MOSFET
（220）‧‧‧ESD保護裝置
（230）‧‧‧單獨墊
（300）‧‧‧公共汲極MOSFET裝置的電路圖
（301）‧‧‧公共半導體晶片
（310）‧‧‧MOSFET
（312）‧‧‧MOSFET
（320）‧‧‧ESD保護裝置
（330）‧‧‧單獨墊
（400）‧‧‧雙晶片負荷開關裝置的電路圖
（401）‧‧‧第一晶片
（402）‧‧‧第二晶片
（410）‧‧‧MOSFET
（412）‧‧‧MOSFET
（420）‧‧‧ESD保護裝置
（490）‧‧‧控制器IC
（430）‧‧‧P摻雜半導體層
（432）‧‧‧重N+摻雜半導體層
（434）‧‧‧輕N-摻雜外延層
（441）‧‧‧閘極溝槽
（441’）‧‧‧閘極溝槽
（443）‧‧‧閘極電極
（443’）‧‧‧閘極電極
（445）‧‧‧P本體區
（445’）‧‧‧P本體區
（447）‧‧‧第一N+源極區
（447’）‧‧‧第二N+源極區
（450）‧‧‧閘極絕緣層
（450’）‧‧‧閘極絕緣層
（480）‧‧‧金屬層
（410’）‧‧‧源極接觸墊
（412’）‧‧‧源極接觸墊
（410’’）‧‧‧閘極接觸墊
（412’’）‧‧‧閘極接觸墊
（482）‧‧‧引線接合
（490）‧‧‧IC
（500）‧‧‧雙晶片負荷開關裝置的電路圖
（501）‧‧‧第一晶片
（502）‧‧‧第二晶片
（510）‧‧‧第一MOSFET
（512）‧‧‧第二MOSFET
（514）‧‧‧第三MOSFET
（520）‧‧‧ESD 保護裝置
（590）IC
（530）P摻雜半導體層
（532）重N+摻雜半導體基板層
（534）輕N-摻雜外延層
（541）栅溝槽
（541’）‧‧‧栅溝槽
（542）‧‧‧栅溝槽
（543）‧‧‧閘極電極
（543’）‧‧‧閘極電極
（544）‧‧‧閘極電極
（545）‧‧‧本體區
（545’）‧‧‧本體區
（546）本體區
（547）N+源極區
（547’）‧‧‧N+源極區
（548）‧‧‧N+源極區
（550）‧‧‧閘極絕緣物
（550’）‧‧‧閘極絕緣物
（552）‧‧‧閘極絕緣物
（520’’）‧‧‧TVS接觸墊
（560）‧‧‧重摻雜N+半導體基板層
（570）‧‧‧金屬層
（580）‧‧‧金屬層
（520’）‧‧‧底部二極管
（510’）‧‧‧源極接觸墊
（510’’）‧‧‧閘極接觸墊
（512’）‧‧‧源極接觸墊
（512’’）‧‧‧閘極接觸墊
（500A）‧‧‧裝置
（501A）‧‧‧第一晶片
（501A’）‧‧‧第一晶片
（600）‧‧‧雙晶片負荷開關裝置的電路圖
（601）‧‧‧第一晶片
（602）‧‧‧第二晶片
（610）‧‧‧MOSFET
（612）‧‧‧MOSFET
（611）‧‧‧第一水平PNP電晶體
（613）‧‧‧第二水平PNP電晶體
（620）‧‧‧ESD保護裝置
（620’）‧‧‧二極管
（630）‧‧‧P摻雜半導體層630
（632）‧‧‧重摻雜N+半導體層
（634）‧‧‧次重N-摻雜外延層
（636）‧‧‧P區
（641）‧‧‧閘極溝槽
（641’）‧‧‧閘極溝槽
（643）‧‧‧閘極電極
（643’）‧‧‧閘極電極
（645）‧‧‧P本體區
（645’）‧‧‧P本體區
（647）‧‧‧源極區
（647’）‧‧‧源極區
（694）‧‧‧電接觸
（700）‧‧‧雙晶片負荷開關裝置的電路圖
（701）‧‧‧第一晶片
（702）‧‧‧第二晶片
（710）‧‧‧第一MOSFET
（712）‧‧‧第二MOSFET
（711）‧‧‧橫向PNP電晶體
（713）‧‧‧橫向PNP電晶體
（714）‧‧‧MOSFET
（720）‧‧‧ESD保護裝置
（730）‧‧‧重摻雜N+半導體基板
（732）‧‧‧次重N-摻雜外延層
（741）‧‧‧閘極溝槽
（741’）‧‧‧閘極溝槽
（741’’）‧‧‧閘極溝槽
（743）‧‧‧絕緣栅電極
（743’）‧‧‧絕緣栅電極
（743’’）‧‧‧絕緣栅電極
（745）‧‧‧P本體區
（745’）‧‧‧P本體區
（745’’）‧‧‧P本體區
（747）‧‧‧N+源極區
（747’）‧‧‧N+源極區
（747’’）‧‧‧N+源極區
（750）‧‧‧絕緣物
（750’）‧‧‧絕緣物
（750’’）‧‧‧絕緣物
（746）‧‧‧集電極
（780）‧‧‧金屬層
（794）‧‧‧電接觸
（805）‧‧‧焊錫球
（807）‧‧‧引線
（S1）‧‧‧源極墊
（S2）‧‧‧源極墊
（G1）‧‧‧閘極墊
（G2）‧‧‧閘極墊
（880）‧‧‧背部金屬層
（885）‧‧‧導電黏著劑層
（887）‧‧‧非導電黏著劑層
（901）‧‧‧晶片
（910）‧‧‧MOSFET
（914）‧‧‧MOSFET
（932）‧‧‧重N+摻雜半導體基板層
（934）‧‧‧輕N-摻雜外延層
（943）‧‧‧絕緣栅電極
（944）‧‧‧絕緣栅電極
（945）‧‧‧P本體區
（946）‧‧‧P本體區
（947）‧‧‧N+源極區
（948）‧‧‧N+源極區
（980）‧‧‧底部金屬層
（982）‧‧‧金屬接觸
（980）‧‧‧底部金屬層
（982）‧‧‧金屬接觸
（1001）‧‧‧第一四端裝置
（1002）‧‧‧第二四端裝置
（1011）‧‧‧第一MOSFET
（1012）‧‧‧第二MOSFET
（1010）‧‧‧相位節點
（1100）‧‧‧“全橋式”
（1101）‧‧‧半橋式負荷開關裝置
（1102）‧‧‧半橋式負荷開關裝置
（1901）‧‧‧第一四端裝置
（1902）‧‧‧第二四端裝置
（1903）‧‧‧第三四端裝置
（1902）‧‧‧第四四端裝置
圖1表示依據原有技術，帶有附加板上靜電放電（ESD）保護的傳統的USB-C型負荷開關裝置的電路圖。 圖2表示依據本發明的一個實施例，一種帶有MOSFET和ESD保護集成在一個單獨晶片上的裝置的電路圖。 圖3表示依據本發明的一個可選實施例，一種帶有集成ESD保護的雙晶片負荷開關裝置的電路圖。 圖4A表示依據本發明的一個可選實施例，集成ESD保護的雙晶片負荷開關裝置的電路圖。 圖4B表示圖4A中負荷開關裝置的第一晶片的剖面圖。 圖4C表示在圖4A所述負荷開關裝置的“堆棧晶片”可選實施例中，第一晶片的一個可選實施例的剖面圖。 圖5A表示依據本發明的一個可選實施例，集成ESD保護的雙晶片負荷開關裝置的電路圖。 圖5B表示圖5A所示負荷開關裝置的第一晶片的剖面圖。 圖5C表示圖5A中含有一個底部二極管的負荷開關裝置的第一晶片的一個可選實施例的剖面圖。 圖5D表示在圖5A所示的負荷開關裝置的“堆棧晶片”的可選實施例中，第一晶片的另一個可選實施例的剖面圖。 圖5E表示依據本發明的一個可選實施例，非封裝狀態下圖5A所示的負荷開關裝置示例的俯視圖。 圖6A表示依據本發明的一個可選實施例，集成ESD保護的雙晶片負荷開關裝置的電路圖。 圖6B表示在圖6A中，負荷開關裝置的第一晶片的剖面圖。 圖7A表示依據本發明的一個可選實施例，集成ESD保護的雙晶片負荷開關裝置的電路圖。 圖7B表示圖7A中所示的負荷開關裝置的第一晶片的剖面圖。 圖7C表示圖7A中負荷開關裝置的第一晶片的一個可選實施例的剖面圖。 圖8A表示依據本發明的一個可選實施例，集成ESD保護的“反轉晶片”負荷開關裝置的俯視圖。 圖8B表示圖8A所示的反轉晶片實施例的剖面圖。 圖9A表示依據本發明的一個實施例，非封裝狀態下單獨MOSFET的負荷開關裝置示例的俯視圖。 圖9B表示依據本發明的一個實施例，非封裝狀態下負荷開關裝置示例的俯視圖。 圖10表示依據本發明的一個可選實施例，集成ESD保護的“半橋型”負荷開關裝置的電路圖。 圖11表示依據本發明的一個可選實施例，集成ESD保護的“全橋型”負荷開關裝置的電路圖。
(200)‧‧‧四端裝置的電路圖
(201)‧‧‧單獨晶片
(210)‧‧‧MOSFET
(220)‧‧‧ESD保護裝置
(230)‧‧‧單獨墊

Claims (20)

  1. 一種裝置，係包括： 兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)以及一個靜電放電（ESD）保護裝置，形成在一個公共晶片上， 其中兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)中的每一個金屬氧化物半導體場效應電晶體(MOSFET)都具有源極、閘極和公共汲極， 其中配置靜電放電（ESD）保護裝置，以實現二極管功能，防止電流通過公共晶片從地電勢流至公共汲極 ，其中公共晶片包括： 一層第一導電類型的半導體材料； 其中兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)中的每個金屬氧化物半導體場效應電晶體(MOSFET)都包括一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層的頂部內； 一組兩個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間，一個或多個第一導電類型的半導體材料的源極區形成在本體區內，其中所述的兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)包括第一和第二金屬氧化物半導體場效應電晶體(MOSFET)，連接在背對背結構中。
  2. 如申請專利範圍第1項所述的裝置，其中靜電放電（ESD）保護裝置包括一個第二導電類型的半導體材料區，其中第一導電類型的半導體材料層和第二導電類型的半導體材料區之間的交界面起接面型二極管的作用。
  3. 如申請專利範圍第2項所述的裝置，其中第二導電類型的半導體材料區爲第二導電類型的半導體基板，其中第一導電類型的半導體材料層爲一個外延層，形成在第二導電類型的半導體基板上。
  4. 如申請專利範圍第2項所述的裝置，其中靜電放電（ESD）保護裝置包括一個金屬氧化物半導體場效應電晶體(MOSFET)結構，起二極管的作用。
  5. 如申請專利範圍第2或4項所述的裝置，更包括：第一和第二個橫向PNP電晶體結構，每個橫向PNP電晶體結構都具有發射極、基極和集電極，其中第一和第二個橫向PNP電晶體結構的發射極分別連接到第一和第二個金屬氧化物半導體場效應電晶體(MOSFET)的源極，其中第一和第二個橫向PNP電晶體結構的基極相互連接起來，並連接到EST保護結構，其中第一和第二個橫向PNP電晶體結構的集電極接地。
  6. 如申請專利範圍第5項所述的裝置，其中本體區用作集電極，源極區用作發射極，外延層用作第一和第二個金屬氧化物半導體場效應電晶體(MOSFET)的汲極，以及第一和第二個橫向PNP電晶體結構的集電極。
  7. 如申請專利範圍第1項所述的裝置，更包括：一個或多個額外的金屬氧化物半導體場效應電晶體(MOSFET)結構，形成在外延層中，其中每個金屬氧化物半導體場效應電晶體(MOSFET)結構都有單獨的源極接頭，並共同使用一個公共汲極。
  8. 如申請專利範圍第1項所述的裝置，更包括：一個第一導電類型的半導體材料額外層，位於第一導電類型的半導體材料的一個底面金屬層下方，一個第二導電類型的半導體材料層位於第一導電類型的半導體材料額外層下方，第二金屬層位於第二導電類型的半導體材料層下方，其中靜電放電（ESD）保護裝置包括一個垂直PN接面，由第一導電類型的半導體材料額外層、第二導電類型的半導體材料層以及金屬層製成。
  9. 如申請專利範圍第1項所述的裝置，更包括：一個控制器集成電路（IC）耦合到一個或多個金屬氧化物半導體場效應電晶體(MOSFET)上，其中控制器集成電路（IC）形成在一個集成電路（IC）晶片上，集成電路（IC）晶片與公共晶片隔開。
  10. 一種裝置，係包括： 兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)，形成在一個公共晶片上， 其中兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)中的每一個金屬氧化物半導體場效應電晶體(MOSFET)都具有源極、閘極和公共汲極，其中所述的兩個或多個金屬氧化物半導體場效應電晶體(MOSFET)包括第一和第二金屬氧化物半導體場效應電晶體(MOSFET)，連接在背對背結構中； 一個控制器集成電路（IC）耦合到一個或多個金屬氧化物半導體場效應電晶體(MOSFET)上，其中控制器集成電路（IC）形成在一個集成電路（IC）晶片上，集成電路（IC）晶片與公共晶片隔開； 一個靜電放電（ESD）保護裝置的靜電放電（ESD）晶片； 其中集成電路（IC）晶片和含有靜電放電（ESD）保護裝置的靜電放電（ESD）晶片都位於公共晶片的反轉頂面上，其中背部金屬層就形成在公共晶片上，其中靜電放電（ESD）晶片底部的陰極電極通過導電黏著劑層，連接到背部金屬層，集成電路（IC）晶片具有一個底面，通過非導電黏著劑層連接到背部金屬層。
  11. 如申請專利範圍第10項所述的裝置，更包括：一個或多個引線連接，連接集成電路（IC）晶片和靜電放電（ESD）晶片頂面上的電極。
  12. 一個半橋式裝置，係包括： 第一和第二個四端裝置，分別含有第一和第二個金屬氧化物半導體場效應電晶體（MOSFET）以及第一和第二個集成的瞬態電壓抑制器，其中金屬氧化物半導體場效應電晶體(MOSFET)分別包括源極、閘極和汲極，其中配置瞬態電壓抑制器是爲了防止電流從汲極流向地。
  13. 如申請專利範圍第12項所述的裝置，其中第一個四端裝置和第一個集成的瞬態電壓抑制器形成在第一個公共晶片上，其中第二個四端裝置和第二個集成的瞬態電壓抑制器形成在第二個公共晶片上。
  14. 如申請專利範圍第13項所述的裝置，其中第一或第二個公共晶片包括一個第一導電類型的半導體材料層，其中第一或第二個金屬氧化物半導體場效應電晶體(MOSFET)包括： 一個第二導電類型的半導體材料本體區形成在第一導電類型的半導體材料層頂部內； 一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且 一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
  15. 如申請專利範圍第13項所述的裝置，其中第一或第二個公共晶片包括一個第一導電類型的半導體材料層，其中第一和第二個金屬氧化物半導體場效應電晶體(MOSFET)都包括： 一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層頂部內； 一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且 一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
  16. 一種全橋式裝置，係包括： 第一和第二個四端裝置串聯，構成第一個半橋式，第三和第四個四端裝置串聯，構成第二個半橋式，其中每個四端裝置都包括第一和第二個金屬氧化物半導體場效應電晶體（MOSFET）以及第一和第二個集成的瞬態電壓抑制器，其中金屬氧化物半導體場效應電晶體(MOSFET)分別含有源極、閘極和汲極，其中配置瞬態電壓抑制器是爲了防止電流從汲極流向地。
  17. 如申請專利範圍第16項所述的裝置，其中第一和第三個四端裝置的源極耦合接地，其中第二和第四個四端裝置的汲極耦合至輸入電壓。
  18. 如申請專利範圍第16項所述的裝置，其中第二和第四個四端裝置爲公共汲極金屬氧化物半導體場效應電晶體(MOSFET)，第一和第二個金屬氧化物半導體場效應電晶體(MOSFET)的源極分別耦合至第一和第三個四端裝置的汲極，用作電感馬達的輸出端口，公共汲極耦合至輸入電壓，其中第一和第三個四端裝置的源極耦合接地。
  19. 如申請專利範圍第16項所述的裝置，其中一個或多個第一、第二、第三和第四個四端裝置包括集成的及其相應的集成瞬態電壓抑制器，形成在一個公共晶片上。
  20. 如申請專利範圍第16項所述的裝置，其中公共晶片包括一個第一導電類型的半導體材料層，其中第一和第二個金屬氧化物半導體場效應電晶體(MOSFET)都包括： 一個第二導電類型的半導體材料的本體區，形成在第一導電類型的半導體材料層頂部內； 一組一個或多個溝槽形成在第一導電類型的半導體材料層內，組中的每個溝槽都含有一個閘極電極，通過沿溝槽側壁和底部的閘極絕緣材料電絕緣，這組溝槽包括至少一個第一溝槽和一個第二溝槽，其中本體區在第一和第二溝槽之間；並且 一個或多個第一導電類型的半導體材料的源極區形成在本體區內。
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