JPH06103747B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06103747B2 JPH06103747B2 JP62191773A JP19177387A JPH06103747B2 JP H06103747 B2 JPH06103747 B2 JP H06103747B2 JP 62191773 A JP62191773 A JP 62191773A JP 19177387 A JP19177387 A JP 19177387A JP H06103747 B2 JPH06103747 B2 JP H06103747B2
- Authority
- JP
- Japan
- Prior art keywords
- contact
- drain
- source
- distance
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に絶縁ゲート型電界効果
トランジスタ（以下、MOSFETという）を静電気等の高電
圧による破壊から保護する回路を有する半導体装置に関
する。
トランジスタ（以下、MOSFETという）を静電気等の高電
圧による破壊から保護する回路を有する半導体装置に関
する。
外部端子に不所望な高電圧が印加された場合、それが入
力端子であれば入力保護回路を採用することによって入
力用トランジスタの高電圧による破壊を防止することが
できるが、出力端子もしくは入出力兼用端子の場合には
通常出力用トランジスタが接続されており、かかる端子
に高電圧が印加されると出力用トランジスタのPN接合を
介して基板にリークさせるようにしかなされていない。
力端子であれば入力保護回路を採用することによって入
力用トランジスタの高電圧による破壊を防止することが
できるが、出力端子もしくは入出力兼用端子の場合には
通常出力用トランジスタが接続されており、かかる端子
に高電圧が印加されると出力用トランジスタのPN接合を
介して基板にリークさせるようにしかなされていない。
以下に、CMOSトランジスタが形成された半導体基板の出
力用トランジスタを例に従来の技術を説明する。従来の
出力用MOSFETのレイアウトは第３図（ａ）の平面図と
（ｂ）の断面図に示すようにＰ型基板にＮ型のソース29
およびドレイン28を有し、ゲートは他結晶シリコン26か
らなっており、ゲート信号が供給される金属配線24とコ
ンタクトされている。ソース29は通常GND電位に保たれ
るため、GND用金属配線23と複数のポイントで接続され
ている。ドレインは外部引出配線25と複数のポイントで
コンタクトされ、外部引出配線25は出力用トランジスタ
から延びて外部接続端子に接続されている。さらに、CM
OS特有のラッチアップを防止するために出力用トランジ
スタのまわりにはGND配線23に接続されたP+拡散領域27
が形成されている。
力用トランジスタを例に従来の技術を説明する。従来の
出力用MOSFETのレイアウトは第３図（ａ）の平面図と
（ｂ）の断面図に示すようにＰ型基板にＮ型のソース29
およびドレイン28を有し、ゲートは他結晶シリコン26か
らなっており、ゲート信号が供給される金属配線24とコ
ンタクトされている。ソース29は通常GND電位に保たれ
るため、GND用金属配線23と複数のポイントで接続され
ている。ドレインは外部引出配線25と複数のポイントで
コンタクトされ、外部引出配線25は出力用トランジスタ
から延びて外部接続端子に接続されている。さらに、CM
OS特有のラッチアップを防止するために出力用トランジ
スタのまわりにはGND配線23に接続されたP+拡散領域27
が形成されている。
このように、出力用Ｎ型MOSFETを基板に直接形成するよ
うにパターン設計する場合、この周りを基板コンタクト
領域（P+領域27）で取り囲み寄生サイリスタ動作を防止
しなければならないが、面積縮少のためにP+領域27はで
きる限り出力用トランジスタに近接して形成するように
設計されていた。その結果、ドレインコンタクト31と基
板コンタクト30との距離d5と、ドレインコンタクト31と
ソースコンタクト32との距離d6の関係は、d5＜d6となっ
てしまう。この様な状態で外部端子を介して金属配線25
に静電気等による高電圧が印加された場合、電荷は最終
的にGNDへ抜けるから、ドレインコンタクト31により基
板コンタクト30へのパスと、ドレインコンタクト31より
ソースコンタクト32へのパスとの２つのパスが電荷の放
電パスとなる。
うにパターン設計する場合、この周りを基板コンタクト
領域（P+領域27）で取り囲み寄生サイリスタ動作を防止
しなければならないが、面積縮少のためにP+領域27はで
きる限り出力用トランジスタに近接して形成するように
設計されていた。その結果、ドレインコンタクト31と基
板コンタクト30との距離d5と、ドレインコンタクト31と
ソースコンタクト32との距離d6の関係は、d5＜d6となっ
てしまう。この様な状態で外部端子を介して金属配線25
に静電気等による高電圧が印加された場合、電荷は最終
的にGNDへ抜けるから、ドレインコンタクト31により基
板コンタクト30へのパスと、ドレインコンタクト31より
ソースコンタクト32へのパスとの２つのパスが電荷の放
電パスとなる。
しかしながら、上述したようにd5＜d6となっているが故
に、電荷の放電パスとしてはドレインコンタクト31から
基板コンタクト30へのパスが主となり、放電電流が基板
コンタクト31へ片寄って流れてしまうことになる。この
結果、２つのパスの平衡がとれず、設計値よりも低い電
圧で出力用トランジスタが破壊してしまうという欠点が
認識された。
に、電荷の放電パスとしてはドレインコンタクト31から
基板コンタクト30へのパスが主となり、放電電流が基板
コンタクト31へ片寄って流れてしまうことになる。この
結果、２つのパスの平衡がとれず、設計値よりも低い電
圧で出力用トランジスタが破壊してしまうという欠点が
認識された。
従って、本発明の目的は出力用トランジスタの破壊耐圧
を向上せしめることである。
を向上せしめることである。
本発明は、ドレインが外部接続端子に接続されるMOSFET
において、ドレインコンタクトとソースコンタクトとの
距離と、ドレインコンタクトとそれに近接する基板コン
タクトとの距離を等しくすることを特徴とする。
において、ドレインコンタクトとソースコンタクトとの
距離と、ドレインコンタクトとそれに近接する基板コン
タクトとの距離を等しくすることを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の平面図、同図（ｂ）
はＡ−Ａ′面の断面図である。GND用金属配線１はソー
ス７およびラッチアップ（寄生サイリスタ効果）防止用
のP+拡散領域５に接続され、外部接続端子に接続される
金属配線３はドレイン６に接続され、ゲート電極は多結
晶シリコン４からなり、その一端はゲート信号供給用の
配線６に接続されている。なお、図中11は層間絶縁膜、
12は熱酸化で形成されたフィールド酸化膜である。
はＡ−Ａ′面の断面図である。GND用金属配線１はソー
ス７およびラッチアップ（寄生サイリスタ効果）防止用
のP+拡散領域５に接続され、外部接続端子に接続される
金属配線３はドレイン６に接続され、ゲート電極は多結
晶シリコン４からなり、その一端はゲート信号供給用の
配線６に接続されている。なお、図中11は層間絶縁膜、
12は熱酸化で形成されたフィールド酸化膜である。
本実施例においては、ドレインコンタクト９と基板コン
タクト８との距離d1がドレインコンタクト９とソースコ
ンタクト10との距離d2と等しくなるように設計されてい
る。従って、MOSFETのドレインに静電気等による高電圧
が印加されても、電荷の放電による電流は２つのパスに
均等に分配され、従来のように片方のみに集中する事が
なくなり破壊電圧を著しく高くすることができる。な
お、ドレインコンタクト９から基板コンタクト８までの
パス中のPN接合は１つであるのに対し、ドレインコンタ
クト９からソースコンタクト10までのパス中のPN接合は
２つ存在するが静電破壊に至る電圧は非常に高電圧であ
るため、PN接合の数の差異は実質的に無視することがで
きるがこれをかみしてd1をd2より若干大きくしてもよ
い。
タクト８との距離d1がドレインコンタクト９とソースコ
ンタクト10との距離d2と等しくなるように設計されてい
る。従って、MOSFETのドレインに静電気等による高電圧
が印加されても、電荷の放電による電流は２つのパスに
均等に分配され、従来のように片方のみに集中する事が
なくなり破壊電圧を著しく高くすることができる。な
お、ドレインコンタクト９から基板コンタクト８までの
パス中のPN接合は１つであるのに対し、ドレインコンタ
クト９からソースコンタクト10までのパス中のPN接合は
２つ存在するが静電破壊に至る電圧は非常に高電圧であ
るため、PN接合の数の差異は実質的に無視することがで
きるがこれをかみしてd1をd2より若干大きくしてもよ
い。
第２図は、本発明の第２の実施例である。13はGND電位
の金属配線、14はゲート信号を供給する金属配線、15
は、ドレインを外部接続端子に接続される金属配線、16
はゲート電極としての他結晶シリコン、17は基板コンタ
クトを設ける為のP+型拡散層領域、18はドレインとして
のＮ型拡散層領域、19はソースとしてのＮ型拡散層領
域、20は基板コンタクト、21はドレイン上のコンタク
ト、22はソース上のコンタクトである。
の金属配線、14はゲート信号を供給する金属配線、15
は、ドレインを外部接続端子に接続される金属配線、16
はゲート電極としての他結晶シリコン、17は基板コンタ
クトを設ける為のP+型拡散層領域、18はドレインとして
のＮ型拡散層領域、19はソースとしてのＮ型拡散層領
域、20は基板コンタクト、21はドレイン上のコンタク
ト、22はソース上のコンタクトである。
この例の場合は、ドレイン上のコンタクト21とソース上
のコンタクト22との距離d3と、ドレイン上のコンタクト
21と基板コンタクト20との距離d4とがd3＝d4になるよう
に設定してある。この例の様にドレインの両側をソース
で挟む様な場合も同様にそれぞれのコンタクト間の距離
を均等にする事によって破壊電圧を高くする事ができる
とともに、第１図のものよりもさらに耐圧を高めること
ができる。
のコンタクト22との距離d3と、ドレイン上のコンタクト
21と基板コンタクト20との距離d4とがd3＝d4になるよう
に設定してある。この例の様にドレインの両側をソース
で挟む様な場合も同様にそれぞれのコンタクト間の距離
を均等にする事によって破壊電圧を高くする事ができる
とともに、第１図のものよりもさらに耐圧を高めること
ができる。
以上説明した様に、本発明はドレインが外部接続端子に
接続されるMOSFETの、ドレイン上のコンタクトとソース
上のコンタクトの距離に対して、ドレイン上のコンタク
トと基板コンタクトの距離を等しいか又は若干大きくす
ることにより、静電気等による高電圧が印加された場合
の破壊電圧を高くできる効果がある。
接続されるMOSFETの、ドレイン上のコンタクトとソース
上のコンタクトの距離に対して、ドレイン上のコンタク
トと基板コンタクトの距離を等しいか又は若干大きくす
ることにより、静電気等による高電圧が印加された場合
の破壊電圧を高くできる効果がある。
第１図（ａ）は本発明の第１の実施例の平面図、第１図
（ｂ）はＡ−Ａ′面の断面図、第２図は本発明の第２の
実施例の平面図、第３図（ａ）は従来例の平面図、第３
図（ｂ）はＡ−Ａ′面の断面図。 1,13,23……GND電位の金属配線、2,14,24……ゲート信
号を供給する金属配線、3,15,25……外部接続端子へ接
続される金属配線、4,16,26……ゲート電極としての他
結晶シリコン、5,17,27……基板コンタクトを設ける為
Ｐ型拡散層領域、6,18,28……MOSFETのドレインとして
のＮ型拡散層領域、7,19,29……MOSFETのソースとして
のＮ型拡散層領域、8,20,30……基板コンタクト、9,21,
31……MOSFETのドレイン上のコンタクト、10,22,32……
MOSFETのソース上のコンタクト、11,13……層間絶縁
膜、12,34……熱酸化膜。
（ｂ）はＡ−Ａ′面の断面図、第２図は本発明の第２の
実施例の平面図、第３図（ａ）は従来例の平面図、第３
図（ｂ）はＡ−Ａ′面の断面図。 1,13,23……GND電位の金属配線、2,14,24……ゲート信
号を供給する金属配線、3,15,25……外部接続端子へ接
続される金属配線、4,16,26……ゲート電極としての他
結晶シリコン、5,17,27……基板コンタクトを設ける為
Ｐ型拡散層領域、6,18,28……MOSFETのドレインとして
のＮ型拡散層領域、7,19,29……MOSFETのソースとして
のＮ型拡散層領域、8,20,30……基板コンタクト、9,21,
31……MOSFETのドレイン上のコンタクト、10,22,32……
MOSFETのソース上のコンタクト、11,13……層間絶縁
膜、12,34……熱酸化膜。
Claims (1)
- 【請求項１】外部接続端子にドレイン（又はソース）が
接続される絶縁ゲート型電界効果トランジスタに対し
て、ドレイン（又はソース）コンタクトとこれに近接し
て設けられた基板コンタクトとの距離が前記絶縁ゲート
型電界効果トランジスタのドレイン（又はソース）コン
タクトとソース（又はドレイン）コンタクトとの距離と
実質的に等しいか、もしくは若干大きくなるようにした
事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191773A JPH06103747B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191773A JPH06103747B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435956A JPS6435956A (en) | 1989-02-07 |
| JPH06103747B2 true JPH06103747B2 (ja) | 1994-12-14 |
Family
ID=16280287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191773A Expired - Lifetime JPH06103747B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103747B2 (ja) |
-
1987
- 1987-07-30 JP JP62191773A patent/JPH06103747B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435956A (en) | 1989-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5190913B2 (ja) | 半導体集積回路装置 | |
| JPH07202126A (ja) | 半導体装置 | |
| US4261004A (en) | Semiconductor device | |
| JPH10189756A (ja) | 半導体装置 | |
| JP3169844B2 (ja) | 半導体装置 | |
| JP2996722B2 (ja) | 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 | |
| JP4295370B2 (ja) | 半導体素子 | |
| JP6838504B2 (ja) | 半導体装置および半導体回路装置 | |
| JP2755619B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH06103747B2 (ja) | 半導体装置 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JP2611639B2 (ja) | 半導体装置 | |
| JPH0821630B2 (ja) | 半導体装置 | |
| JP3271435B2 (ja) | 半導体集積回路装置 | |
| JP3319445B2 (ja) | 半導体装置 | |
| TWI231593B (en) | Line skeleton of power MOS product having gate-source protection diode | |
| JP3134443B2 (ja) | 半導体入力保護装置 | |
| JPS63291470A (ja) | 半導体集積回路装置の保護回路 | |
| JPS58186959A (ja) | 半導体装置 | |
| JPH10125907A (ja) | 保護回路付きｍｏｓ電界効果型トランジスタ | |
| JPH0468575A (ja) | 半導体集積回路の静電破壊保護素子 | |
| JPH0629466A (ja) | 半導体集積回路 | |
| JPS6336554A (ja) | 半導体装置 | |
| JPH0752775B2 (ja) | 入力保護回路装置 | |
| JP2001053237A (ja) | 半導体装置および半導体装置の製造方法 |