CN107768368A - Usb‑c型负荷开关的esd保护 - Google Patents

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Abstract

在一个公共芯片上的MOSFET和静电放电(ESD)保护器件，包括一个带有源极、栅极和漏极的MOSFET，以及一个ESD保护器件，用于实现二极管功能，偏置后防止电流通过公共芯片从源极流至漏极。

Description

USB-C型负荷开关的ESD保护
技术领域
本发明主要涉及集成电路，更确切地说是USB-C型负荷开关的静电放电保 护。
背景技术
通用串行总线(USB)系统是一个热插拔系统，因此USB组件会受到静电 放电(ESD)的影响。目前最先进的USB集成电路(ICS)是在高集成CMOS 上制造的，使它们对ESD事件有关的高静电电压的损害非常敏感。然而，ESD 保护还没有USB规范的具体要求。
有些USB集线器芯片从内部受到500V至2kV范围的ESD保护。由于 IEC61000-4-2通常要求商用设备通过ESD抗扰度实验，对于空气放电的电压高 达15kV，对于接触放电电压高达8kV，因此这可以提供一种虚假的安全感。每 个测试级别需要在每个极性有十次脉冲。IEC规范允许所有的电缆在测试中连接 到设备上。因此，设备可以通过所连接的屏蔽USB电缆，通过特定的法规测试。 用于USB-C型负荷开关的IEC61000ESD保护可以提供额外的板级建造材料， 利用瞬态电压抑制器(TVS)二极管，增加了系统的总成本。
然而，根据定义，USB是一个热插拔总线。当插座打开时，它很容易受到 潜在的危害而受损。用户在插拔外围设备或只是接触周围开关时，就可能造成损 坏。不一定非要与端口物理接触。距离导电表面几厘米远就可以发生空气放电。 高静电电压或导电ESD电流，可能发生对USB接口IC的损坏。造成的损坏可 能是灾难性的或潜在的。潜在的损坏会在ESD事件发生很久之后才表现出来。 因此，虽然USB ESD保护尚未成为USB规格的一个具体要求，但ESD保护却 是必须的。
目前，可以利用瞬态电压抑制器(TVS)二极管，为USB-C型负荷开关的IEC61000ESD保护提供额外的板级材料构建。然而，提供这种板级保护会增加 系统的总成本。因此，要满足IEC6100-4-5的IEC额定要求的30V ESD保护， 要求在IC上有较大的硅面积，这会显著增加IC芯片尺寸和成本。因此，必须为 USB组件提供集成的低成本ESD保护。
正是在这样的背景下，提出了本发明的实施例。
发明内容
本发明公开了一种器件，包括：两个或多个MOSFET以及一个静电放电 (ESD)保护器件，形成在一个公共芯片上，其中两个或多个MOSFET中的每 一个MOSFET都具有源极、栅极和公共漏极，其中配置ESD保护器件，以实现 二极管功能，防止电流通过公共芯片从地电势流至公共漏极，其中公共芯片包 括：
一层第一导电类型的半导体材料；其中两个或多个MOSFET中的每个 MOSFET都包括一个第二导电类型的半导体材料的本体区，形成在第一导电类 型的半导体材料层的顶部内；一组两个或多个沟槽形成在第一导电类型的半导体 材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅极 绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体区 在第一和第二沟槽之间，一个或多个第一导电类型的半导体材料的源极区形成在 本体区内，其中所述的两个或多个MOSFET包括第一和第二MSOFET，连接在 背对背结构中。
其中ESD保护器件包括一个第二导电类型的半导体材料区，其中第一导电 类型的半导体材料层和第二导电类型的半导体材料区之间的交界面起结型二极 管的作用。
其中第二导电类型的半导体材料区为第二导电类型的半导体衬底，其中第一 导电类型的半导体材料层为一个外延层，形成在第二导电类型的半导体衬底上。
其中ESD保护器件包括一个MOSFET结构，起二极管的作用。
本发明所公开的器件还包括第一和第二个横向PNP结构，每个横向PNP结 构都具有发射极、基极和集电极，其中第一和第二个横向PNP结构的发射极分 别连接到第一和第二个MOSFET的源极，其中第一和第二个横向PNP结构的基 极相互连接起来，并连接到EST保护结构，其中第一和第二个横向PNP结构的 集电极接地。
其中本体区用作集电极，源极区用作发射极，外延层用作第一和第二个 MOSFET的漏极，以及第一和第二个横向PNP结构的集电极。
本发明所公开的器件还包括一个或多个额外的MOSFET结构，形成在外延 层中，其中每个MOSFET结构都有单独的源极接头，并共同使用一个公共漏极。
本发明所公开的器件还包括一个第一导电类型的半导体材料额外层，位于第 一导电类型的半导体材料的一个底面金属层下方，一个第二导电类型的半导体材 料层位于第一导电类型的半导体材料额外层下方，第二金属层位于第二导电类型 的半导体材料层下方，其中ESD保护器件包括一个垂直PN结，由第一导电类 型的半导体材料额外层、第二导电类型的半导体材料层以及金属层制成。
本发明所公开的器件还包括一个控制器集成电路(IC)耦合到一个或多个 MOSFET上，其中控制器IC形成在一个IC芯片上，IC芯片与公共芯片隔开。
本发明进一步公开了一种器件，包括：两个或多个MOSFET，形成在一个 公共芯片上，其中两个或多个MOSFET中的每一个MOSFET都具有源极、栅极 和公共漏极，其中所述的两个或多个MOSFET包括第一和第二MSOFET，连接 在背对背结构中；一个控制器集成电路(IC)耦合到一个或多个MOSFET上， 其中控制器IC形成在一个IC芯片上，IC芯片与公共芯片隔开；一个ESD保护 器件的ESD芯片；其中IC芯片和含有ESD保护器件的ESD芯片都位于公共芯 片的反转顶面上，其中背部金属层就形成在公共芯片上，其中ESD芯片底部的 阴极电极通过导电粘结剂层，连接到背部金属层，IC芯片具有一个底面，通过 非导电粘结剂层连接到背部金属层。
所述的器件还包括一个或多个引线连接，连接IC芯片和ESD芯片顶面上的 电极。
本发明还公开了一个半桥式器件，包括：第一和第二个四端器件，分别含有 第一和第二个金属氧化物半导体场效应晶体管(MOSFET)以及第一和第二个集 成的瞬态电压抑制器，其中MOSFET分别包括源极、栅极和漏极，其中配置瞬 态电压抑制器是为了防止电流从漏极流向地。
其中第一个四端器件和第一个集成的瞬态电压抑制器形成在第一个公共芯 片上，其中第二个四端器件和第二个集成的瞬态电压抑制器形成在第二个公共芯 片上。
其中第一或第二个公共芯片包括一个第一导电类型的半导体材料层，其中第 一或第二个MOSFET包括：一个第二导电类型的半导体材料本体区形成在第一 导电类型的半导体材料层顶部内；一组一个或多个沟槽形成在第一导电类型的半 导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的 栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本 体区在第一和第二沟槽之间；并且一个或多个第一导电类型的半导体材料的源极 区形成在本体区内。
其中第一或第二个公共芯片包括一个第一导电类型的半导体材料层，其中第 一和第二个MOSFET都包括：一个第二导电类型的半导体材料的本体区，形成 在第一导电类型的半导体材料层顶部内；一组一个或多个沟槽形成在第一导电类 型的半导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和 底部的栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽， 其中本体区在第一和第二沟槽之间；并且一个或多个第一导电类型的半导体材料 的源极区形成在本体区内。
本发明还公开了一种全桥式器件，包括第一和第二个四端器件串联，构成第 一个半桥式，第三和第四个四端器件串联，构成第二个半桥式，其中每个四端器 件都包括第一和第二个金属氧化物半导体场效应晶体管(MOSFET)以及第一和 第二个集成的瞬态电压抑制器，其中MOSFET分别含有源极、栅极和漏极，其 中配置瞬态电压抑制器是为了防止电流从漏极流向地。
其中第一和第三个四端器件的源极耦合接地，其中第二和第四个四端器件的 漏极耦合至输入电压。
其中第二和第四个四端器件为公共漏极MOSFET，第一和第二个MOSFET 的源极分别耦合至第一和第三个四端器件的漏极，用作电感马达的输出端口，公 共漏极耦合至输入电压，其中第一和第三个四端器件的源极耦合接地。
其中一个或多个第一、第二、第三和第四个四端器件包括集成的及其相应的 集成瞬态电压抑制器，形成在一个公共芯片上。
其中公共芯片包括一个第一导电类型的半导体材料层，其中第一和第二个MOSFET都包括：一个第二导电类型的半导体材料的本体区，形成在第一导电 类型的半导体材料层顶部内；一组一个或多个沟槽形成在第一导电类型的半导 体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅 极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体 区在第一和第二沟槽之间；并且一个或多个第一导电类型的半导体材料的源极区 形成在本体区内。
附图说明
阅读以下详细说明并参照附图之后，负荷开关ESD保护的各个方面及优势 将显而易见：
图1表示依据原有技术，带有附加板上静电放电(ESD)保护的传统的USB-C 型负荷开关器件的电路图。
图2表示依据本发明的一个实施例，一种带有MOSFET和ESD保护集成在一 个单独芯片上的器件的电路图。
图3表示依据本发明的一个可选实施例，一种带有集成ESD保护的双芯片负 荷开关器件的电路图。
图4A表示依据本发明的一个可选实施例，集成ESD保护的双芯片负荷开关 器件的电路图。
图4B表示图4A中负荷开关器件的第一芯片的剖面图。
图4C表示在图4A所述负荷开关器件的“堆栈芯片”可选实施例中，第一 芯片的一个可选实施例的剖面图。
图4D表示图4A中封装状态下，负荷开关器件示例的俯视图。
图5A表示依据本发明的一个可选实施例，集成ESD保护的双芯片负荷开关 器件的电路图。
图5B表示图5A所示负荷开关器件的第一芯片的剖面图。
图5C表示图5A中含有一个底部二极管的负荷开关器件的第一芯片的一个 可选实施例的剖面图。
图5D表示在图5A所示的负荷开关器件的“堆栈芯片”的可选实施例中， 第一芯片的另一个可选实施例的剖面图。
图5E表示依据本发明的一个可选实施例，非封装状态下图5A所示的负荷开 关器件示例的俯视图。
图6A表示依据本发明的一个可选实施例，集成ESD保护的双芯片负荷开关 器件的电路图。
图6B表示在图6A中，负荷开关器件的第一芯片的剖面图。
图7A表示依据本发明的一个可选实施例，集成ESD保护的双芯片负荷开关 器件的电路图。
图7B表示图7A中所示的负荷开关器件的第一芯片的剖面图。
图7C表示图7A中负荷开关器件的第一芯片的一个可选实施例的剖面图。
图8A表示依据本发明的一个可选实施例，集成ESD保护的“反转芯片”负 荷开关器件的俯视图。
图8B表示图8A所示的反转芯片实施例的剖面图。
图9A表示依据本发明的一个实施例，非封装状态下单独MOSFET的负荷开 关器件示例的俯视图。
图9B表示依据本发明的一个实施例，非封装状态下负荷开关器件示例的俯 视图。
图10表示依据本发明的一个可选实施例，集成ESD保护的“半桥型”负荷 开关器件的电路图。
图11表示依据本发明的一个可选实施例，集成ESD保护的“全桥型”负荷 开关器件的电路图。
具体实施方式
引言
瞬态电压抑制器(TVS)是用于保护集成电路被集成电路上的过电压造成的 损坏。设计集成电路，使其在电压的正常范围内工作。然而，在静电放电(ESD)、 电瞬变和闪电等情况下，未预期的、不可控的高压可能意外地撞击电路。TVS器 件必须在发生这种过电压情况时，为规避可能对集成电路造成的损坏提供保护。 随着集成电路中配置的易受到过电压损坏的器件数量逐渐增多，对TVS保护的要 求也不断提高。TVS可以典型应用于USB电源和数据线保护、数字视频接口、高 速以太网、笔记本电脑、显示器和平板显示等。
图1表示依据原有技术，带有附加板上ESD保护的传统的USB-C型负荷开关 器件100的电路图。这种传统系统通常包含两种结构中的一种。在第一个结构中， USB-C型负荷开关包括四个独立元件，分别是一个IC 101、两个MOSFET 103和 105以及一个提供ESD保护的TVS 107。在本结构中，TVS器件含有附加板级材料 的构建，这增加了系统总成本。在可选结构中(图中没有表示出)，USB-C型负 荷开关包括一个单片IC、MOSFET以及TVS，在一个芯片上。然而，为了提供浪 涌保护的所需级别(例如IEC6100-4-5的30V保护)，芯片必须特别大，相应地也 会特别贵。
因此，对于带有IEC额定ESD保护的器件来说，必须提供有竞争力的芯片尺 寸以及低成本的制备方案。图2依据本发明的一个方面，提出了针对这些需求的 一种示例器件。图2表示一个四端器件200的电路图，其中MOSFET 210和ESD 保护器件220集成在一个单独芯片201上。ESD保护器件220包括一个用作二极 管的TVS，其阴极连接到MOSFET的漏极，其阳极连接到单独垫230上，用于将 器件接地。除了MOSFET的源极、栅极和漏极端之外，垫230提供器件的第四端。
图3表示依据本发明的一个可选方面，集成ESD保护的公共漏极MOSFET器 件300的电路图。图3所示的示例器件包括背对背MOSFET 310和312以及ESD 保护器件320，它们都集成在一个公共半导体芯片301上。ESD保护器件320包 括一个用作二极管的TVS，其阴极连接到MOSFET 310和312的公共漏极，其阳 极连接到单独垫330上，用于将器件接地。除了MOSFET 310和312各自的源极 和漏极端之外，作为一个选择，附加垫340连接到MOSFET 310和312的公共漏 极，用于提供外部连接。
图4A表示依据本发明的一个可选方面，带有集成ESD保护的双芯片负荷开 关器件400的电路图。图4A的示例器件包括一个第一芯片401和一个第二芯片 402。第一芯片401包括背对背MOSFET 410和412以及一个ESD保护器件420。 ESD保护器件420包括一个带有二极管功能的TVS。ESD保护器件420与MOSFET 410和412共同使用漏极。第二芯片402包括一个控制器IC 490，通过选择性地 使用它们各自栅极的控制电压，切换MOSFET 410、412的开关。MOSFET 410和 412的栅极由IC 490控制。第一芯片401和第二芯片402共同封装成为一个单独 封装器件400。设计示例器件400，以便在7V至30V之间的设计电压下短接至 地，从而可以获得IEC6100-4-5的IEC保护额定值。
图4B表示图4A所示的双芯片负荷开关器件示例的第一芯片401的剖面图。 作为示例，芯片401包括一个P掺杂半导体层430，其中重N+掺杂半导体层432 和轻N-掺杂外延层434形成在它上面。作为示例，但不作为局限，将N+掺杂掩 埋层注入到P衬底顶部之后，轻掺杂N-型外延硅层可以生长在P衬底上方。N- 型掺杂离子的示例包括磷和砷。在外延层434的顶层中，至少制备两个P本体区 445和445’，例如通过硼等适合的P-型掺杂离子掩膜注入。栅极沟槽441和441’ 形成在P本体区445、445’附近的外延层434中。栅极电极443、443’形成在栅 极沟槽中，并通过内衬栅极沟槽441、441’侧壁和底部的栅极绝缘层450、450’(例如热氧化物层)，与外延层434和本体区445、445’电绝缘。如图所示，第一 和第二N+源极区447和447’形成在本体区445、445’中，在栅极沟槽441、441’ 附近。本体区445、栅极电极441、栅极绝缘层450和源极区447分别构成第一 MOSFET 410。本体区445’、栅极电极443’、栅极绝缘层450’和源极区447’分别 构成第二MOSFET 412。N+掺杂层432作为MOSFET 410、412的公共漏极。通过 合适图案的绝缘层、金属层以及形成在外延层434上的接触结构，第一和第二MOSFET 410、412可以配置成背对背结构，但是为了简化，图4B没有表示出来。 这种结构允许第一MOSFET 410的本体445和源极447短接，并连接到芯片顶面 上的第一源极端，以便连接到Vbus，而第二MOSFET 412的本体445’和源极447’ 短接，并连接到芯片顶面上的第二源极端，以便连接到VIN。通过栅极滑道和垂 直接头，可以形成到第一和第二MOSFET的栅极443、443’各自的电连接，就像 在芯片顶面上提供第一和第二栅极端的传统做法一样。在芯片顶面上，通过扩散 片或到N+层432的掩埋金属接触，可以选择提供电连接到公共漏极的接触垫。
ESD保护器件420通过一个TVS二极管提供ESD保护，TVS二极管包括一个 垂直PN结，形成在N+掺杂层432和P掺杂层430之间。芯片401过衬底背面 的金属层480制备外部电接头，从衬底背面注入附加的P+掺杂物，以便提高与 金属层480的欧姆接触。金属层480可以由各种金属制成，包括作为示例，但不 作为局限的铝或铜。金属层480提供到TVS二极管阳极的接触垫。
图4C表示图4A所示负荷开关器件的“堆栈芯片”可选实施例的剖面图。 在本例中，利用两个不同的衬底堆栈在一起作为一个单独的芯片，制成单独芯片 401A。重N+掺杂层432形成在P掺杂半导体衬底430上。然后，金属层470形 成在N+掺杂层432上。承载轻N-掺杂外延层434的重掺杂N+半导体衬底层460 连接到金属层470，最好是由一个金属层沉积到重掺杂N+半导体衬底层460底 部。如图4B中的装置所示，MOSFET 410、412具有栅极沟槽441、441’，栅极 443、443’和栅极绝缘物450、450’、本体区445、445’和源极区447、447’形成在外延层434顶部中。N+衬底460作为MOSFET 410、412的公共漏极。
如图4B中的实施例所示，通过合适图案的绝缘层、形成在芯片顶面上的金 属层以及接触结构(图中没有表示出)，第一和第二MOSFET 410、412可以配置 成背对背结构，接触结构使第一MOSFET 410的本体445和源极447短路并连接 到Vbus，而第二MOSFET 412的本体445’和源极447’短路并连接到VIN。通过栅极 滑道和垂直接头，制备到第一和第二MOSFET栅极443、443’的单独电接触，就 像芯片顶面上的传统做法一样。
ESD保护带有TVS二极管420，TVS二极管420来自于垂直PN结，形成在P 衬底430和N+层432之间的交界面处。芯片401A通过衬底430背面的金属层 480制成外部接触，从衬底430背面注入附加的P+掺杂物，以提高到金属层480 的欧姆接触。金属层480可以由各种金属制成，包括作为示例，但不作为局限的 铝或铜。参见图3，垫330带有金属层480。
有多种方式，其中集成MOSFET和TVS器件可以封装集成电路，用于ESD保 护。图4D表示非局限性示例，表示图4A中封装状态下，负荷开关器件400示 例的俯视图。示例器件400包括一个第一芯片401，安装在引线框405的晶片垫 406上，底部金属层480电连接到晶片衬垫406上，用作接地。第二芯片402安 装在一部分第一芯片401上方。如图4A-4C所示，第一芯片401包括背对背 MOSFET 410和412以及TVS二极管420。可以制成源极接触，例如通过引线接 合482，从IC 490上的端口到第一芯片上的源极接触垫410’、412’，并且从源极 接触垫410’、412’到分布在晶片衬垫406周围各自的引线上。在第一芯片401顶 面上的源极接触垫410’、412’可以通过垂直电接头，分别电连接到第一和第二 MOSFET 410、412的源极区445、445’，例如以钨插头的形式，就像通常的做法 一样。通常来说，本体区445、445’短接至各自的源极区447、447’。与之类似， 可以形成栅极接触，例如通过从IC 590上其他端的引线接合到第一芯片501顶面 上的栅极接触垫410”、412”。栅极接触垫410”、412”可以通过垂直电接触，例 如通常使用的钨插头和栅极滑道，分别电连接到第一和第二MOSFET 410、412的栅极电极543、543’。
图5A表示依据本发明的一个可选实施例，集成ESD保护的双芯片负荷开关 器件500的电路图。图5A所示示例包括一个第一芯片501和一个第二芯片502。 第一芯片501包括背对背MOSFET 510和512以及ESD保护器件。在本实施例中， ESD保护器件520包括一个第三MOSFET结构，通过其源极和栅极接地，作为 TVS二极管。第三MOSFET 514和MOSFET 510和512共同使用一个栅极。第二芯 片502包括一个IC 590，例如栅极驱动器IC。MOSFET 510、512和520具有被IC 590控制的栅极，第三MOSFET514的源极和栅极可以通过IC 590上的引脚接地。 作为示例，但不作为局限，可以设计器件500在7V至30V之间的设计电压下， 短接至地，从而获得IEC 6100-4-5的IEC保护额定值。
图5B表示图5A中双芯片负荷开关器件示例的第一芯片501的剖面图。与 图4B所示的芯片401和图4C所示的芯片401A不同，示例芯片501可以形成在 重N+掺杂半导体衬底层532和轻N-掺杂外延层534上。如图5B所示，第一、 第二和第三MOSFET 510、512和514的P本体区545、545’和546形成在外延层 顶部中。第一、第二和第三MOSFET 510、512和514还分别包括栅沟槽541、541’、 542，其中栅极电极543、543’和544以及栅极绝缘物550、550’和552形成在外 延层534中，N+源极区547、547’和548形成在本体区545、545’和546中，如 图所示。N+掺杂衬底层532用作全部三个MOSFET 510、512、514的公共漏极。
如图4B和4C的实施例所示，通过合适图案的绝缘层、金属层和接触结构(图 中没有表示出)第一和第二MOSFET 510、512可以配置成背对背结构，接触结 构允许第一MOSFET510的本体545和源极547短路，并连接到VIN。通过栅极滑 道和垂直接头，可以制成到第一和第二MOSFET的栅极543、543’各自的电接触， 就像传统的做法一样。
在图5B所示的实施例中，ESD保护器件520由第三MOSFET 514提供。第三 MOSFET514的栅极544、本体546和源极548都可以电连接到地，并通过图案 合适的上述带图案的绝缘层、金属层和接触结构，与不需要的短路电路绝缘。如 果需要这样的结构，可以通过衬底层530背面的金属层580，芯片501制成外部 电接触，以便为公共漏极提供接触垫。金属层580可以由各种金属制成，包括作 为示例，但不作为局限的铝或铜。
在图5A和图5B的示例中，ESD保护由第三MOSFET 514的体二极管/寄生 NPN晶体管提供，第三MOSFET 514的栅极544、本体546以及源极548通过顶 部接触，连接到地。在本实施例中，所有三个MOSFET 510、512、514的公共漏 极都由N+半导体衬底层532制成。可选实施例包括由第三MOSFET 514的体二极 管/寄生NPN晶体管以及底部二极管520’提供的ESD保护，其中底部二极管520’ 与第三MOSFET 514并联，在公共漏极和地之间，在图5C和5D所示的实施例中。
图5C表示第一芯片501的一个可选实施例的剖面图，包括一个底部二极管 520’与第三MOSFET 514并联，在公共漏极和地之间。与图4B所示的芯片401类 似，示例芯片501A形成在P掺杂半导体层530上，其中重N+掺杂层532和轻 N-掺杂外延层534形成在P掺杂半导体层530上。就像图5A所示的实施例那样， 第一、第二和第三MOSFET 510、512和514的P本体区545、545’和546形成在 外延层534的顶部。第一、第二和第三MOSFET 510、512和514分别还包括栅 极沟槽541、541’、542，其中栅极电极543、543’和544以及栅极绝缘物550、 550’和552形成在外延层534内，N+源极区547、547’和548形成在本体区545、 545’和546中，如图所示。N+掺杂衬底层532作为全部三个MOSFET 510、512、 514的公共漏极。
图5D表示在图5A所示的负荷开关器件的“堆栈芯片”可选实施例中，第 一芯片501的一个可选实施例的剖面图。与图4C所示芯片401A类似，利用堆 栈在一起的两个不同的衬底，作为一个单独芯片，可以制成示例芯片501A’。重 N+掺杂层532形成在P掺杂半导体衬底530上。然后，在半导体衬底层532上 制备金属层570。重掺杂N+半导体衬底层560连接到金属层570。轻N-掺杂外延 层534形成在重N+掺杂半导体衬底层560上。就像图5A所示的实施例那样，具 有栅极沟槽541、541’和542的MOSFET 510、512和514，带有栅极543、543’ 和544、栅极绝缘物550、550’和552、本体区545、545’和546以及源极区547、 547’和548形成在外延层534顶部。N+半导体层560作为全部三个MOSFET 510、 512、514的公共漏极。
就像图5A所示的实施例那样，在图5C和5D的实施例中，通过合适图案的 绝缘层、金属层和接触结构(图中没有表示出)第一和第二MOSFET 510、512 可以配置成背对背结构，接触结构允许第一MOSFET 510的本体545和源极547 短路，并连接到VIN。通过栅极滑道和垂直接头，可以制成到第一和第二MOSFET 的栅极543、543’各自的电接触，就像传统的做法一样。
图5E表示未封装状态下，图5A所示示例负荷开关器件的俯视图500A。图 5E所示的示例器件包括一个第一芯片501和第二芯片502，安装在一部分第一芯 片501上。第一芯片501包括背对背MOSFET 510和512以及一个ESD保护器件 520，如图5B所示。ESD保护器件包括一个第三MOSFET，可以配置成图5A-5D 所示的MOSFET 514那样，作为一个TVS二极管，通过它接地。第三MOSFET 514 的本体区546和源极区548的布局，由图5D所示的T-形阴影区表示。还可选择， 第三MOSFET 514沉积在第一芯片的边缘附近，包围着MOSFET 510和512。如上 所述，第三MOSFET 514与MOSFET 510和512共同使用一个公共漏极，以N+层 532的形式。第二芯片502包括一个IC 590，例如一个USB负荷开关IC，例如负 荷开关驱动IC。第一和第二MOSFET 510、512和(可选的)第三MOSFET 514具 有各自的栅极，由IC 590控制。第三MOSFET 514的栅极544沿本体546和源极 548，通常连接到地，如图5B所示，然而，在一些实施例中，栅极544可以连接 到第二芯片IC上的有源引脚，以便为栅极加载变化的电压。这种实施例必须有 效，以便较早地触发TVS，即在BV较低时，通过所加栅极电压(dv/dt控制)快速变化时栅极544的偏置。
可以制成源极接触，例如通过引线接合从IC 590上的端口到第一芯片上的源 极接触垫510’、512’。第一芯片510顶面上的源极接触垫510’、512’可以通过垂 直电接触，分别电连接到第一和第二MOSFET 510、512的源极区545、545’，例 如以钨插头的形式，就像传统的做法一样。通常来说，本体区545、545’短接至 各自的源极区547、547’。与之类似，可以制成栅极接触，例如通过引线接合从 IC 590的其他端口到第一芯片501顶面上的栅极接触垫510”、512”。栅极接触垫 510”、512”分别电连接到第一和第二MOSFET 510、512的栅极电极543、543’， 通过垂直电接触，例如钨插头和栅极滑道，就像传统的做法一样。
此外，通过垂直电接触，例如钨插头，在第一芯片501顶面上的TVS接触垫 520”可以电连接到第三MOSFET 514的栅极电极544、本体区546和源极区548。 以任何合适的方式，例如引线接合，TVS接触垫520”可以电连接到IC 590相应的 接地引脚。在一个可选实施例中，栅极544连接到第二芯片IC上的有源引脚， 以便在较低的电压下触发TVS，独立的TVS接触垫(图中没有表示出)用于将栅 极544分别连接到IC 590的控制引脚，将本体546和源极548连接到IC 590相 应的接地引脚。如图4D所示，除了晶片垫将连接到公共漏极，而非接地端之外， 器件500A可以连接到引线框的晶片垫上。在这种情况下，第一芯片用可选的第 一芯片501A或501A’代替，晶片垫将是接地端。
图6A表示依据本发明的另一个可选实施例，集成ESD保护的双芯片负荷开 关器件600的电路图。图6A所示的示例器件包括一个第一芯片601和一个第二 芯片602。第一芯片601包括背对背MOSFET 610和612以及一个ESD保护器件 620。ESD保护器件620包括一个带有二极管620’的TVS，第一和第二水平PNP 晶体管611、613的基极连接到MOSFET 610、612的一个公共漏极，它们的集电 极接地，它们的发射极分别连接到第一和第二MOSFET的源极。ESD保护器件620 与MOSFET 610和612共同使用一个公共漏极。第二芯片602包括IC 690，例如USB负荷开关IC，例如驱动器IC。MOSFET 610和612的栅极由IC 690控制。设 计示例器件600在7V至30V之间的指定电压下短接至地，从而可以获得IEC 6100-4-5或IEC 6100-4-2的IEC保护额定值，这是系统级ESD。
图6B表示图6A所示的示例双芯片负荷开关器件的第一芯片601的剖面图。 示例芯片601包括一个P掺杂半导体层630，其中重掺杂N+半导体层632和次 重N-掺杂外延层634形成在它上面。P本体区645、645’形成在外延层634的顶 层内。含有栅极电极643、643’的栅极沟槽641、641’形成在外延层634和P本 体区645、645’中，栅极电极643、643’被绝缘物(例如氧化物)隔开。源极区 647、647’形成在本体区645、645’中。本体区645、645’、带有栅极电极643、643’ 的栅极沟槽641、641’以及源极区647、647’构成第一和第二MOSFET 610、612， 第一和第二MOSFET 610、612可以通过重掺杂N+半导体层632提供的公共漏极， 配置成背对背结构。一个额外的P区636形成在外延层634中。额外的P区636 用作横向PNP晶体管611、613的集电极。电接触694(例如金属垫)提供一个 导电通路，将集电极636接地。
ESD保护器件620包括由MOSFET 610、612的本体区645、645’构成的横向 PNP晶体管611、613，作为发射极，额外的P区636的附近部分作为集电极， 本体区和集电极之间的那部分外延层634作为横向PNP晶体管611、613的公共 漏极。与图4B所示的实施例类似，芯片601可以接触到衬底630底部的金属平 板680，以提供到TVS二极管620’阴极的接地端。还可选择，堆栈形式的外部二 极管，与图4C所示的二极管420类似，在重掺杂N+半导体层630和二极管620’ 的阴极之间具有一个金属层。
图7A表示依据本发明的一个可选方面，集成ESD保护的双芯片负荷开关器 件700的电路图。图7A所示的示例器件包括一个第一芯片701和一个第二芯片 702。第一芯片701包括背对背MOSFET 710和712以及ESD保护器件720。ESD 保护器件720包括一个额外的MOSFET结构714，其源极、本体和栅极接地，其 方式与图5A-5C所示MOSFET 514类似。MOSFET714与横向PNP晶体管711、713 共同起作用，横向PNP晶体管711、713的方式与图6A-6B所示类似。ESD保护 器件720与MOSFET 710和712共同使用这个漏极。第二芯片702包括IC 790，例如MOSFET驱动器IC。MOSFET 710和712具有由IC 790控制的栅极。设计示 例器件700在7V至30V之间指定的电压下短接至地，从而可以获得IEC 6100-4-5 的IEC保护额定值。
图7B表示图7A所示示例双芯片负荷开关器件的第一芯片701的剖面图。 示例芯片701形成在重掺杂N+半导体衬底730上，重掺杂N+半导体衬底730承 载次重N-掺杂外延层732。MOSFET 710、712和714的P本体区745、745’和745” 形成在外延层732的顶层中。栅极沟槽741、741’、741”形成在外延层732和P 本体区745、745’和745”中，栅极沟槽741、741’、741”含有绝缘栅电极743、743’、 743”被绝缘物750、750’、750”(例如氧化物)隔开。N+源极区747、747’和747” 分别形成在本体区745、745’和745”，如图所示。本体区745、带有栅极743的 绝缘栅沟槽741以及源极区747共同构成第一MOSFET 710。本体区745’、带有 栅极743’的栅极沟槽741’以及源极区747’共同构成第二MOSFET 712。通过半导 体衬底730提供的公共漏极，将第一和第二MOSFET配置成背对背结构。
第三MOSFET 714包括P本体区745”、含有形成在外延层732中的绝缘栅极 743”的栅极沟槽741”以及形成在本体区745”中的P本体区745”和源极区747”。 可以将第三MOSFET配置成二极管，例如将其栅极电极743”一直连接到源极电 势。
布置额外的P区746，使一部分该区位于第一和第二MOSFET 710和712之 间，作为横向PNP晶体管711、713的集电极。如图6A-6B所示的实施例所示， MOSFET 710、712的本体区745、745’作为横向PNP晶体管711、713的发射极， 额外的P区746的邻近部分作为集电极。本体区745、745’和发射极746之间的 那部分外延层732用作横向PNP晶体管711、713的公共漏极。电接触794(例 如一个金属垫)提供导电通路，将集电极746接地。作为一个选择，额外的P 区746可以作为P本体区745”的一个延伸物，在第一和第二MOSFET 710、712 之间。如图7C所示，第三MOSFET 714包括一个P本体区745”，位于第一和第 二MOSFET 710、712之间。在栅极沟槽之外的那部分P本体区745”分别作为横 向PNP晶体管711、713的集电极。如图6A-6B所示器件，第一和第二MOSFET 结构共同使用一个公共漏极，由外延层732和衬底730提供。
芯片701含有一个漏极接头，以金属层780的形式，在衬底730的背面。金 属层可以由各种金属制成，包括作为示例，但不作为局限的铜。
如上所述的负荷开关器件带有公共漏极MOSFET，与ESD集成在一个单独芯 片上。一个可选实施例将公共漏极MOSFET和单独的TVS与控制器IC芯片共同 封装在一起，以获得相同的功能。图8A表示带有ESD保护的“反转芯片”负荷 开关器件的俯视图。在本实施例中，含有背对背MOSFET的芯片在反转底部具有 接触球，位于第一和第二MOSFET的源极垫S1、S2和栅极垫G1、G2上。TVS的 连接从顶部制备。图8B表示图8A所示反转芯片实施例的剖面图，表示焊锡球 805位于栅极垫G1、G2和源极垫上，连接到引线框各自的引线807上，控制器 IC芯片IC和TVS芯片都位于MOSFET芯片的反转顶面上，背部金属层880就形 成在MOSFET芯片的反转顶面上。TVS芯片底部的阴极电极通过导电粘结剂层 885，电连接到背部金属层880，控制器IC芯片具有一个底面，通过非导电粘结 剂层887，连接到背部金属层880。根据需要，可以建立引线连接，将控制器IC 芯片顶面上的端接和TVS芯片连接到引线框的其他引线上。
图9A表示依据本发明的一个方面，图2所示的示例四端器件在未封装状态 下的俯视图。图9B表示芯片901的剖面图。与图5B所示的芯片501不同，示 例芯片901包括位移一个与ESD保护器件920集成的MOSFET 910，包括一个 MOSFET结构914作为TVS二极管，通过其源极和栅极连接到地。示例芯片901 可以形成在重N+掺杂半导体衬底层932和轻N-掺杂外延层934上。如图5B所 示，MOSFET 910和914的P本体区945和946形成在外延层934的顶部。MOSFET 910和914还分别包括绝缘栅电极943和944，形成在外延层934中，N+源极区 947和948形成在本体区945和946中，如图所示。N+掺杂衬底层932电连接到 底部金属层980，作为MOSFET 910、914的漏极电极。
源极接触垫S与本体区945和源极区947垂直接触。栅极接触垫G垂直连接 到栅极滑道GR，栅极滑道GR连接到栅极电极943。在顶面上可以提供一个可选 择的漏极接触垫D，通过金属接触982到器件的衬底层932。ESD垫位于芯片的 顶面上，如图所示。
本发明的各个方面包括以下实施例，其中一个或多个MOSFET以及一个TVS 集成在一个单独芯片中，用于“半桥式”或“全桥式”电路。如同本领域中众所 周知的是，全桥式是一种使负载上所加电压沿任意方向的电路。全桥式电路经常 用于例如机器人技术或其他应用中，允许直流发电机向前或向后运行。大多数的 直流至交流转换器(电源逆变器)、大多数的交流/交流转换器、直流-直流推挽 变换器、大多数发电机控制器以及其他种类的电力电子器件都使用半桥式。全桥 式电路通常由两个半桥式构成。
图10表示依据本发明的各个方面，利用图9A和9B所示的四端器件中的两 个器件串联的“半桥式”的电路图。第一和第二个四端器件1001、1002分别包 括第一和第二MOSFET1011、1012以及第一和第二集成瞬态电压抑制器TVS1、 TVS2。MOSFET 1011、1012分别包括源极S1、S2、栅极G1、G2和漏极D1、D2。 在一些实施例中，MOSFET包括体二极管BD1、BD2。配置瞬态电压抑制器TVS1、 TVS2防止电流从漏极D1、D2流至地。虽然图10将瞬态电压抑制器TVS1、TVS2 表示为二极管，但是本领域的技术人员应理解可以利用MOSFET实现等效的TVS功能，如上所述。第一MOSFET 1011的源极S1耦合至地。第一MOSFET的漏极 D1和第二MOSFET1012的源极S2耦合到相位节点1010，作为半桥式的输出端 口。第二MOSFET 1012的漏极D2耦合到输入电压VBus。
图11表示由“全桥式”1100驱动的电动马达M的电路图，“全桥式”1100 有两个半桥式负荷开关器件1101、1102制成，带有图10所示类型的集成ESD 保护。马达M为电感负载，桥接在两个半桥式的相位节点之间，作为输出端口。 “全桥式”1100可以利用图9A和9B所示的四个四端器件，第一和第二个四端 器件1901、1902串联，构成第一个半桥式，第三和第四个四端器件1903和1904 串联，构成第二个半桥式。第一和第三个四端器件1901、1903的源极耦合接地。 第二和第四个四端器件1902、1904的漏极耦合到输入电压VBus。还可选择，第 二和第四个四端器件1902、1904可以由公共漏极MOSFET代替，如本说明中所 述，第一和第二个MOSFET的源极分别耦合到第一和第三个四端器件1901、1903 的漏极，作为电感马达M的输出端口，并且公共漏极耦合到输入电压VBus。第 一和第三个四端器件1901、1903的源极耦合至地。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在各种 不同的修正、变化和等效情况。因此，本发明的范围不应由上述说明决定，与之 相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无 论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求 中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或 多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书 并不应认为是意义-加-功能的局限。没有明确指出“意思是”执行特定功能的权 利要求书中的任意内容，都不应认为是35USC§112,6中所述的“意思”或 “步骤”。

Claims (20)

1.一种器件，包括：
两个或多个MOSFET以及一个静电放电(ESD)保护器件，形成在一个公共芯片上，
其中两个或多个MOSFET中的每一个MOSFET都具有源极、栅极和公共漏极，
其中配置ESD保护器件，以实现二极管功能，防止电流通过公共芯片从地电势流至公共漏极，其中公共芯片包括：
一层第一导电类型的半导体材料；
其中两个或多个MOSFET中的每个MOSFET都包括一个第二导电类型的半导体材料的本体区，形成在第一导电类型的半导体材料层的顶部内；
一组两个或多个沟槽形成在第一导电类型的半导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体区在第一和第二沟槽之间，一个或多个第一导电类型的半导体材料的源极区形成在本体区内，其中所述的两个或多个MOSFET包括第一和第二MSOFET，连接在背对背结构中。
2.如权利要求1所述的器件，其中ESD保护器件包括一个第二导电类型的半导体材料区，其中第一导电类型的半导体材料层和第二导电类型的半导体材料区之间的交界面起结型二极管的作用。
3.如权利要求2所述的器件，其中第二导电类型的半导体材料区为第二导电类型的半导体衬底，其中第一导电类型的半导体材料层为一个外延层，形成在第二导电类型的半导体衬底上。
4.如权利要求2所述的器件，其中ESD保护器件包括一个MOSFET结构，起二极管的作用。
5.如权利要求2或4所述的器件，还包括第一和第二个横向PNP结构，每个横向PNP结构都具有发射极、基极和集电极，其中第一和第二个横向PNP结构的发射极分别连接到第一和第二个MOSFET的源极，其中第一和第二个横向PNP结构的基极相互连接起来，并连接到EST保护结构，其中第一和第二个横向PNP结构的集电极接地。
6.如权利要求5所述的器件，其中本体区用作集电极，源极区用作发射极，外延层用作第一和第二个MOSFET的漏极，以及第一和第二个横向PNP结构的集电极。
7.如权利要求1所述的器件，还包括一个或多个额外的MOSFET结构，形成在外延层中，其中每个MOSFET结构都有单独的源极接头，并共同使用一个公共漏极。
8.如权利要求1所述的器件，还包括一个第一导电类型的半导体材料额外层，位于第一导电类型的半导体材料的一个底面金属层下方，一个第二导电类型的半导体材料层位于第一导电类型的半导体材料额外层下方，第二金属层位于第二导电类型的半导体材料层下方，其中ESD保护器件包括一个垂直PN结，由第一导电类型的半导体材料额外层、第二导电类型的半导体材料层以及金属层制成。
9.如权利要求1所述的器件，还包括一个控制器集成电路(IC)耦合到一个或多个MOSFET上，其中控制器IC形成在一个IC芯片上，IC芯片与公共芯片隔开。
10.一种器件，包括：
两个或多个MOSFET，形成在一个公共芯片上，
其中两个或多个MOSFET中的每一个MOSFET都具有源极、栅极和公共漏极，其中所述的两个或多个MOSFET包括第一和第二MSOFET，连接在背对背结构中；
一个控制器集成电路(IC)耦合到一个或多个MOSFET上，其中控制器IC形成在一个IC芯片上，IC芯片与公共芯片隔开；
一个ESD保护器件的ESD芯片；
其中IC芯片和含有ESD保护器件的ESD芯片都位于公共芯片的反转顶面上，其中背部金属层就形成在公共芯片上，其中ESD芯片底部的阴极电极通过导电粘结剂层，连接到背部金属层，IC芯片具有一个底面，通过非导电粘结剂层连接到背部金属层。
11.如权利要求10所述的器件，还包括一个或多个引线连接，连接IC芯片和ESD芯片顶面上的电极。
12.一个半桥式器件，包括：
第一和第二个四端器件，分别含有第一和第二个金属氧化物半导体场效应晶体管(MOSFET)以及第一和第二个集成的瞬态电压抑制器，其中MOSFET分别包括源极、栅极和漏极，其中配置瞬态电压抑制器是为了防止电流从漏极流向地。
13.如权利要求12所述的器件，其中第一个四端器件和第一个集成的瞬态电压抑制器形成在第一个公共芯片上，其中第二个四端器件和第二个集成的瞬态电压抑制器形成在第二个公共芯片上。
14.如权利要求13所述的器件，其中第一或第二个公共芯片包括一个第一导电类型的半导体材料层，其中第一或第二个MOSFET包括：
一个第二导电类型的半导体材料本体区形成在第一导电类型的半导体材料层顶部内；
一组一个或多个沟槽形成在第一导电类型的半导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体区在第一和第二沟槽之间；并且
一个或多个第一导电类型的半导体材料的源极区形成在本体区内。
15.如权利要求13所述的器件，其中第一或第二个公共芯片包括一个第一导电类型的半导体材料层，其中第一和第二个MOSFET都包括：
一个第二导电类型的半导体材料的本体区，形成在第一导电类型的半导体材料层顶部内；
一组一个或多个沟槽形成在第一导电类型的半导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体区在第一和第二沟槽之间；并且
一个或多个第一导电类型的半导体材料的源极区形成在本体区内。
16.一种全桥式器件，包括
第一和第二个四端器件串联，构成第一个半桥式，第三和第四个四端器件串联，构成第二个半桥式，其中每个四端器件都包括第一和第二个金属氧化物半导体场效应晶体管(MOSFET)以及第一和第二个集成的瞬态电压抑制器，其中MOSFET分别含有源极、栅极和漏极，其中配置瞬态电压抑制器是为了防止电流从漏极流向地。
17.如权利要求16所述的器件，其中第一和第三个四端器件的源极耦合接地，其中第二和第四个四端器件的漏极耦合至输入电压。
18.如权利要求16所述的器件，其中第二和第四个四端器件为公共漏极MOSFET，第一和第二个MOSFET的源极分别耦合至第一和第三个四端器件的漏极，用作电感马达的输出端口，公共漏极耦合至输入电压，其中第一和第三个四端器件的源极耦合接地。
19.如权利要求16所述的器件，其中一个或多个第一、第二、第三和第四个四端器件包括集成的及其相应的集成瞬态电压抑制器，形成在一个公共芯片上。
20.如权利要求19所述的器件，其中公共芯片包括一个第一导电类型的半导体材料层，其中第一和第二个MOSFET都包括：
一个第二导电类型的半导体材料的本体区，形成在第一导电类型的半导体材料层顶部内；
一组一个或多个沟槽形成在第一导电类型的半导体材料层内，组中的每个沟槽都含有一个栅极电极，通过沿沟槽侧壁和底部的栅极绝缘材料电绝缘，这组沟槽包括至少一个第一沟槽和一个第二沟槽，其中本体区在第一和第二沟槽之间；并且
一个或多个第一导电类型的半导体材料的源极区形成在本体区内。
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