CN107528304A - 瞬态电压保护电路、装置和方法 - Google Patents

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Abstract

公开了瞬态电压保护电路、装置和方法。瞬态电压保护电路包括第一输入/输出焊盘、第二输入/输出焊盘、耦合在其之间的触发电路。触发电路包括第一触发元件，其包括第一输入/输出节点、第二输入/输出节点、第三输入/输出节点、耦合到第三输入/输出节点的第一衬底二极管。触发电路还包括耦合在第一输入/输出节点与第二输入/输出节点之间的第一电阻器。触发电路还包括第二触发元件，其包括第四输入/输出节点、第五输入/输出节点、第六输入/输出节点、耦合到第六输入/输出节点的第二衬底二极管，其中第二输入/输出节点耦合到第四输入/输出节点。触发电路还包括耦合在第四输入/输出节点与第五输入/输出节点之间的第二电阻器。

Description

瞬态电压保护电路、装置和方法
技术领域
本发明总体上涉及电子电路和装置，并且在具体实施例中涉及瞬态电压保护电路、装置和方法。
背景技术
电子电路中的瞬态电压尖峰和电压脉冲可能是由静电放电(ESD)事件引起的。当两个带电物体变为在物理上接近并且是两个物体之间的电位不平衡的结果时，可能会发生这样的ESD事件。ESD事件的常见示例是触摸例如金属门把手的人释放静电。瞬态电压尖峰和脉冲频繁地超过敏感电子元件、半导体器件、分立电路和集成电路(IC)的安全工作余量，导致永久性损坏。大型ESD事件可能会使受影响的组件无法使用，而反复的较小的ESD事件可能会随时间引起损坏，从而导致可靠性问题和最终无法使用。
ESD保护电路可以被实现为分立电路，但是很多IC包括被设计为保护IC免受ESD事件和其他瞬态电压事件的集成的ESD保护电路。典型的ESD保护电路在满足或超过不安全电压值的情况下确保不包括受保护电路的低阻抗路径。这可以通过并入无源或有源电路元件来实现。有源钳位ESD保护电路被设计为在触发条件被满足或超过时导通。这样的ESD保护电路利用触发电路来控制诸如晶体管的有源电路元件。在满足或超过设计的触发电压VTR的情况下，有源电路元件用作放电元件，为大部分过电压电流提供替代路径，而不是通过受保护的电路。被设计为在高压应用中操作的有源钳位ESD保护电路被称为高电压有源钳位(HVAC)电路。
ESD保护电路通常在体硅技术上制造，以保持低成本。体硅技术通常用于制造半导体组件。
发明内容
根据本发明的实施例，一种瞬态电压保护电路包括第一输入/输出焊盘、第二输入/输出焊盘、和耦合在第一输入/输出焊盘与第二输入/输出焊盘之间的触发电路。触发电路包括第一触发元件，第一触发元件包括第一输入/输出节点、第二输入/输出节点、第三输入/输出节点、和耦合到第一触发元件的第三输入/输出节点的第一衬底二极管。触发电路还包括耦合在第一触发元件的第一输入/输出节点与第一触发元件的第二输入/输出节点之间的第一电阻器。触发电路还包括第二触发元件，第二触发元件包括第一输入/输出节点、第二输入/输出节点、第三输入/输出节点、和耦合到第二触发元件的第三输入/输出节点的第二衬底二极管，其中第一触发元件的第二输入/输出节点耦合到第二触发元件的第一输入/输出节点。触发电路还包括耦合在第二触发元件的第一输入/输出节点与第二触发元件的第二输入/输出节点之间的第二电阻器。
根据本发明的替代实施例，一种静电放电(ESD)保护电路包括功率MOSFET，其用于对耦合在ESD保护电路的输入焊盘与输出之间的静电放电电流进行放电。ESD保护电路还包括用于触发功率MOSFET的触发电路，其中触发电路耦合到功率MOSFET的栅极节点。触发电路包括用于控制功率MOSFET的栅极到源极电压的第一触发元件串，其中第一触发元件串的每个触发元件包括双极晶体管、衬底二极管、和划分所述第一触发元件串的相邻触发元件两端的电压的分压器，触发电路还包括用于触发功率MOSFET的栅极的第二触发元件串。
根据本发明的替代实施例，一种静电放电(ESD)保护装置包括布置在具有第一掺杂类型的半导体衬底上方的第一触发晶体管。第一触发晶体管包括布置在半导体衬底上方的第二掺杂类型的第一掩埋区、第一掺杂类型的第一阱区、布置在第一阱区中的第一掺杂类型的第一掺杂区、布置在第一阱区中的第二掺杂类型的第二掺杂区、以及布置在第一掩埋区上方的第二掺杂类型的第三掺杂区，其中第二掺杂类型与第一掺杂类型相反，并且其中第二掺杂区和第一阱区形成第一齐纳二极管。ESD保护装置还包括在半导体衬底与第一阱区之间的界面处的第一衬底二极管、和布置在半导体衬底中或上方的第一电阻层，第一电阻层耦合在第一掺杂区与第二掺杂区之间。
根据本发明的替代实施例，一种静电放电保护系统包括电路板，其包括第一焊盘和第二焊盘。静电放电保护系统还包括结合到电路板并且耦合在第一焊盘与第二焊盘之间的受保护装置、以及结合到电路板并且耦合在第一焊盘与第二焊盘之间的功率MOSFET，其中功率MOSFET包括控制节点，并且其中功率MOSFET被配置为对相对于接地电压为负的电压进行放电。静电放电保护系统还包括结合到电路板并且串联耦合在第一焊盘与功率MOSFET的控制节点之间的多个齐纳NPN晶体管、以及耦合在多个齐纳NPN晶体管中的每个齐纳NPN晶体管之间的多个电阻器，其中多个电阻器被配置为划分多个齐纳NPN晶体管中的相邻齐纳NPN晶体管两端的电压。
附图说明
为了更完整地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图中：
图1示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的负的过电压(相对于参考电压)的HVAC电路的示意图；
图2示出了在没有本发明的保护方面的情况下具有有害的寄生电流路径的HVAC电路；
图3示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的负的和正的过电压(相对于参考电压)的HVAC电路的示意图；
图4示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的负的过电压(相对于参考电压)的HVAC电路的示意图；
图5示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的负的过电压(相对于参考电压)的HVAC电路的示意图；
图6示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图；
图7A、图7B和图7C示出了触发元件串IC和触发元件串的集成电路实现的横截面，其中图7A示出了包括具有连接发射极和基极的分立电阻器的晶体管IC的触发元件串IC的横截面，图7B示出了使用具有晶体管的单个IC和连接发射极和基极的集成电阻器形成的触发电路元件的横截面，图7C示出了触发元件串IC的部分的横截面；以及
图8A、图8B和图8C示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图，其中图8A包括DUP和ESD保护电路的封装实现，图8B包括DUP、放电元件、NPN双极结型晶体管和触发元件的封装实现，图8C包括DUP、放电元件、NPN BJT和电阻器的封装实现。
除非另有说明，否则不同图中的相应的数字和符号通常指代相应的部分。附图被绘制以清楚地说明实施例的相关方面，而不一定按比例绘制。
具体实施方式
以下详细讨论各种实施例的做出和使用。然而，应当理解，本文中描述的各种实施例可应用于各种各样的特定上下文。所讨论的具体实施例仅是做出和使用各种实施例的具体方式的说明，而不应当在有限的范围内解释。
通常，ESD保护电路保护对ESD事件敏感的电路免受正的和负的电压瞬变。对于电力技术中的集成电路设计，通常需要引脚处的负电压等级和正电压等级二者。例如，引脚可以关于在接地引脚处的0V被额定为例如±40V的最大额定电压。
HVAC电路通常使用齐纳二极管来实现。在大功率技术中，通过形成NPN双极型结晶体管(BJT)并且将集电极短路到NPN BJT的基极端子来获得齐纳二极管。然而，齐纳击穿电压约为6V，并且不适用于很多高压应用，尤其是对于高的负电压应用。因此，使用NPN晶体管代替齐纳二极管，使得集电极到基极击穿电压远高于发射极到基极击穿电压，导致更高的电压操作。然而，由于通过p型衬底的寄生电流，甚至基于NPN晶体管的电路也不能提供特别地用于高的负电压应用的安全的工作范围。
此外，集成电路(IC)上的面积通常受到限制。因此，ESD保护电路的实现考虑芯片上的尺寸以及电路元件的功能。例如，具有高击穿电压的各个二极管相对于在ESD保护电路中使用的其他器件占用IC上的大的面积。作为替代，可以使用低压二极管串，但是每个实现的电压要求的面积效率比单个二极管的效率更低。如果电路的电压保护要求太高或IC上的可用面积太低，则二极管可能不是保护电路的可行的解决方案。HVAC电路比二极管更加面积有效，但是遭受由于寄生电流而导致的限制，这将在下面进一步描述。因此，需要改进的HVAC电路，其在IC上占据小的面积，并且可以保护与固有寄生结构的临界电压相比以更负的电压方式操作的电路。
在特定上下文(即电子电路，特别是静电放电(ESD)保护电路和装置)中关于各种实施例进行描述。本文中描述的各种实施例中的一些包括具有电阻器、齐纳二极管和NPN双极结型晶体管(BJT)的ESD保护电路。在其他实施例中，各方面也可以应用于涉及任何类型的ESD保护电路的其它应用。应当理解，本文中描述的实施例保护电路可以应用于保护组件或器件免受包括ESD事件和其他浪涌事件在内的任何类型的电压瞬变。
根据各种实施例，本文中公开的HVAC电路保持高性能并且在IC上需要最小的面积，同时还限制寄生效应。因此，这些HVAC电路提供对于超过例如-20V的负电压等级的保护。
图1示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的HVAC电路的示意图。根据本实施例，HVAC电路被设计为专门防止负的过电压。
HVAC电路防止连接在第一电路节点11与第二电路节点12之间的受保护装置(DUP)的负的过电压。第一电路节点11可以是阳极引脚，第二电路节点12可以是阴极引脚。DUP可以是组件或组件的集合，包括集成的或者以其他方式被保护免受由ESD事件或其他瞬态电压事件引起的DUP的安全操作裕度之外的过电压的电路。
为此，HVAC电路包括连接在第一电路节点11与第二电路节点12之间的放电元件。放电元件被配置为允许大部分过电压电流直接从第一电路节点11传递到第二电路节点12而不通过DUP。在一个实施例中，放电元件是用作开关的大功率金属氧化物半导体场效应晶体管(功率MOSFET 1)。在一个实施例中，放电元件是以增强模式操作的n沟道金属氧化物半导体场效应晶体管(nMOS晶体管)。
根据各种实施例，触发电路20被包括以通过触发电路20与功率MOSFET 1之间的受控连接来控制通过功率MOSFET 1的过电压电流的通过。
在正常操作期间，第一电路节点11和第二电路节点12两端的电压保持低于触发值VTR，并且功率MOSFET 1不允许大量电流通过它。在ESD事件或其他瞬态电压事件期间，在短持续时间内在第一电路节点11与第二电路节点12之间发生电压VESD。该过电压引起触发电路20升高功率MOSFET 1的栅极到源极电压，以触发通过功率MOSFET 1的过电压电流的通路。过电压电流的任何剩余部分都在受保护电路的安全操作裕度内，并且不会损坏受保护的电路。除了别的以外，HVAC电路的目标是在期望的触发电压下导通功率MOSFET 1，并且一旦功率MOSFET 1导通，则导通电阻必须尽可能低使得更高级别的过电压电流可以被放电而不损坏功率MOSFET 1。施加到功率MOSFET 1上的栅极到源极电压确定故障时的故障电压和电流。因此，栅极到源极电压必须由触发电路控制，同时最大化导通特性。
根据各种实施例，功率MOSFET 1是三端子器件，并且包括源极41、漏极42和栅极43连接。功率MOSFET 1的栅极43连接是在触发电路20与功率MOSFET 1之间的受控连接。在过电压事件期间，功率MOSFET 1经由在漏极42与源极41连接之间行进的负载路径传导过电压电流。源极41和漏极42连接被连接在第一电路节点11与第二电路节点12之间。功率MOSFET1可以呈现由触发电路20确定的导通或截止状态。在导通状态下，功率MOSFET 1允许电流在漏极42与源极41连接之间通过，并且在断开状态下，功率MOSFET 1拒绝电流在漏极42与源极41连接之间通过。触发电路20与功率MOSFET 1之间的栅极43连接确定功率MOSFET 1的状态。
参考图1，触发电路20包括连接在第一电路节点11与栅极43之间的第一触发元件串8、以及连接在栅极43与第二电路节点12之间的第二触发元件串9。第一触发元件串8被配置用于保护免受由于栅极到源极电压较大而导致的功率MOSFET 1的栅极氧化物击穿。第二触发元件串9被配置为升高栅极到源极电压以在ESD事件期间触发功率MOSFET 1。
如本文中所述，触发元件串包括特定类型的多个触发元件，例如，二极管串可以包括一个二极管或多个二极管。给定串中的组成电路元件彼此可以相同也可以不相同。给定串中的每个组成触发元件串联连接，但是在串中可以串行或反串行连接。第一触发元件串8和第二触发元件串9的组件的数目和方向由DUP的具体要求(例如电压要求)来确定。在图1所示的实施例中，第一触发元件串8的每个触发元件包括晶体管91、衬底二极管92、到参考电压节点的连接、以及电阻器31，如将在下面进一步描述。类似地，第二触发元件串9的每个触发元件包括晶体管91、衬底二极管92、以及到参考电压节点的连接。
根据各种实施例，触发电路20还包括晶体管91，例如，其可以是诸如NPN晶体管的BJT晶体管。在各种实施例中，晶体管91包括齐纳二极管，并且在一个实施例中是齐纳NPN晶体管。在一些实施例中，例如，晶体管91可以是n沟道或p沟道。此外，被包括在触发电路20中的晶体管可以是例如双极结型晶体管(BJT)、结型场效应晶体管(JFET)、或金属氧化物半导体场效应晶体管(MOSFET)。在各种实施例中，触发电路20还可以包括无源元件(诸如电阻器、电容器、电感器和二极管)以及有源元件(诸如晶体管和晶闸管)。触发电路20可以被设计为相对于参考接地具有负的或正的VTR。另外，触发电路20可以被设计为具有动态VTR。
在一个实施例中，每个晶体管91是双极结型晶体管(BJT)，并且在一个实施例中具体地是NPN BJT。每个晶体管91包括集电极901、发射极902和基极903，并且被连接使得集电极901仅通过寄生衬底二极管92连接到诸如接地的参考电压节点。第一触发元件串8中的组成晶体管91可以被定向成使得晶体管91的发射极902以串联配置连接到下一晶体管91的基极903。在第二触发元件串9中，晶体管91的发射极902可以以反串联配置连接到下一晶体管91的发射极902。
P型半导体衬底是用于制造半导体器件的常用起始衬底。当晶体管91制造在p型半导体衬底上时，使用n型区域来隔离衬底上的相邻器件。该n型区域可以是外延掩埋层，并且可以被高度掺杂。p型衬底与n型区域之间的所得到的p-n结形成衬底二极管92。因此，每个晶体管91在集电极901与p型衬底之间具有相应的衬底二极管92。在一个实施例中，如这里所示，衬底连接到接地93。可替代地，衬底连接到不同于接地电压的参考电压。
图2示出了在没有本发明的保护方面的情况下具有有害的寄生电流路径的HVAC电路。
本申请的发明人已经确定，在没有在本发明的各种实施例中描述的保护方面的情况下HVAC电路遇到由p型衬底与n型掩埋隔离层之间的寄生衬底二极管92引起的技术问题。衬底二极管92以及诸如来自齐纳二极管的p型有源区形成另外的寄生PNP双极晶体管。与接地的衬底连接在衬底与受保护引脚之间引入不期望的寄生电流路径。由于双极晶体管的基极是浮置的，打开的基极双极晶体管的集电极/发射极电压(VCEO)小于集电极/基极击穿电压。这导致在衬底二极管92从集电极到发射极并且通过晶体管91之间的寄生路径。该寄生电流可以通过例如公共阱连接而到达第一电路节点11处的引脚。该不受控制的寄生路径将降低功率MOSFET 1的栅极处的触发电压，这是不期望的并且限制了整个ESD保护电路的操作电压。因此，在没有解决方案的情况下，HVAC电路可能不能为需要更大安全操作范围的很多应用提供足够的保护。
本发明的实施例通过将分压器连接81和电阻器并入第一触发元件电路8来克服这些和其它问题并且减少和/或消除寄生泄漏路径。每个分压器连接81是在晶体管91的发射极902与电阻器31之间的短路连接，使得短路的基极/发射极电压(VBE)大于集电极/发射极电压(VCE)，并且更接近集电极与基极之间的击穿电压。因此，这防止或显著降低了通过上述寄生路径的漏电流。与触发元件串8中的晶体管91的数目相比，分压器连接81少一个。分压器连接81将每个电阻器31连接在第一触发元件串8中的每个晶体管91的基极903与发射极902两端。因此，由于附加电阻器31和分压器连接81，第一触发元件串8与第二触发元件串9不同。
图3示出了根据本发明实施例的用于保护电路免受由ESD事件引起的相对于参考电压的过电压的HVAC电路的示意图。根据本实施例，HVAC电路被设计为专门保护免受正的过电压和负的过电压二者。
根据本实施例，第一ESD保护电路30关于另一第二ESD保护电路32反串联连接。第一ESD保护电路30保护装置免受负的过电压，而第二ESD保护电路32保护装置免受正的过电压。取决于受保护装置的保护要求，各个触发电压VTR的大小可以相同或不同。
HVAC电路包括连接在第一电路节点11与第二电路节点12之间的第一ESD保护电路30和第二ESD保护电路32。
第一ESD保护电路30连接在第一电路节点11与电路节点213之间。根据本实施例，第一ESD保护电路30负责保护装置免受负的过电压。在一个实施例中，第一ESD保护电路30是关于图1描述的先前实施例的HVAC电路。
HVAC电路还包括连接在电路节点213与第二电路节点12之间的第二ESD保护电路32。
根据本实施例，类似于第一ESD保护电路30，第二ESD保护电路32包括使用以增强模式操作的功率MOSFET 1实现的放电元件。第二ESD保护电路32的功率MOSFET 1包括漏极42、源极41和栅极43连接。
在本实施例中，第二ESD保护电路32还包括第一触发元件串5、第二触发元件串6和电阻器31。在一个实施例中，第一触发元件串5和第二触发元件串6包括多个齐纳二极管51。
第一触发元件串5连接在功率MOSFET 1的栅极43与第二电路节点12之间。另外，电阻器31连接在功率MOSFET 1的栅极43与第二电路节点12之间，使得电阻器31与第一触发元件串5并联。第二触发元件串6连接在电路节点213与功率MOSFET 1的栅极43之间。与前述实施例类似，第一触发元件串5被配置用于保护免受功率MOSFET 1的栅极氧化物击穿，而第二触发元件串6被配置为触发功率MOSFET 1在ESD事件期间跨负载路径传导过电压电流。
图4示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的负的过电压(相对于参考电压)的HVAC电路的示意图。通过包括放大电路，HVAC电路可以与先前实施例电路相比在更低的电压下传导更高的过电压电流。放大电路用于放大功率MOSFET处的栅极到源极电压。图1中描述的实施例可能不能达到给出最大故障电流的期望的栅极到源极电压。在本实施例中，放大电路可以用于克服这个问题。
类似于先前的实施例，HVAC电路包括触发电路20和作为放电元件的大功率MOSFET1。功率MOSFET 1连接在第一电路节点11与第二电路节点12之间，并且具有源极41、漏极42和栅极43连接。
然而，与先前的实施例不同，除了第一触发元件串8和第二触发元件串9之外，本实施例的触发电路20还包括第三触发元件串7和以增强模式操作的p沟道MOSFET(pMOS晶体管44)作为放大电路24的部分，其中pMOS晶体管44的体和源极41连接到第二电路节点12并且pMOS晶体管44的漏极42连接到功率MOSFET 1的栅极43。第三触发元件串7连接在pMOS晶体管44的栅极43与第二电路节点12之间。pMOS晶体管44通过增加功率MOSFET 1的栅极43处的信号而用作放大级，其允许在较低的电压下较高的电流通过功率MOSFET 1。第三触发元件串7被配置用于保护免受pMOS晶体管44的栅极氧化物击穿。
与先前实施例电路相比，本实施例HVAC电路具有针对HVAC电路的较低的导通电阻同时仍然保持IC面积效率这一优点。如前所述，将电阻器31和分压器连接81包括到在功率MOSFET 1的栅极43与源极41连接之间的触发元件串8防止或显著降低了通过寄生通路的漏电流，如前所述。
图5示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的相对于参考电压的负的过电压的HVAC电路的示意图。HVAC电路可以通过包括回跳(snapback)控制电路来与先前的实施例电路相比在更低的电压下传导更高的过电压电流。
例如，如果触发电压大于用于达到最大可实现故障电流的故障电压，则图4中描述的放大电路24可能仍然不能达到最佳的栅极到源极电压。本实施例通过使用改变功率MOSFET的操作点的旁路电路来克服这一点，如下面进一步描述。
在本实施例中，如前所述，HVAC电路包括触发电路20和作为放电元件的功率MOSFET 1。功率MOSFET 1连接在第一电路节点11与第二电路节点12之间，并且具有源极41、漏极42和栅极43连接。
在本实施例中，以增强模式操作的nMOS晶体管4被包括在HVAC电路中，作为回跳控制电路25的部分，以提供回跳功能。在回跳期间，nMOS晶体管4的阈值电压被满足或超过，并且在nMOS晶体管4导通之后第二触发元件串9的部分被旁路。此时，功率MOSFET 1被迫以更高的电流和更低的电压回跳到不同的操作点，从而允许达到最大可实现故障电流。nMOS晶体管4的栅极43连接到位于第一触发元件串8中的两个电阻器31之间的第一电路节点413。nMOS晶体管4的漏极42连接到位于第二触发元件串9中的两个晶体管91之间的基极发射极结处的第二电路节点414。最后，nMOS晶体管4的源极41连接到第一电路节点11。
图6示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图。
根据各种实施例，ESD保护系统包括受保护装置(DUP)10和连接在第一电路节点11与第二电路节点12之间的ESD保护电路串40。在各种实施例中，ESD保护电路串40提供用于大部分正的或负的过电压电流从第一电路节点11传递到第二电路节点12(或反之亦然)而不通过DUP 10的路径。
根据各种实施例，多个ESD保护电路30可以连接在第一电路节点11与第二电路节点12之间以形成ESD保护电路串40。例如，参考图6，第一ESD保护电路30可以根据负的触发电压来保护DUP 10免受负的过电压，并且关于第一ESD保护电路30反串联连接的第二ESD保护电路32可以根据正的触发电压来保护DUP 10免受正的过电压。在一个实施例中，第一ESD保护电路30和第二ESD保护电路32分别是图3的第一ESD保护电路30和第二ESD保护电路32。在另一实施例中，第一ESD保护电路30可以是图3和图4的触发电路20和功率MOSFET 1。可替代地，两个或更多个ESD保护电路30可以串联连接在第一电路节点11与第二电路节点12之间，以实现与通过使用单独的保护电路可能实现的相比高得多的电压保护等级。在各种实施例中，例如，可以通过在电路节点处并入物理焊盘、端子或焊点来实现到电路节点的附加的外部或内部连接。
根据各种实施例，ESD保护电路30包括触发电路20和放电元件2。如先前实施例所述，在触发电压VTR在电压瞬变事件期间通过电压VESD 501被满足或超过的情况下，放电元件2为大多数过电压电流提供替代途径。每个放电元件2包括第一负载路径连接21和第二负载路径连接22。通过给定的放电元件2的过电压电流的通过由给定的触发电路20与相关联的放电元件2之间的相应的受控连接23来控制。放电元件2在图6中示意性地示出为开关。在一个实施例中，放电元件2是n沟道功率MOSFET。在其他实施例中，例如，放电元件2可以是BJT、p沟道MOSFET、JFET或晶闸管。
如各种实施例中所述，触发电路20包含分压器，以减少或消除由于触发电路20内的打开/浮置节点而产生的寄生电流通路。
图7A示出了作为具有连接发射极902和基极903的电阻器31的晶体管91的器件实现的触发元件的横截面。分立器件可以用于使触发元件串8的各个单元在负保护HVAC电路的触发电路20中使用而没有有害的寄生电流。
参考图7A，根据各种实施例，掺杂的掩埋区60形成在掺杂衬底63中或之上。在一个实施例中，掺杂的掩埋区是高度掺杂的n型区域。掺杂衬底在一个实施例中是p型衬底，并且在一个实施例中是p型硅衬底。可选的掺杂区65可以形成在掺杂的掩埋区60中或之上。在各种实施例中，掺杂的掩埋区60和可选的掺杂区65可以是外延层。然后，在可选的掺杂区65中或之上形成掺杂的阱区67。在一个实施例中，掺杂的阱区67是p型阱区。然后，在可选的掺杂区65的中或之上形成集电极区域66。然后，在掺杂的阱区67的中或之上形成基极区域61和发射极区域62。在一个实施例中，基极区域61是p型区域，集电极区域66和发射极区域62是n型区域。因此，在发射极区域62与掺杂的阱区67之间形成齐纳二极管。在各种实施例中，集电极、基极和发射极区域可以包括多个掺杂区，并且仅为了清楚而被示出为单个层。最后，在结构的两侧形成深沟槽64，以将晶体管91与IC上的其它元件隔离。在一个实施例中，深沟槽64可以包括形成与掺杂衬底63接触的沉降结构的p型掺杂。深沟槽64内衬有绝缘衬垫59，以避免区域短路。
导电接触件被形成以接触与晶体管91的集电极901、发射极902和基极903端子相对应的集电极区域66、发射极区域62和基极区域61。在各种实施例中，例如，导电接触件可以由金属、硅化物或掺杂的半导体材料形成。在适当的接合点处示出了代表性晶体管91电路元件。
根据各种实施例，电阻器31跨晶体管91的基极903和发射极902连接。电阻器31可以是跨物理端子连接的分立电路元件，或者可以集成在同一衬底上。在一个实施例中，电阻器31可以是集成在掺杂衬底63上的多晶硅电阻器。
在p型衬底与n型区域之间的接合处示出了代表性衬底二极管92。根据一个实施例，衬底二极管92被示出为连接到接地93。可替代地，衬底二极管92可以连接到不同于接地电压的参考电压。
图7B示出了作为具有连接发射极902和基极903的电阻器31的晶体管91的集成电路实现的触发电路元件的横截面。在一个实施例中，电阻器31通过形成绝缘层68和电阻层69而被实现为集成电阻器31，以形成触发元件IC 601的。在另一实施例中，电阻层69是形成在器件内的电阻区域。电阻层69与基极903和发射极902接触。电阻层69可以是多晶硅层。
在一个实施例中，可以在器件之上形成附加绝缘层以保护和封装器件。在一个实施例中，电阻器31可以集成在IC上的不同位置。
图7C示出了作为触发元件串8(例如图1至图4所示的触发元件串8)的集成电路实现的触发元件串IC的横截面。根据各种实施例，触发元件串IC包括在同一掺杂衬底63上的多个触发元件IC601。
图8A示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图。
参考图8A，根据各种实施例，ESD保护系统包括印刷电路板(PCB)70或其他合适的支撑结构、受保护装置(DUP)10、以及连接在第一电路节点11与第二电路节点12之间的多个ESD保护电路IC 30。根据本实施例，使用用于DUP 10和ESD保护电路30的分立封装集成电路来实现ESD保护系统。
根据一个实施例，ESD保护电路30是前述实施例中描述的负保护HVAC电路的封装的集成电路实现。根据另一实施例，ESD保护电路30是包括触发元件8以便防止保护电路内的不期望的寄生电流的其它保护电路。
图8B示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图。根据本实施例，ESD保护系统包括放电元件2、多个触发元件IC 601、以及连接在第一电路节点11与第二电路节点12之间的多个晶体管91。在一个实施例中，晶体管91是包括齐纳二极管的NPN双极结型晶体管(BJT)，并且是齐纳NPN。在一个实施例中，触发元件IC 601包括在公共的半导体衬底上的齐纳NPN和电阻器，如图7B所示。
根据一个实施例，组成触发元件IC 601可以被封装为分立组件。在一个实施例中，封装件是塑料外壳。可替代地，可以使用其它合适的封装件。
图8C示出了根据本发明的实施例的用于保护电路免受由ESD事件引起的过电压(相对于参考电压)的ESD保护系统的示意图。根据本实施例，ESD保护系统包括放电元件2、可以是分立的齐纳NPN的多个晶体管91、以及连接在第一电路节点11与第二电路节点12之间的多个电阻器31。
根据一个实施例，组成晶体管91和电阻器31可以被封装为分立元件。在一个实施例中，封装件是塑料外壳。可替代地，可以使用其它合适的封装件。
虽然已经使用用作针对nMOS的触发元件的NPN晶体管描述了本发明的实施例，但是相同的原理可以用于包括用于触发包括构建在n型衬底上的pMOS的放电元件的PNP晶体管的触发电路。在这样的实施例中，分压器可以用于提高对抗正的ESD应力的抗扰性。
虽然已经参考说明性实施例描述了本发明，但是本说明书并意在在限制意义上来理解。在参考说明书时，对于本领域技术人员来说，说明性实施例以及本发明的其他实施例的各种修改和组合将是显而易见的。因此，意图在于所附权利要求包括任何这样的修改或实施例。

Claims (24)

1.一种瞬态电压保护电路，包括：
第一输入/输出焊盘；
第二输入/输出焊盘；以及
耦合在所述第一输入/输出焊盘与所述第二输入/输出焊盘之间的触发电路，所述触发电路包括：
第一触发元件，其包括：
第一输入/输出节点，
第二输入/输出节点，
第三输入/输出节点，以及
第一衬底二极管，其耦合到所述第一触发元件的所述第三输入/输出节点，
第一电阻器，其耦合在所述第一触发元件的所述第一输入/输出节点与所述第一触发元件的所述第二输入/输出节点之间，
第二触发元件，其包括：
第一输入/输出节点，
第二输入/输出节点，
第三输入/输出节点，其中所述第一触发元件的所述第二输入/输出节点耦合到所述第二触发元件的所述第一输入/输出节点，以及
第二衬底二极管，其耦合到所述第二触发元件的所述第三输入/输出节点，以及
第二电阻器，其耦合在所述第二触发元件的所述第一输入/输出节点与所述第二触发元件的所述第二输入/输出节点之间。
2.根据权利要求1所述的瞬态电压保护电路，其中所述第一触发元件和所述第二触发元件每个均是双极结型晶体管。
3.根据权利要求2所述的瞬态电压保护电路，其中所述第一触发元件的所述第一输入/输出节点和所述第二触发元件的所述第一输入/输出节点是所述双极结型晶体管的基极端子，其中所述第一触发元件的所述第二输入/输出节点和所述第二触发元件的所述第二输入/输出节点是所述双极结型晶体管的发射极端子，并且其中所述第一触发元件的所述第三输入/输出节点和所述第二触发元件的所述第三输入/输出节点是所述双极结型晶体管的集电极端子。
4.根据权利要求3所述的瞬态电压保护电路，其中所述双极结型晶体管是NPN双极结型晶体管。
5.根据权利要求1所述的瞬态电压保护电路，还包括放电晶体管，所述放电晶体管包括：
耦合到所述瞬态电压保护电路的所述第一输入/输出焊盘的第一输入/输出节点；
耦合到所述瞬态电压保护电路的所述第二输入/输出焊盘的第二输入/输出节点；以及
耦合到所述触发电路的控制节点。
6.根据权利要求5所述的瞬态电压保护电路，其中所述触发电路被配置为防止所述放电晶体管的所述控制节点与所述第一输入/输出节点之间的击穿。
7.根据权利要求5所述的瞬态电压保护电路，其中所述触发电路还包括放大电路。
8.根据权利要求5所述的瞬态电压保护电路，其中所述触发电路还包括回跳控制电路。
9.根据权利要求5所述的瞬态电压保护电路，其中所述瞬态电压保护电路被配置为通过所述放电晶体管来对相对于接地电压为负的电压进行放电。
10.一种静电放电(ESD)保护电路，包括：
功率MOSFET，其用于对耦合在所述ESD保护电路的输入焊盘与输出之间的静电放电电流进行放电；以及
触发电路，其用于触发所述功率MOSFET，所述触发电路耦合到所述功率MOSFET的栅极节点，所述触发电路包括：
第一触发元件串，其用于控制所述功率MOSFET的栅极到源极电压，其中所述第一触发元件串的每个触发元件包括双极晶体管、衬底二极管、以及对横跨所述第一触发元件串中的相邻触发元件的电压进行划分的分压器；以及
第二触发元件串，其用于触发所述功率MOSFET的栅极。
11.根据权利要求10所述的静电放电(ESD)保护电路，其中所述功率MOSFET被配置为对相对于接地电压为负的电压进行放电。
12.根据权利要求11所述的静电放电(ESD)保护电路，其中所述功率MOSFET被配置为对相对于接地电压比-20V更负的电压进行放电。
13.根据权利要求10所述的静电放电(ESD)保护电路，还包括被配置为在瞬态电压事件期间触发所述功率MOSFET以对所述电压进行放电的触发电路。
14.根据权利要求13所述的静电放电(ESD)保护电路，其中所述触发电路被配置为防止所述功率MOSFET的栅极源极击穿。
15.根据权利要求13所述的静电放电(ESD)保护电路，其中所述触发电路还包括被配置为在瞬态电压事件期间对所述功率MOSFET处的信号进行放大的放大电路。
16.根据权利要求13所述的静电放电(ESD)保护电路，其中所述触发电路还包括回跳控制电路，其被配置为在瞬态电压事件期间在所述功率MOSFET已经被触发为对所述电压进行放电之后减小所述电压并且增加所述功率MOSFET处的电流。
17.一种静电放电(ESD)保护装置，包括：
第一触发晶体管，其布置在具有第一掺杂类型的半导体衬底上方，所述第一触发晶体管包括：布置在所述半导体衬底上方的第二掺杂类型的第一掩埋区、所述第一掺杂类型的第一阱区、布置在所述第一阱区中的所述第一掺杂类型的第一掺杂区、布置在所述第一阱区中的所述第二掺杂类型的第二掺杂区、以及布置在所述第一掩埋区上方的所述第二掺杂类型的第三掺杂区，其中所述第二掺杂类型与所述第一掺杂类型相反，并且其中所述第二掺杂区和所述第一阱区形成第一齐纳二极管；
第一衬底二极管，其在所述半导体衬底与所述第一阱区之间的界面处；以及
第一电阻层，其布置在所述半导体衬底中或所述半导体衬底上方，所述第一电阻层耦合在所述第一掺杂区与所述第二掺杂区之间。
18.根据权利要求17所述的静电放电(ESD)保护装置，其中所述第一触发晶体管是NPN双极结型晶体管。
19.根据权利要求17所述的静电放电(ESD)保护装置，还包括延伸通过所述第一掩埋区并且进入所述半导体衬底中的沟槽，所述沟槽包括具有所述第一掺杂类型的掺杂材料，并且内衬有绝缘衬垫。
20.根据权利要求17所述的静电放电(ESD)保护装置，还包括：
第二触发晶体管，其布置在所述半导体衬底上方，所述第二触发晶体管包括布置在所述半导体衬底上方的所述第二掺杂类型的第二掩埋区、所述第一掺杂类型的第二阱区、布置在所述第二阱区中的所述第一掺杂类型的第四掺杂区、布置在所述第二阱区中的所述第二掺杂类型的第五掺杂区、以及布置在所述第二掩埋区上方的所述第二掺杂类型的第六掺杂区，其中所述第二掺杂类型与所述第一掺杂类型相反，其中所述第五掺杂区和所述第二阱区形成第二齐纳二极管；
第二衬底二极管，其在所述半导体衬底与所述第二阱区之间的界面处；以及
第二电阻层，其布置在所述半导体衬底中或所述半导体衬底上方，所述第二电阻层耦合在所述第四掺杂区与所述第五掺杂区之间。
21.一种静电放电保护系统，包括：
电路板，其包括第一焊盘和第二焊盘；
受保护装置，其接合到所述电路板并且耦合在所述第一焊盘与所述第二焊盘之间；
功率MOSFET，其接合到所述电路板并且耦合在所述第一焊盘与所述第二焊盘之间，所述功率MOSFET包括控制节点，其中所述功率MOSFET被配置为对相对于接地电压为负的电压进行放电；
多个齐纳NPN晶体管，其接合到所述电路板并且串联耦合在所述第一焊盘与所述功率MOSFET的所述控制节点之间；以及
多个电阻器，其耦合在所述多个齐纳NPN晶体管中的每个齐纳NPN晶体管之间，其中所述多个电阻器被配置为对横跨所述多个齐纳NPN晶体管中的相邻齐纳NPN晶体管的电压进行划分。
22.根据权利要求21所述的静电放电保护系统，其中所述多个电阻器中的每个电阻器接合到所述电路板。
23.根据权利要求21所述的静电放电保护系统，其中所述多个电阻器中的每个电阻器以及所述多个齐纳NPN晶体管中的每个晶体管布置在多个半导体衬底上方，其中所述多个半导体衬底中的每个半导体衬底包括所述多个电阻器中的一个电阻器以及所述多个齐纳NPN晶体管中的一个齐纳NPN晶体管。
24.根据权利要求21所述的静电放电保护系统，其中所述多个电阻器中的每个电阻器以及所述多个齐纳NPN晶体管中的每个晶体管布置在公共半导体衬底上方，其中所述公共半导体衬底包括所述多个电阻器中的所有电阻器以及所述多个齐纳NPN晶体管中的所有齐纳NPN晶体管。
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