CN102468297A - 可调节维持电压esd保护器件 - Google Patents

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Abstract

本发明公开一种静电放电(ESD)保护结构，包括：双极PNP晶体管，其具有由设置在第一P+区域之下的第一高压P型注入区形成的发射极和由设置在第二P+区域之下的第二高压P型注入区形成的集电极。ESD保护结构通过控制第一高压P型注入区和第二高压P型注入区之间的距离可以具有可调节阈值电压。基于基本ESD保护结构，ESD保护器件可以为具有不同额定电压的半导体器件提供可靠ESD保护。

Description

可调节维持电压ESD保护器件
技术领域
本发明涉及半导体器件领域，更具体地说，涉及一种可调节维持电压ESD保护器件。
背景技术
静电放电(ESD)是由于静电荷的积累导致在两个对象之间流动的快速放电。由于快速放电可以产生相对大的电流，ESD可以破坏半导体器件。为了减少由于ESD导致的半导体故障，开发了ESD保护电路，以提供电流放电路径。当ESD事件发生时，放电电流通过放电路径传导，而不经过将被保护的内部电路。
在半导体技术中，广泛地使用NMOS晶体管、硅可控整流器(SCR)和RC触发PMOS晶体管。然而，随着亚微型半导体处理的发展，现有ESD保护方案可能不满足半导体工业日益提高的要求。例如，在高压应用中，由于维持电压不够高，基于SCR或NMOS的ESD保护电路可能导致闭锁故障。另一方面，虽然具有相对高的维持电压，但是RC触发PMOS晶体管可能消耗大芯片区域。而且，多种应用都要求不同的ESD保护维持电压。现有ESD方案可能不能提供基于基本ESD保护结构的多种ESD保护维持电压。
发明内容
根据本发明的一个方面，提供一种静电放电(ESD保护器件)，包括：双极PNP晶体管，包括：发射极，由第一高压P型区域和设置在所述第一高压P型区域上的第一P+区域形成；以及集电极，由第二高压P型区域和设置在所述第二高压P型区域上的第二P+区域形成。
优选地，第一高压P型区域设置在第一隔离区之下。
优选地，第二高压P型区域设置在第一隔离区之下。
优选地，第一高压P型区域通过高压N阱区与第二高压P型区域隔离。
优选地，双极PNP晶体管具有基极，该基极浮置或电连接至所述发射极。
优选地，所述第一高压P型区域和所述第二高压P型区域之间的距离在1μm至10μm之间。
优选地，所述第一高压P型区域具有1015/cm3至1016/cm3的掺杂浓度。
根据本发明的另一方面，提供一种ESD保护结构，包括：高压N阱；第一高压P型区域，设置在所述高压N阱上；第一P+区域，设置在所述第一高压P型区域上；第二P+区域，邻近所述第一P+区域设置；以及N+区域，设置在所述高压N阱上。
优选地，所述第一P+区域通过第一隔离区与所述第二P+区域隔离。
优选地，该结构进一步包括：第二高压P型区域，设置在所述高压N阱上。
优选地，所述第一高压P型区域具有1015/cm3至1016/cm3的掺杂浓度。
优选地，所述第二P+区域设置在所述第二高压P型区域上。
优选地，所述第一P+区域形成双极PNP晶体管的发射极。
优选地，所述第一P+区域和所述第一高压P型区域形成双极PNP晶体管的发射极。
优选地，所述第二P+区域形成双极PNP晶体管的集电极。
优选地，所述第二P+区域和所述第二高压P型区域形成所述双极PNP晶体管的所述发射极。
根据本发明的又一方面，提供一种半导体芯片，包括：双极PNP晶体管，包括：发射极，由第一高压P型区域和设置在所述第一高压P型区域上的第一P+区域形成；以及集电极，由第二高压P型区域和设置在所述第二高压P型区域上的第二P+型区域形成；第一焊盘，与所述双极PNP晶体管的所述发射极电连接；以及第二焊盘，与所述双极PNP晶体管的所述集电极电连接。
优选地，该半导体芯片还包括：多个电路，具有与所述第一焊盘电连接的第一端子和与所述第二焊盘电连接的第二端子。
优选地，所述第二焊盘接地。
优选地，该半导体芯片还包括：多个双极PNP晶体管，在所述第一焊盘和所述第二焊盘之间串联电连接。
附图说明
为了更好地理解本发明及其优点，现在结合附图作出以下描述作为参考，其中：
图1示出根据实施例的ESD保护结构的简化截面图；
图2示出图1中所示的ESD保护结构的等效电路图；
图3示出具有不同SEC值的图1的ESD保护电路的I-V曲线；
图4示出根据可选实施例的ESD保护结构的简化截面图；
图5示出图4中所示的ESD保护结构的等效电路图；
图6示出根据另一实施例的ESD保护结构的简化截面图；
图7示出图6中所示的ESD保护结构的等效电路图；
图8示出集成电路级ESD保护示意图；以及
图9示出采用在I/O焊盘和VSS焊盘之间串联多个ESD保护电路的又一ESD保护方案。
除非另外指出，不同附图中的相应数字和符号通常指相应部分。绘制附图以清楚地示出多个实施例的相关方面并且不必须按比例绘制。
具体实施方式
以下详细描述当前优选实施例的制造和使用。然而，应该想到，本发明提供了可以在多种特定环境中具体化的多个可应用发明思想。所描述的特定实施例仅示出制造和使用本发明的特定方式，并不限制本发明的范围。
图1示出根据实施例的ESD保护结构100的简化截面图。ESD保护结构100包括第一P+区域102、第二P+区域104、N+区域116、第一隔离区112、第二隔离区114、第一高压P型注入区108、第二高压P型注入区110和高压N阱(HVNW)106。通过将掺杂材料注入基板形成HVNW 106。例如，锑和/或砷可以被注入至约1015/cm3至1016cm3的掺杂浓度。第一高压P型注入区108和第一P+区域102顺序地设置在HVNW 106上。第一高压P型注入区108设置在第一P+区域102之下。根据实施例，在掺杂之后，第一高压P型注入区108具有在约1015/cm3和1016/cm3之间的掺杂浓度。同样地，第二高压P型注入区110和第二P+区域104顺序地设置在HVNW 106上。第二高压P型注入区110设置在第二P+区域104之下。根据实施例，在掺杂之后，第二高压P型掺杂区110具有在约1015/cm3至1016/cm3之间的掺杂浓度。
第一隔离区112和第二隔离区114用于隔离有源区，以防止泄露电流在邻近有源区之间流动。隔离区(例如，112)可以通过多种方式(例如，热生长、沉积)和材料(例如，氧化硅、氮化硅)形成。在该实施例中，第一隔离区112和第二隔离区114可以通过表面沟道隔离(STI)技术制造。
N+区域116在第二P+区域104的一侧设置在HVNW 106中。N+区域116通过第二隔离区114与第二N+区域104隔离。第一P+区域102通过第一隔离区112与第二P+区域104隔离。第一高压P型注入区108的上部和第二高压P型注入区110的上部通过第一隔离区112隔离。如图1中所示，第一高压P型注入区108的底部通过HVNW 106与第二高压P型注入区110的底部隔离。第一高压P型注入区108和第二高压P型注入区110之间的距离被设定为SEC。
本领域技术人员将认识到，图1示出掺杂的理想剖面。距离SEC可能在随后的扩散处理之后改变。图1中所示的距离SEC用于示出多个实施例的多个发明方面。本发明不限于两个高压P型注入区域之间的任何特定距离。
根据一实施例，SEC为可调节参数。如图1所示，SEC表示两个高压P型注入区(即，108和110)之间的距离。更特别地，SEC为从第一高压P型注入区108的边缘122至第二高压P型注入区110的边缘124的距离。在半导体掺杂处理中，可以经由离子注入添加掺杂材料。通过控制高压P型注入区(例如，108)的掺杂范围，SEC可以相应地改变。如关于图3在以下描述的，SEC帮助提供ESD保护的可调节阈值电压。
应该注意，在先前实例中使用的掺杂技术纯粹被选择用于示范目的，并且不旨在将本发明的多个实施例限于任何特定掺杂技术。本领域技术人员将认识到，可以采用可选实施例(诸如，采用扩散技术)。
在图1中，ESD保护结构100提供芯片上ESD保护方案。对于ESD保护应用，第二P+区域104通常与输入/输出(I/O)焊盘连接，并且第一P+区域102通常与电源VSS焊盘连接，电源VSS焊盘通常接地或者与电源连接。所描述的实施例的有益特征在于，ESD保护器件的可调节阈值电压允许从图1中所示的相同结构得到的不同电压ESD保护方案。
图2示出了图1中所示的ESD保护结构100的等效电路图。图1中所示的ESD保护结构100的等效电路200包括具有发射极204、基极210和集电极206的双极PNP晶体管202。基极210通过电阻器206与N+区域116连接。电阻器206表示HVNW 106(未示出，但是在图1中示出)中的寄生电阻。发射极204由第二P+区域104和第二高压P型注入区110形成。集电极206由第一P+区域102和第一高压P型注入区108形成。再次参考图1，第二高压P型注入区110和第二P+区域104具有相同的导电类型，但是具有不同的掺杂浓度。第二高压P型注入区110将第二P+区域104延伸至更深区域。同样地，第一高压P型注入区108将第一P+区域延伸至更深区域。双极PNP晶体管202的发射极204和集电极206的延伸件导致发射极204和集电极206之间的击穿电压特征的改变。
总之，简化电路图200示出ESD保护结构100的相应电路构成一个双极PNP晶体管(例如，202)，其中，其发射极和集电极均由P+区域(例如，104)和设置在P+区域之下的高压P型注入区(例如，108)形成。然而，应该认识到，虽然图2示出了具有一个双极PNP晶体管(例如，PNP晶体管202)的ESD保护电路，但是ESD保护电路可以容纳任意数量的双极PNP晶体管。而且，应该明白，可以使用串联连接的多个双极PNP晶体管实现ESD保护电路。换句话说，多个双极PNP晶体管的其他配置(诸如，并联双极PNP晶体管连接至并联双极PNP晶体管)也在本实施例的预期范围内。
ESD保护电路200通常位于I/O焊盘和待保护器件(未示出，但在图8中示出)的VSS处。第二P+区域104通常与I/O焊盘连接，并且第一P+区域102通常与VSS连接，VSS通常接地或连接至电源。如果ESD事件发生，则在第二P+区域104和第一P+区域102之间施加电压峰值。从而，双极PNP晶体管202经历电压峰值，其可以超过双极PNP晶体管202的击穿电压。结果，双极PNP晶体管202进入雪崩式传导模式。作为雪崩式传导的结果，双极PNP晶体管提供电流路径，使得ESD放电电流可以从发射极204流至集电极206。双极PNP 202的传导将发射极204和集电极206之间的电压钳制到较低电平，使得可以保护与发射极204连接的内部电路。
再次参考图2，基极210通过电阻器208与发射极204连接。在该实施例中，电阻器208表示HVNW 106的体电阻。应该注意，基极210和发射极204之间的电阻可以对双极PNP晶体管202的集电极-发射极击穿电压产生影响。N+区域116和第二P+区域104之间的直接连接仅被提供用于说明目的，并且仅被提供用于提供可以包括在该实施例中的功能的实例。本领域技术人员将认识到，在ESD保护应用中，N+区域116可以浮置(float)或者通过ESD保护结构100外部的外部电阻器与第二P+区域104连接。
图3示出说明具有不同SEC值的ESD保护电路200的电流相对电压特征的三条曲线。图3的水平轴表示跨过ESD保护电路(例如，ESD保护电路200)的ESD电压。图3的垂直轴表示流过ESD保护电路的ESD电流。曲线302、曲线304和曲线306示出流过SEC分别为1.6μm、2μm和2.5μm的ESD保护电路200的电流。
如图3所示，用于曲线302、304和306的击穿电压非常相似(大约15V)。一旦所施加的ESD电压超过击穿电压，则三个ESD电流与所施加的ESD电压成比例地增加。然而，在相同的ESD电流等级处，不同SEC值导致ESD保护电路200具有不同维持电压。例如，当SEC为1.6μm的ESD保护电路200(由曲线302所示)提供0.004的ESD电流，相应维持电压稍微超过20V。相反，对于相同的ESD电流等级，SEC为2.5μm的ESD保护电路200(由曲线306所示)具有约23V的维持电压。类似地，当ESD保护电路200具有2μm的SEC时，曲线304示出维持电压为约21.5V。
图3示出基于ESD保护结构100的ESD保护器件可以通过选择不同的SEC值而具有不同维持电压。SEC的增加导致相应维持电压的成比例增加。这样，本实施例的有益特征在于，可以通过选择不同的SEC值，基于相同的基本结构制造具有不同额定电压(例如，20V、30V、40V)的半导体器件。
图4示出根据可选实施例的ESD保护结构400的简化截面图。如图4中所示，第一高压P型注入区108设置在第一P+区域102之下。然而，第二高压P型注入区110不设置在ESD保护结构400中。第一高压P型注入区108具有与第一P+区域102相同的导电类型，使得第一高压P型注入区108可以使第一P+区域102延伸到更深等级。这帮助提供与传统双极PNP晶体管不同的维持电压特征。
图5示出图4中所示的ESD保护结构400的等效电路图。ESD保护电路500包括具有发射极504、基极510、集电极506和电阻器508的双极PNP晶体管502。如图4中所示，第一高压P型注入区108和第一P+区域102形成集电极506。发射极504由第二P+区域104形成。电阻器508表示HVNW 106(未示出，但在图4中示出)中的寄生电阻。类似于关于图2描述的ESD保护电路200，一旦跨过发射极504和集电极506的电压超过双极PNP晶体管502的击穿电压，ESD保护电路500就可以提供ESD电流路径。
图6示出根据另一实施例的ESD保护结构600的简化截面图。如图6中所示，第二高压P型注入区110设置在第二P+区域10之下。然而，第一高压P型注入区108不设置在ESD保护结构600中。第二高压P型注入区110具有与第二P+区域104相同的导电类型，使得第二高压P型注入区110可以将第二P+区域104延伸至更深等级。这帮助提供具有与传统PNP晶体管不同的特征的ESD电流路径。
图7示出图6中所示的ESD保护结构600的等效电路图。ESD保护电路700包括具有发射极704、基极710、集电极706和电阻器708的双极PNP晶体管702。如图6中所示，第二高压P型注入区110和第二P+区域104形成发射极704。集电极706由第一P+区域102形成。电阻器708表示HVNW 106(未示出，但在图6中示出)中的寄生电阻。类似于关于图2描述的ESD保护电路200，一旦跨过发射极704和集电极706的电压超过双极PNP晶体管702的击穿电压，ESD保护电路700就可以提供ESD电流路径。
图8示出集成电路级ESD保护示意图。集成电路芯片800具有VDD焊盘808、I/O焊盘806和VSS焊盘804。内部电路802与VDD焊盘808和VSS焊盘804连接。内部电路802进一步包括与I/O焊盘806连接的输入。ESD保护电路200连接于I/O焊盘806和VSS焊盘804之间。应该注意，ESD保护电路200仅被提供用于说明目的。I/O焊盘806和VSS焊盘804之间的ESD保护电路可以分别为图2、图5和图7中所示的ESD保护电路200、500和700中的任意一个。
当ESD事件发生在I/O焊盘806和VSS焊盘804之间时，ESD保护电路200传导ESD电流，并且ESD保护电路(例如，ESD保护电路200)的接通将I/O焊盘806和VSS焊盘804之间的电压钳制在最大电压(其被指定给内部电路802)以下，以保护连接于I/O焊盘706和VSS焊盘705之间的内部电路。所描述的电路级ESD保护的有益特征在于，ESD保护电路提供用于ESD电流流动的旁路，以保护内部电路。
图9示出采用在I/O焊盘和VSS焊盘之间串联连接多个ESD保护电路的又一ESD保护方案。类似于图8，图9包括集成电路800、VDD焊盘808、I/O焊盘806、VSS焊盘804和内部电路802。然而，图8进一步包括与I/O焊盘806和VSS焊盘804电连接的ESD保护电路的串联连接。在高压应用中，单个ESD保护电路(诸如，图8中所示的ESD保护电路200)可以不提供可靠ESD保护。相反，串联连接的多个ESD保护电路200可以提供可调节ESD保护击穿点以及可调节ESD保护维持电压。
在图9中，如果ESD事件发生，则在I/O焊盘806和VSS焊盘804之间施加电压峰值。串联连接的ESD保护电路可以几乎同时接通。每个ESD保护电路均提供ESD保护维持电压。所有串联连接的ESD电路的击穿电压的总和将I/O焊盘的电压806钳制到内部电路802的最大额定电压之下的电平，使得内部电路802被保护。
在本实施例中，通过控制两个高压P型注入区之间的距离，ESD保护器件可以具有用于ESD保护的可调节阈值电压。ESD保护电路为具有不同额定电压的半导体器件提供灵活的ESD保护方案。
根据一实施例，ESD保护器件具有双极PNP晶体管，双极PNP晶体管具有由第一高压P型注入区和设置在第一高压P型注入区上的第一P+型区域形成的发射极、以及由第二高压P型注入区和设置在第二高压P型注入区上的第二P+区域形成的集电极。第一高压P型注入区和第二高压P型注入区之间的距离为SEC。ESD保护器件的维持电压可通过选择不同的SEC值来调节。
根据上述实施例的一种变型，ESD保护器件具有双极PNP晶体管，双极PNP晶体管具有由第一高压P型注入区和设置在第一高压P型注入区上的第一P+区域形成的发射极、以及由第二P+区域形成的集电极。
根据上述实施例的另一变型，ESD保护器件具有双极PNP晶体管，双极PNP晶体管具有由所设置的第一P+区域形成的发射极和由高压P型注入区和设置在高压P型注入区上的第二P+区域形成的集电极。
尽管详细描述了本发明的实施例及其优点，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变、替换和修改。
此外，本申请的范围不限于本说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员从公开可以容易理解，可根据本公开的内容利用执行与本文描述的对应实施例基本相同的功能或实现基本相同结果的现有或稍后开发的工艺、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求的范围包括这些工艺、机器、制造、物质组成、手段、方法或步骤。

Claims (10)

1.一种静电放电(ESD)保护器件，包括：
双极PNP晶体管，包括：
发射极，由第一高压P型区域和设置在所述第一高压P型区域
上的第一P+区域形成；以及
集电极，由第二高压P型区域和设置在所述第二高压P型区域
上的第二P+区域形成。
2.根据权利要求1所述的器件，其中，所述第一高压P型区域设置在第一隔离区之下。
3.根据权利要求1所述的器件，其中，所述第二高压P型区域设置在所述第一隔离区之下。
4.根据权利要求1所述的器件，其中，所述第一高压P型区域通过高压N阱区与所述第二高压P型区域隔离。
5.根据权利要求1所述的器件，其中，所述双极PNP晶体管具有基极，所述基极浮置或电连接至所述发射极。
6.一种ESD保护结构，包括：
高压N阱；
第一高压P型区域，设置在所述高压N阱上；
第一P+区域，设置在所述第一高压P型区域上；
第二P+区域，邻近所述第一P+区域设置；以及
N+区域，设置在所述高压N阱上。
7.根据权利要求6所述的结构，其中，所述第一P+区域通过第一隔离区与所述第二P+区域隔离。
8.根据权利要求6所述的结构，进一步包括：第二高压P型区域，设置在所述高压N阱上。
9.根据权利要求6所述的结构，其中，所述第一高压P型区域具有1015/cm3至1016/cm3的掺杂浓度。
10.一种半导体芯片，包括：
双极PNP晶体管，包括：
发射极，由第一高压P型区域和设置在所述第一高压P型区域上的第一P+区域形成；以及
集电极，由第二高压P型区域和设置在所述第二高压P型区域上的第二P+型区域形成；
第一焊盘，与所述双极PNP晶体管的所述发射极电连接；
第二焊盘，与所述双极PNP晶体管的所述集电极电连接；以及
多个电路，具有与所述第一焊盘电连接的第一端子和与所述第二焊盘电连接的第二端子。
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