CN101097915A - 用于半导体器件的静电放电保护方法及器件 - Google Patents
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Abstract
根据本发明的实施例，一种静电击穿保护方法保护半导体器件不受到第一引脚与第二引脚之间施加的浪涌电流的损害，该半导体器件包括：二极管，用于施加从第一引脚到第二引脚的正向偏置电流；以及双极晶体管，用于在导通状态下施加从第二引脚到第一引脚方向的电流，在第一引脚与第二引脚之间的电位差达到击穿该二极管的电平之前获得该双极晶体管的集电极引脚与发射极引脚之间的流通性。
Description
技术领域
本发明涉及一种用于半导体器件的静电放电保护方法及器件。特别地，本发明涉及一种用于半导体器件的静电放电保护方法及器件，该器件具有静电放电保护元件，用作由于被施加在半导体器件外部引脚的静电而产生的浪涌电流的放电路径。
背景技术
如果静电被施加在半导体器件的引脚上，则由于该静电的原因，异常电流(下文中被称为“浪涌电流”)就会流经该电路。如果产生了浪涌电流，就会产生如下问题：例如，引脚电压增加，并且内部电路被击穿。由于该静电放电而导致的击穿在下文中被称为“静电击穿”。
因此，一般的半导体器件都包括静电放电保护器件，用于确保浪涌电流放电路径并防止终引脚电压增加。日本未审专利申请公开No.5-267588公开了静电放电保护器件的一个例子。
图24为上述相关技术中静电放电保护器件100的电路图。如图24中所示，相关技术的静电放电保护器件100包括NPN晶体管101，PNP晶体管102，二极管103-105，输入/输出引脚(I/O引脚)，电源引脚(VDD引脚)，以及接地引脚(GND引脚)。该I/O引脚为半导体器件的输入/输出引脚。该I/O引脚与内部电路相连。该NPN晶体管101具有与VDD引脚相连的集电极，与I/O引脚相连的发射极，以及与GND相连的基极。该PNP晶体管102具有与GND引脚相连的集电极，与I/O引脚相连的发射极，以及与VDD引脚相连的基极。
该二极管103的阳极与GND引脚相连，阴极与VDD引脚相连。该二极管104的阳极与I/O引脚相连，阴极与VDD引脚相连。该二极管105的阳极与GND引脚相连，阴极与I/O引脚相连。
下面描述该静电放电保护器件100如何保护该内部电路不被击穿。静电电荷根据VDD引脚或GND引脚的电位电平(基准电位)被施加在I/O引脚上。进一步，作为被施加的静电电荷，存在正电荷与负电荷。首先，如果根据VDD引脚的电位电平(施加了VDD+)加上了正静电电荷，则二极管104被反向偏置，或者二极管105被击穿，并且二极管103被反向偏置。结果，浪涌电流流入VDD引脚。另一方面，如果根据VDD引脚的电位电平(施加了VDD-)加上了负静电电荷，则二极管104或二极管103被击穿，以及二极管105被正向偏置。作为选择，由于充电电流在浪涌电流的上升沿流向二极管103的寄生电容，该NPN晶体管101被导通。结果，负浪涌电流流入VDD引脚。
接下来，如果根据GND引脚的电位电平(施加了GND+)加上了正静电电荷，则二极管105或二极管103被击穿，并且二极管104被反向偏置。作为选择，由于充电电流在浪涌电流的上升沿流向二极管103的寄生电容，该PNP晶体管102被导通。结果，浪涌电流流入GND引脚。另一方面，如果根据GND引脚的电位电平(施加了GND-)加上了负静电电荷，则二极管105被正向偏置，或者二极管103被正向偏置，并且二极管104被击穿，结果负浪涌电流流入GND引脚。
该静电放电保护器件100通过将浪涌电流通过上述路径放电而保护该内部电路不被击穿。进一步，该静电放电保护器件100具有沟槽绝缘区域(沟槽氧化膜)，其中该区域位于在该元件的引脚中形成的与I/O引脚相连的引脚的周围。如果该浪涌电流流动的话，该沟槽氧化物膜使如下区域的边缘产生的电场分散，在所述区域中形成了与I/O引脚相连的引脚。结果，该静电放电保护电路的部件的击穿电压增加，以在加上了浪涌电流时保护这些部件不被击穿。
但是，在相关技术的静电放电保护器件100中，浪涌电流通过该击穿路径被放电。发生二极管被击穿的击穿电压是非常高的。因此，如果该内部电路受到穿过该击穿二极管的放电路径的保护，则该引脚电压就会高于内部电路的击穿电压，并且该内部电路无法被充分保护。
进一步，流过被击穿二极管的电流量小于流过正向偏置的二极管的电流量。因此，在对大量的浪涌电流进行放电时，该二极管区域增加。进一步，在相关技术的静电放电保护器件100中，使用沟槽氧化膜来增加二极管的击穿电压，因此需要有用于形成该沟槽氧化膜的附加区域。也就是说，沟槽氧化膜的形成导致了该静电放电保护器件100的面积的增加。并且，如果该浪涌电流穿过该被击穿的二极管被放电时，则该二极管就被损坏或者击穿。该静电放电保护器件需要对该浪涌电流进行放电，以保护该内部电流和保护该电路部件不被击穿。如果该电路部件被击穿，就会出现下面的故障。也就是说，例如，引脚电位被固定为VDD引脚的电位或者漏泄电流增加。
发明内容
根据本发明的一个方面的静电击穿保护方法保护半导体器件不受到施加在第一引脚和第二引脚之间的浪涌电流的损坏，该半导体器件包括：二极管，用于施加从第一引脚到第二引脚的正向偏置电流；以及双极晶体管，用于在导通状态下施加从第二引脚到第一引脚的电流，在该第一引脚与第二引脚之间的电位差达到该二极管被击穿的电平之前实现该双极晶体管的集电极引脚与发射极引脚之间的流通性。
根据本发明的静电击穿保护方法，该双极晶体管在该二极管被击穿之前开始操作，并且对该浪涌电流进行放电。因此，通过该双极晶体管操作就能够对浪涌电流进行放电。该浪涌电流不会击穿该二极管。如果大量的浪涌电流通过被击穿的二极管被放电时，则就有可能出现如下情况：二极管被加热，从而导致该二极管被击穿。相反，在通过该双极晶体管操作来对浪涌电流进行放电时，该晶体管的导通电阻低于被击穿二极管的导通电阻，因此即使施加了大量的浪涌电流，由该双极晶体管生成的热量也是很小的。也就是说，根据本发明的静电击穿保护方法，能够保护半导体器件的内部电路不受更大浪涌电流的损坏。
进一步，该双极晶体管的导通电阻很小，因此如果给与了该双极晶体管与二极管类似的保护能力，则能够在比该二极管更小的布局区域中提供该双极晶体管。
根据本发明的另一个方面，一种静电放电保护器件，用于保护半导体器件不受到施加在第一电源引脚或第二电源引脚与输入/输出引脚之间的浪涌电流的损坏，包括：第一双极晶体管，其具有与第一电源引脚相连的集电极引脚，与输入/输出引脚相连的发射引脚，以及与第二电源引脚相连的基极引脚；以及第二双极晶体管，其具有与第二电源引脚相连的集电极引脚，与输入/输出引脚相连的发射引脚，以及与第一电源引脚相连的基极引脚，该第一和第二双极晶体管之一确保如下情况下集电极引脚与发射引脚之间的流通性：第一或第二电源引脚与输入/输出引脚之间的电位差低于另一个双极晶体管的发射引脚与基极引脚之间PN结的击穿电压。
根据本发明的静电击穿保护器件，该第一和第二双极晶体管之一在另一个双极晶体管的PN结部分被击穿之前开始操作。因此，能够通过该双极晶体管操作来对浪涌电流进行放电。该浪涌电流无法击穿该PN结部分。如果大量的浪涌电流通过已经被击穿的PN结部分被放电，就有可能出现如下情况：该PN结被加热，并被击穿。相反，在通过该双极晶体管操作来对浪涌电流进行放电时，该晶体管的导通电阻低于被击穿PN结的导通电阻，因此即使施加了大量的浪涌电流，在该PN结产生的热量也是很小的。也就是说，根据本发明的静电击穿保护器件，能够保护半导体器件的内部电路不受更大浪涌电流的损坏。
根据本发明的另一个方面，一种静电放电保护器件，用于保护半导体器件不受到施加在第一电源引脚或第二电源引脚与输入/输出引脚之间的浪涌电流的损坏，包括：第一双极晶体管，其具有与第一电源引脚相连的集电极引脚，与输入/输出引脚相连的发射极引脚，以及与第二电源引脚相连的基极引脚；以及第二双极晶体管，其具有与第二电源引脚相连的集电极引脚，与输入/输出引脚相连的发射引脚，以及与第一电源引脚相连的基极引脚，至少该第一和第二双极晶体管之一，其包括在形成发射引脚的发射引脚区域下面并与其相邻而形成的埋置区域，具有与发射极区域相同的导电类型并且杂质浓度低于发射极区域的杂质浓度。
根据本发明的静电放电保护器件，在与第一和第二双极晶体管的发射极区域下面并与其相邻而形成埋置区域，具有与发射极区域相同的导电类型并且杂质浓度低于发射极区域的杂质浓度。由于该埋置区域，因此能够控制该发射极引脚与基极引脚之间的电场。因此，能够增加发射极引脚与基极引脚之间PN结的击穿电压。通过这种方式，如果PN结的击穿电压增加并且超过了该双极晶体管的起动电压，则能够通过该双极晶体管对被施加的浪涌电流进行放电。
根据本发明的用于半导体器件的充电放电保护方法和器件，可以通过保护电路中的高可靠性的元件来保护内部电路不受到更大浪涌电流的损坏，并且防止布局面积增加。
附图说明
本发明的上述和其他目标，优点和特征将会通过下面参照附图对某些优选实施例的说明而变得更加清晰，其中：
图1为根据本发明第一实施例的静电放电保护器件的电路图；
图2示出了第一实施例的静电放电保护器件中在GND+情况下施加静电电荷时的元件的电流-电压特性；
图3示出了第一实施例的静电放电保护器件中在GND-情况下施加静电电荷时的元件的电流-电压特性；
图4示出了第一实施例的静电放电保护器件中在VDD+情况下施加静电电荷时的元件的电流-电压特性；
图5示出了第一实施例的静电放电保护器件中在VDD-情况下施加静电电荷时的元件的电流-电压特性；
图6为第一实施例的静电放电保护器件的剖面图；
图7示出了第一实施例的静电放电保护器件的布局；
图8示出了图7的静电放电保护器件的布局，其上形成了第一金属线；
图9示出了图7的静电放电保护器件的布局，其上形成了第一和第二金属线；
图10为第一实施例的静电放电保护器件的剖面图，其已完成至第一步骤；
图11为第一实施例的静电放电保护器件的剖面图，其已完成至第二步骤；
图12为第一实施例的静电放电保护器件的剖面图，其已完成至第三步骤；
图13为第一实施例的静电放电保护器件的剖面图，其已完成至第四步骤；
图14为第一实施例的静电放电保护器件的剖面图，其已完成至第五步骤；
图15为第一实施例的静电放电保护器件的剖面图，其已完成至第六步骤；
图16为根据第一实施例的第一修改例子的静电放电保护器件的剖面图；
图17为根据第一实施例的第二修改例子的静电放电保护器件的剖面图；
图18为根据第一实施例的第二修改例子的静电放电保护器件的另一个例子的剖面图；
图19为根据第一实施例的第三修改例子的静电放电保护器件的剖面图；
图20为根据第一实施例的第三修改例子的静电放电保护器件的另一个例子的剖面图；
图21为根据第二实施例的静电放电保护器件的剖面图；
图22为根据第二实施例的第一修改例子的静电放电保护器件的剖面图；
图23为根据第二实施例的第二修改例子的静电放电保护器件的剖面图；以及
图24为相关技术的静电放电保护器件的电路图。
具体实施方式
现在将参照说明性实施例来描述本发明。本领域内的技术人员可以认识到的是，通过使用本发明的教授可以实现许多变化实施例，并且本发明并不仅限于用于说明目的的实施例。
第一实施例
下面，将参照附图来描述本发明的实施例。图1为根据本发明第一实施例的静电放电保护器件1的电路图。如图1所示，第一实施例的静电放电保护器件1包括第一双极晶体管(例如，NPN晶体管2)以及第二双极晶体管(例如，PNP晶体管3)。进一步，该静电放电保护器件1包括第一电源引脚(例如，电源引脚；下文中被称为“VDD引脚”)，输入/输出引脚(下文中被称为“I/O引脚”)，以及第二电源引脚(例如，接地引脚；下文中被称为“GND引脚”)。该I/O引脚与半导体器件的内部电路相连。该内部电路包括例如NMOS晶体管和PMOS晶体管。
该NPN晶体管2具有与VDD引脚相连的集电极引脚，与输入/输出引脚相连的发射极引脚，以及与GND引脚相连的基极引脚。进一步，该PNP晶体管3具有与GND引脚相连的集电极引脚，与I/O引脚相连的发射极引脚，以及与VDD引脚相连的基极引脚。顺便提及，连接在NPN晶体管2的基极引脚与GND引脚之间的电阻器RPW为其中形成有NPN晶体管2的区域中的P阱区域的寄生电阻。进一步，连接在PNP晶体管3的基极引脚与VDD引脚之间的电阻器RNW为其中形成有PNP晶体管3的区域中的N阱区域中的寄生电阻。
接下来描述第一实施例的静电放电保护器件1的操作。首先，描述该半导体器件的正常操作。在这种情况下，例如，接地电压被施加在GND引脚上，并且约3.3V的电源电压被施加在VDD引脚上。进一步，数据信号被输入至该I/O引脚或者从中输出。该I/O引脚的信号电压具有位于该接地电压电平与电源电压电平之间的振幅。这里，如果I/O引脚的电压为接地电压电平，则该PNP晶体管3的发射极引脚就是接地电压电平，并且基极引脚为电源电压电平，因此该PNP晶体管不工作。进一步，该NPN晶体管2的发射极引脚为接地电压电平，并且基极引脚为接地电压电平，因此该NPN晶体管2不工作。
另一方面，如果I/O引脚为电源电压，PNP晶体管3的发射极引脚为电源电压电平，并且基极引脚为电源电压电平，则该PNP晶体管3不工作。进一步，该NPN晶体管2的发射极引脚为电源电压电平，并且基极引脚为接地电压电平，因此该NPN晶体管2不工作。也就是说，在该半导体正常工作的情况下，该静电放电保护器件1不工作，因此对于该半导体器件的正常工作没有影响。
接下来，描述在给半导体器件施加上静电荷时，该静电放电保护器件1的操作。根据第一引脚(例如，VDD引脚或GND引脚)的电位电平，将静电荷施加在第二引脚上，作为正或负电荷。例如，如果正静电荷被施加在GND引脚上，则I/O引脚的电压高于GND引脚的电压(下文中，这种情况被称为“GND+情况”)。如果负静电荷被施加在GND引脚上，则I/O引脚的电压低于GND引脚的电压(下文中，这种情况被称为“GND-情况”)。如果正静电荷被施加在VDD引脚上，则I/O引脚的电压高于VDD引脚的电压(下文中，这种情况被称为“VDD+情况”)。如果负静电荷被施加在VDD引脚上，则I/O引脚的电压低于VDD引脚的电压(下文中，这种情况被称为“VDD-情况”)。
该实施例的静电放电保护器件1通过晶体管的快回操作或者由晶体管的发射极引脚与基极引脚之间的PN结限定的二极管(下文中简称为二极管)的正向偏置来对由于被施加了静电荷而产生的浪涌电流进行放电。二极管的正向偏置意味着在如下情况下将电流从阳极提供给阴极：二极管的N型半导体区域(阴极)的电压高于P型半导体区域(阳极)的电压。
进一步，接着将描述该快回操作。如果晶体管的发射极引脚与集电极引脚之间的电位差随着基极引脚的导通而增加，则在该发射极引脚与基极引脚之间生成少数载流子。结果，确保了该晶体管的集电极引脚与发射极引脚之间的流通性。也就是说，发射极引脚与集电极引脚之间的电位差为该晶体管的起动电压，其仅仅能够生成足够驱动该发射极引脚与基极引脚之间的晶体管的少量载流子。该起动电压在下文中被称为“快回电压”。进一步，根据该快回电压被激活的区域中的晶体管操作就是快回操作。
如果该晶体管开始该快回操作，则该发射极引脚与集电极引脚之间的电位差被降低至在集电极引脚与发射极引脚之间生成的击穿电压BVceo。之后，集电极-发射极电压根据在集电极引脚与发射极引脚之间流动的电流以及处于导通状态的晶体管的电阻(导通电阻)而增加。接着，集电极-发射极电流增加，并且如果该晶体管温度增至晶体管击穿温度，则该晶体管被击穿。
另一方面，在阴极电压高于阳极电压的反向偏置状态下，如果反向偏置电压增加，则在二极管中也会出现击穿，并且电流从阴极流向阳极(下文中该操作被称为“击穿操作”)。在这种情况下，如果不小于击穿电流的电流流经该二极管，则该二极管中就会包含很高的电阻。大量电流流经该高电阻，其结果就是该二极管被加热并被击穿。
快回操作期间该晶体管的导通电阻低于击穿操作期间该二极管的电阻值。进一步，在基本上相同的温度下该晶体管和二极管被击穿。因此，该晶体管的击穿电流大于二极管的击穿电流。
这里，根据将静电荷施加至I/O引脚的情况详细地描述该静电放电保护器件1的操作。首先，描述在GND+情况下施加静电荷的情况。在该情况下，由于PNP晶体管3导通，则浪涌电流经PNP晶体管3从I/O引脚流入GND引脚。在该实施例中，该PNP晶体管3的快回电压被设置为低于该NPN晶体管2的发射极引脚与基极引脚之间形成的二极管的击穿电压(下文中，被称为“击穿电压”)。图2示出了在GND+情况下内部电路的NPN晶体管2，PNP晶体管3，以及NMOS晶体管的电流-电压特性。顺便提及，在图2中，纵轴表示施加给I/O引脚的电流的绝对值，并且横轴表示I/O引脚的引脚电压的绝对值。进一步，曲线A表示PNP晶体管3的电流-电压特性，曲线B表示NPN晶体管2的电流-电压特性，并且曲线C表示NMOS晶体管的电流-电压特性。
如图2中所示，PNP晶体管3的快回电压低于NMOS晶体管的击穿电压以及NPN晶体管2的二极管的击穿电压。由于该特性，可以通过PNP晶体管3的快回操作对静电荷被施加在I/O引脚上时产生的浪涌电流进行放电，以防止I/O引脚与GND引脚之间的电位差增加。进一步，防止I/O引脚与GND引脚之间的电位差增加，使得该NPN晶体管2的二极管不会被击穿，并且几乎没有电流流经该二极管。
下面给出对于在GND-情况下施加静电荷的例子的描述。由于NPN晶体管2的二极管中的正向偏置电流，这种情况下的浪涌电流从GND引脚经NPN晶体管2流入I/O引脚。图3示出了在GND-情况下内部电路的NPN晶体管2，PNP晶体管3，以及NMOS晶体管的电流-电压特性。顺便提及，在图3中，纵轴表示施加给I/O引脚的电流的绝对值，并且横轴表示I/O引脚的引脚电压的绝对值。进一步，曲线A表示PNP晶体管3的电流-电压特性，曲线B表示NPN晶体管2的电流-电压特性，并且曲线C表示NMOS晶体管的电流-电压特性。
如图3中所示，NPN晶体管2的电流-电压特性显示了根据二极管的正向偏置的很陡的斜度。进一步，PNP晶体管3的快回电压高于NMOS晶体管的击穿电压。由于该特性，可通过NPN晶体管2的二极管的正向偏置对静电荷被施加在I/O引脚上时产生的浪涌电流进行放电，以防止I/O引脚与GND引脚之间的电位差增加。由于可以防止I/O引脚与GND引脚之间的电位差增加，因此不会出现该PNP晶体管3的快回操作，并且几乎没有电流流经该PNP晶体管3。
下面给出对于在VDD+情况下施加静电荷的例子的描述。根据PNP晶体管3的二极管的正向偏置电流，这种情况下的浪涌电流从I/O引脚经NPN晶体管3流入VDD引脚。图4示出了在VDD+情况下内部电路的NPN晶体管2，PNP晶体管3，以及PMOS晶体管的电流-电压特性。顺便提及，在图4中，纵轴表示施加给I/O引脚的电流的绝对值，并且横轴表示I/O引脚的引脚电压的绝对值。进一步，曲线A表示PNP晶体管3的二极管的电流-电压特性，曲线B表示NPN晶体管2的电流-电压特性，并且曲线D表示PMOS晶体管的电流-电压特性。
如图4中所示，PNP晶体管2的电流-电压特性显示了根据二极管的正向偏置的很陡的斜度。进一步，NPN晶体管2的快回电压高于NMOS晶体管的击穿电压。由于该特性，通过PNP晶体管3的二极管的正向偏置可以对静电荷被施加在I/O引脚上时产生的浪涌电流进行放电，以防止I/O引脚与VDD引脚之间的电位差增加。进一步，由于可以防止I/O引脚与GND引脚之间的电位差增加，因此不会出现该NPN晶体管2的快回操作，并且几乎没有电流流经该NPN晶体管2。
下面给出对于在VDD-情况下施加静电荷的例子的描述。因为该NPN晶体管2被导通，因此这种情况下的浪涌电流从VDD引脚经NPN晶体管2流入I/O引脚。在该实施例中，NPN晶体管2的快回电压被设置为低于该PNP晶体管的二极管的击穿电压。图5示出了在VDD-情况下内部电路的NPN晶体管2，PNP晶体管3，以及NMOS晶体管的电流-电压特性。顺便提及，在图5中，纵轴表示施加给I/O引脚的电流的绝对值，并且横轴表示I/O引脚的引脚电压的绝对值。进一步，曲线A表示PNP晶体管3的二极管的电流-电压特性，曲线B表示NPN晶体管2的电流-电压特性，并且曲线D表示PMOS晶体管的电流-电压特性。
如图5中所示，NPN晶体管2的快回电压低于NMOS晶体管的击穿电压以及PNP晶体管2的二极管的击穿电压。由于该特性，可以通过NPN晶体管2的快回操作对在VDD-情况下静电荷被施加在I/O引脚上时产生的浪涌电流进行放电，以防止I/O引脚与VDD引脚之间的电位差增加。进一步，由于可以防止I/O引脚与GND引脚之间的电位差增加，因此该PNP晶体管3的二极管不会被击穿，并且几乎没有电流流经该二极管。
从上面的描述中可以理解的是，在该实施例的静电放电保护器件1中，晶体管的快回电压被设置为低于在晶体管的发射极引脚与基极引脚之间的PN结形成的二极管的击穿电压。因此，该实施例的静电放电保护器件1能够通过正向偏置二极管以及快回操作下的晶体管对浪涌电流进行放电，而不会击穿二极管。进一步，不通过被击穿的二极管来对浪涌电流进行放电。这样，即使该晶体管的尺寸比相关技术中的小，也能够获得足够的浪涌电流放电路径。
进一步，与二极管被击穿的期间相比，在晶体管的快回操作期间能够抑制元件的温度上升。这样，与通过被击穿的二极管来对浪涌电流进行放电的情况相比，该实施例的静电放电保护器件1能够对大量的浪涌电流进行放电。
现在对晶体管的结构进行描述，其中晶体管的快回电压被设置为低于该晶体管的发射极引脚与基极引脚之间限定的二极管的击穿电压。图6示出了该实施例的静电放电保护器件1的剖面结构。
如图6中所示，在衬底区域5上形成了用于形成NPN晶体管2的P阱区域20以及用于形成PNP晶体管3的N阱区域10。该P阱区域20由P型半导体构成，并且N阱区域10由N型半导体构成。
在P阱区域20上有选择地形成基极区域21，集电极区域22，以及发射极区域23。该基极区域21由P型半导体构成，并且其杂质浓度高于P阱区域20的杂质浓度。该集电极区域22由N型半导体构成，并且其杂质浓度高于N阱区域10的杂质浓度。该发射极区域23由N型半导体构成，并且其杂质浓度高于N阱区域10的杂质浓度。进一步，该发射极区域23之下并与其相邻的区域由N型半导体构成，并且埋置区域(例如，LDDP区域24)的杂质浓度低于在该区域中形成的发射极区域23的杂质浓度。
在N阱区域10上有选择地形成基极区域11，集电极区域12，以及发射极区域13。该基极区域11由N型半导体构成，并且其杂质浓度高于N阱区域10的杂质浓度。该集电极区域12由P型半导体构成，并且其杂质浓度高于P阱区域20的杂质浓度。该发射极区域13由P型半导体构成，并且其杂质浓度高于P阱区域20的杂质浓度。进一步，在发射极区域13之下并与其相邻的区域中形成埋置区域(例如，LDDB区域14)，其由P型半导体构成，并且其杂质浓度低于发射极区域23的杂质浓度。顺便提及，除了基极区域，集电极区域，以及发射极区域以外，在N阱区域10和P阱区域20之上的部分中形成绝缘区域。
从上面的描述中可以理解的是，在该实施例的静电放电保护器件1中，在发射极区域的下面形成区域的杂质浓度低于该发射极区域(LDDB区域14和LDDP区域24)的杂质浓度，这就使得能够根据施加给该发射极引脚的电压来控制在发射极区域和阱区域之间产生的电场强度。结果，在发射极引脚与基极引脚之间的PN结处形成的二极管的击穿电压被设置为高于该晶体管的快回电压。可以通过改变该LDDB区域14和LDDP区域24的杂质浓度来调整二极管的击穿电压。
接下来描述该静电放电保护器件1的制造方法。图7示出了从上方看到的静电放电保护器件1的布局。如图7所示，该静电放电保护器件1包括N阱区域10和P阱区域20。在该N阱区域10中形成有该PNP晶体管3的基极区域11，集电极区域12，以及发射极区域13。在该P阱区域20中形成有该NPN晶体管2的基极区域21，集电极区域22，以及发射极区域23。进一步，在每个基极区域，集电极区域以及发射极区域中形成有接触孔4，用于与上面的金属线相连。
图8示出了一个布局，其中第一金属线被加给图7的布局，并且图9也示出了一个布局，其中第二金属线被加给图8的布局。如图8和9所示，该静电放电保护器件1的引脚通过两条金属线连接在一块。例如，NPN晶体管2的基极区域21通过第一金属线31与PNP晶体管3的集电极区域12相连。虽然没有示出，但是该金属线31与GND引脚相连。该NPN晶体管2的发射极区域23通过第一金属线32与PNP晶体管3的发射极区域23相连。虽然没有示出，但是该金属线32与I/O引脚相连。该NPN晶体管2的集电极区域22通过第二金属线33与PNP晶体管3的基极区域11相连。虽然没有示出，但是该金属线33与VDD引脚相连。
接下来参照图9中的X-X’截面图来详细地描述该静电放电保护器件1的制造方法。图10为已经完成至第一步骤的静电放电保护器件1的截面图。在该第一步骤中，有选择地在衬底区域上的P型半导体层中形成沟槽，并且将绝缘体例如氧化膜填入该沟槽中，从而形成绝缘区域6。
图11为已经完成至第二步骤的静电放电保护器件1的截面图。如图11所示，在第二步骤中形成了N阱区域10和P阱区域20。通过图案化来确定该N阱区域10和P阱区域20的形状；该图案化步骤有选择地给保护层印上掩模。根据该图案化，杂质被注入到预定区域中，从而形成N阱区域10和P阱区域20。在形成N阱区域10的情况下，例如，注入磷离子。进一步，在形成P阱区域20的情况下，例如，注入硼离子。
图12为已经完成至第三步骤的静电放电保护器件1的截面图。如图12所示，在第三步骤中，形成低浓度区域(LDDB区域14和LDDP区域24)，用于增加二极管的击穿电压。在LDDB区域14中，形成PNP晶体管3的发射极区域13。在比发射极区域13更深的部分中形成LDDB区域14。可以通过注入例如硼离子来得到该LDDB区域14。在该LDDP区域24中，形成PNP晶体管2的发射极区域23。在比发射极区域23更深的部分中形成LDDP区域24。可以通过注入例如磷离子来得到该LDDP区域24。这里，LDDB区域14以及LDDP区域24的杂质浓度基本上与N阱区域10以及P阱区域20的相同。
图13为已经完成至第四步骤的静电放电保护器件1的截面图。如图13所示，在第四步骤中形成基极区域，集电极区域，以及发射极区域。通过注入硼离子来获得NPN晶体管2的基极区域21以及PNP晶体管3的集电极区域12和发射极区域13。被掺杂的杂质浓度高于P阱区域20的杂质浓度。另一方面，通过注入砷离子来获得NPN晶体管2的集电极区域22和发射极区域23以及PNP晶体管3的基极区域11。被掺杂的杂质浓度高于N阱区域10的杂质浓度。通过第一至第四步骤形成的区域在下文中被称为“元件区域”。
图14为已经完成至第五步骤的静电放电保护器件1的截面图。如图14中所示，在第五步骤中形成中间层膜7，触点4，以及第一金属线30和31。形成该中间层膜7，用于覆盖该元件区域表面。该触点4穿过该中间层膜7，以暴露出该基极区域，集电极区域，和发射极区域。通过将金属材料填充到中间层膜7中形成的沟槽中来得到触点4。根据静电放电保护器件1中元件的连接形式来铺设该第一金属线31和32，并且形成在该中间层膜7的表面上。进一步，该第一金属线30部分地连接在第二金属线和触点4之间。
图15为已经完成至第六步骤的静电放电保护器件1的截面图。如图15中所示，在第六步骤中，形成中间层膜8，通孔9，以及第二金属线33。形成该中间层膜8就是为了使得该第一金属线与第二金属线相互绝缘。该通孔9连接在第一金属线与第二金属线之间。通过将金属材料填入穿过该中间层膜8的孔来获得该通孔9，以暴露出该第一金属线表面。在该绝缘膜8上形成第二金属线33。
通过第一至第六步骤，能够制造出该实施例的静电放电保护器件1。进一步，上述的步骤可以为MOS晶体管制造过程中的步骤。在这种情况下，可以通过该实施例的静电放电保护器件1来保护内部电路不被击穿，即使在由MOS晶体管构成的电路中，其中该MOS晶体管的击穿电压很低。顺便提及，包括上述步骤的制造过程为制造方法的一个例子，并且该实施例的静电放电保护器件1的制造方法不仅限于此。
接下来描述通过另一个静电放电保护方法制造的该实施例的静电放电保护器件1的截面结构。首先，说明第一修改实例。图16为第一修改实例的静电放电保护器件1的截面图。如图16所示，该第一修改实例的静电放电保护器件1包括P阱区域14a和N阱区域24a，代替LDDB区域14和LDDP区域24。在这种情况下，在发射极区域和基极区域之间形成一个区域，该区域的杂质浓度低于发射极区域的杂质浓度。这样，基极引脚与发射极引脚之间形成的二极管的击穿电压就能够增加。顺便提及，在该第一修改实例中，为了将发射极区域13下面的P阱区域14a与衬底区域5绝缘开，在形成有PNP晶体管3的区域的下面形成深N阱区域15。
接下来描述第二修改实例。第二修改实例的静电放电保护器件1用在如下的情况下，即PNP晶体管3的发射极区域13与N阱区域10之间的击穿电压很高。图17为这种情况下该静电放电保护器件1的截面图。如图17所示，第二修改实例的静电放电保护器件1仅仅包括LDDP区域24，作为低浓度区域，与发射极区域相邻。在该第二修改实例中，可以用N阱区域24a来代替LDDP区域24。图18为静电放电保护器件1的截面图，其中包括N阱区域24a，代替LDDP区域24。
现在描述第三修改实例。该第三修改实例的静电放电保护器件1用在如下的情况下，即NPN晶体管2的发射极区域23与P阱区域20之间的击穿电压很高。图19为这种情况下该静电放电保护器件1的截面图。如图19所示，第三修改实例的静电放电保护器件1仅仅包括LDDB区域14，作为低浓度区域，与发射极区域相邻。在该第三修改实例中，也可以用P阱区域14a来代替LDDB区域14。图20为静电放电保护器件1的截面图，其中包括P阱区域14a，代替LDDB区域14。顺便提及，如图20中所示，可以在形成NPN晶体管2的区域以及形成PNP晶体管3的区域下面形成深阱区域15。
第二实施例
根据本发明的第二实施例的静电放电保护器件1a与第一实施例的静电放电保护器件1的不同之处在于：在阱区域中形成的寄生电阻(电阻器RNW和电阻器RPW)的阻值实质上增加了。如果该寄生电阻的阻值增加了，则在该发射极引脚与基极引脚之间的二极管被击穿之后，I/0引脚和VDD引脚或GND引脚之间的电位差可以根据许多浪涌电流而增加。通过增加该电位差，即使该二极管的击穿操作先于该晶体管的快回操作，该晶体管也可以在该二极管被击穿之前开始该快回操作。
例如，如果由于制造步骤的变化而使得该二极管的击穿电压发生很大的波动，则可以有效地基本上增加电阻器RNW和电阻器RPW的电阻值。
图21为静电放电保护器件1a的例子的截面图，其中电阻器RNW和电阻器RPW的电阻值被设置为基本较大。如图21所示，在该例子的静电放电保护器件1a中，发射极区域与基极区域之间的距离大于第一实施例的静电放电保护器件1中的距离。这样，在发射极区域与基极区域之间形成的N阱区域10的长度增加，因此电阻器RNW和电阻器RPW的电阻值也会增加。
进一步，图22为第二实施例的第一修改实例的截面图。在该第二实施例的第一修改实例的静电放电保护器件1a中，发射极区域与基极区域之间的距离与第一实施例的相同。在第二实施例的第一修改实例中，在集电极区域和基极区域之间的区域中形成具有低杂质浓度的阱区域。该具有低杂质浓度的阱区域由半导体构成，其中该半导体具有与它周围的阱区域相同的导电类型。具有低杂质浓度的阱区域的电阻值大于该周围阱区域的电阻值。这样，可以通过形成具有低杂质浓度的阱区域来增加电阻器RNW和电阻器RPW的电阻值。
图23为第二实施例的第二修改实例的截面图。除了电阻器被插入在基极区域与同该基极区域相连的引脚之间以外，该第二实施例的第二修改实例的静电放电保护器件1a具有与第一实施例的静电放电保护器件1相同的结构。该电阻器由例如多晶硅构成。进一步，形成该电阻器，且与NPN晶体管2以及PNP晶体管3无关。按照这种与晶体管无关的方式形成电阻器使得能够在完成制造半导体器件之后对线进行加工，并且改变该电阻器RNW和电阻器RPW的电阻值。
很清楚的是，本发明并不限于上述实施例，并且可以在不脱离本发明的范围和精神的情况下进行修改和改变。
Claims (11)
1.一种静电击穿保护方法，用于保护半导体器件不受施加在第一引脚和第二引脚之间的浪涌电流的损坏，该半导体器件包括：
二极管，用于施加从第一引脚到第二引脚的正向偏置电流；以及
双极晶体管，用于在导通状态下施加从第二引脚到第一引脚的方向的电流，
在该第一引脚与第二引脚之间的电位差达到该二极管被击穿的电平之前，在该双极晶体管的集电极引脚与发射极引脚之间获得流通性。
2.根据权利要求1的静电击穿保护方法，其中确保该双极晶体管的集电极引脚与发射极引脚之间的流通性时的起动电压低于二极管的击穿电压。
3.根据权利要求1的静电击穿保护方法，其中确保该双极晶体管的集电极引脚与发射极引脚之间的流通性时的起动电压低于该半导体器件的内部电路中晶体管的击穿电压。
4.一种静电放电保护器件，用于保护半导体器件不受到施加在第一电源引脚或第二电源引脚与输入/输出引脚之间的浪涌电流的损坏，包括：
第一双极晶体管，具有与第一电源引脚相连的集电极引脚，与输入/输出引脚相连的发射引脚，以及与第二电源引脚相连的基极引脚；以及
第二双极晶体管，具有与第二电源引脚相连的集电极引脚，与输入/输出引脚相连的发射极引脚，以及与第一电源引脚相连的基极引脚，
在如下情况下，该第一和第二双极晶体管之一确保集电极引脚与发射引脚之间的流通性，所述情况是，第一或第二电源引脚与输入/输出引脚之间的电位差低于另一双极晶体管的发射引脚与基极引脚之间PN结的击穿电压。
5.根据权利要求4的静电放电保护器件，其中确保该第一或第二双极晶体管的集电极引脚与发射极引脚之间的流通性时的起动电压低于PN结的击穿电压。
6.根据权利要求4的静电放电保护器件，其中该第一和第二双极晶体管具有位于基极引脚和与该基极引脚相连的第一电源引脚或第二电源引脚之间的阻性元件。
7.根据权利要求4的静电放电保护器件，其中该第一双极晶体管为NPN型双极晶体管，该第二双极晶体管为PNP型双极晶体管。
8.一种静电放电保护器件，用于保护半导体器件不受到施加在第一电源引脚或第二电源引脚与输入/输出引脚之间的浪涌电流的损坏，包括：
第一双极晶体管，具有与第一电源引脚相连的集电极引脚，与输入/输出引脚相连的发射极引脚，以及与第二电源引脚相连的基极引脚；以及
第二双极晶体管，其具有与第二电源引脚相连的集电极引脚，与输入/输出引脚相连的发射极引脚，以及与第一电源引脚相连的基极引脚，
至少该第一和第二双极晶体管之一包括埋置区域，该埋置区域形成在其中形成有发射极引脚的发射极区域下面并与发射极区域相邻，具有与发射极区域相同的导电类型，且杂质浓度低于发射极区域的杂质浓度。
9.根据权利要求8的静电放电保护器件，其中该第一和二双极晶体管包括位于基极引脚和与该基极引脚相连的第一电源引脚或第二电源引脚之间的阻性元件。
10.根据权利要求9的静电放电保护器件，其中该阻性元件的阻值基于其中形成有该第一和第二双极晶体管的阱区域的杂质浓度。
11.根据权利要求8的静电放电保护器件，其中该第一双极晶体管为NPN型双极晶体管，该第二双极晶体管为PNP型双极晶体管。
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