CN107180818A - 静电放电保护 - Google Patents

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Abstract

本文提供一种被配置成为集成电路提供静电放电(ESD)保护的双极结型晶体管。该双极结型晶体管包括衬底，该衬底被配置成充当用于该双极结型晶体管的栅极。至少一个漏极指在该衬底的第一表面上在第一方向上延伸并且被配置成充当用于该双极结型晶体管的集电极。至少一个源极指在该衬底的该第一表面上在该第一方向上延伸并且被配置成充当用于该双极结型晶体管的发射极。该至少一个源极指包括被配置成设置衬底电位的拾取区。

Description

静电放电保护
技术领域
各种实施例的方面是针对为静电放电(ESD)事件提供保护。
背景技术
静电放电(ESD)是可能因为电接触的两个装置之间的静电积累导致的突然电流。当物体足够靠近使其之间的电介质破裂时，可能发生ESD事件。ESD事件是集成电路(IC)装置和芯片的许多故障的原因。使用多种不同电路解决方案可以提供ESD保护。ESD保护的操作特性可能受到IC芯片空间、制造过程和成本以及技术局限性的限制。
对于多种应用，这些和其它问题给ESD保护的实施效率带来挑战。
发明内容
各种示例实施例是针对例如那些上文阐述的问题和/或其它问题，所述问题可从下面关于使用集成到装置的源极区中的拾取区的ESD保护装置的公开内容变得显而易见。
在某些示例实施例中，本发明的各方面涉及ESD保护装置，所述ESD保护装置提供较低保持电压、较小覆盖面积、较高击穿/故障电流、导通时间中的对称性和多个指之间的相关联的阈值以及其它特性中的一或多者。
在某些实施例中，设备包括被配置成为集成电路提供静电放电(ESD)保护的双极结型晶体管。双极晶体管包括被配置成充当用于双极结型晶体管的基极的衬底。至少一个漏极指在衬底的第一表面上在第一方向上延伸并且被配置成充当用于双极晶体管的集电极。至少一个源极指在衬底的第一表面上在第一方向上延伸并且被配置成充当用于双极晶体管的发射极。所述至少一个源极指包括被配置成设置衬底电位的拾取区。
在某些实施例中，所述双极结型晶体管是接地栅极金属氧化物半导体晶体管的寄生双极结型晶体管。
在某些实施例中，所述拾取区被配置成提供减小的保持电压，所述减小是相对于使用包围所述一个或多个漏极指和所述一个或多个源极指的拾取环的另一个双极结型晶体管。
在某些实施例中，所述减小的保持电压导致用于所述双极结型晶体管的增加的二级击穿电流。
在某些实施例中，所述一个或多个漏极指和所述一个或多个源极指掺杂有产生第一类型载流子的第一类型掺杂物，且其中所述拾取区掺杂有产生与所述第一类型载流子相反的第二类型载流子的第二类型掺杂物。
在某些实施例中，所述第一类型掺杂物是N型掺杂物且所述第二类型掺杂物是P型掺杂物。
在某些实施例中，所述至少一个源极指另外包括被配置成设置所述衬底电位的至少一个额外拾取区。
在某些实施例中，所述双极结型晶体管包括多个一个源极指且各源极指包括对应的拾取区。
在某些实施例中，各源极指包括至少一个额外拾取区。
在一些实施例中，将拾取区集成到N-金属-氧化物半导体(NMOS)晶体管的源极指中。拾取区被设计成提供漏极指之间的高效衬底电阻，漏极指充当CMOS晶体管和拾取区中的寄生双极晶体管的集电极。
各种实施例针对一种为集成电路提供静电放电(ESD)保护的方法。所述方法包括：接收来自栅极接地CMOS晶体管的至少一个漏极指的ESD事件的电压，所述至少一个漏极指在衬底的第一表面上在第一方向上延伸；响应于来自ESD事件的电压，在衬底中产生电流；通过设置衬底电位，将衬底中的电流导引到定位于在衬底的第一表面上在第一方向上延伸的至少一个源极指内的拾取区；响应于衬底中的电流，启用栅极接地CMOS晶体管的寄生双极晶体管；及通过启用的寄生双极晶体管分流从ESD事件产生的电流。
在一些实施例中，所述衬底电位是接地。
在一些实施例中，所述寄生双极晶体管包括交替的掺杂类型的区域，所述区域对应于所述至少一个漏极指、所述至少一个源极指和所述衬底。
在一些实施例中，所述至少一个漏极指、所述至少一个源极指和所述衬底分别对应于所述寄生双极晶体管的集电极、基极和发射极。
在一些实施例中，通过设置所述衬底电位导引所述衬底中的所述电流提供减小的保持电压，所述减小是相对于使用包围所述一个或多个漏极指和所述一个或多个源极指的拾取环的另一个双极结型晶体管。
在一些实施例中，所述减小的保持电压导致用于所述双极结型晶体管的增加的二级击穿电流。
在一些实施例中，将所述衬底中的所述电流导引到所述拾取区另外包括将所述衬底中的所述电流导引到至少一个额外的源极指中的至少一个额外拾取区。
在一些实施例中，将所述衬底中的所述电流导引到所述拾取区另外包括将所述衬底中的所述电流导引到所述至少一个源极指内的至少一个额外拾取区。
在一些实施例中，将所述衬底中的所述电流导引到所述至少一个额外拾取区提供减小的保持电压，这是相对于不使用所述至少一个额外拾取区来导引所述衬底中的所述电流。
以上论述/概述并非意图描述本发明的每一实施例或每一实施方案。以下图式和详细描述还举例说明了各种实施例。
附图说明
考虑以下详细描述并结合附图，可更全面地理解各种示例实施例，在附图中：
图1描绘符合本发明的实施例的包括ESD保护电路的系统的电路图；
图2描绘符合本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的俯视图；
图3描绘符合本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的截面图；
图4描绘符合本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的截面图；
图5示出符合本发明的实施例的多指NMOS晶体管的布局的俯视图；
图6描绘符合本发明的实施例的用于制造ESD保护电路的流程图；以及
图7描绘符合本发明的实施例的实验性传输线脉冲(TLP)测试结果的图表。
虽然本文中所论述的各种实施例能够经受各种修改和替代形式，但在附图中已借助于例子示出了所述实施例的多个方面，且将详细描述所述实施例的多个方面。然而，应理解，并非意图将本发明限于所描述的特定实施例。相反，意图是涵盖属于本发明的范围的包括权利要求书中所限定的方面的所有修改、等效物和替代方案。另外，如贯穿本申请案通篇所使用的术语“例子”仅借助于说明，且不加限制。
具体实施方式
本发明的各方面被认为适用于涉及静电放电(ESD)保护的多种不同类型的设备、系统和方法。在某些实施方案中，已示出本发明的各方面在用于在使用CMOS程序的集成电路芯片中的ESD保护的上下文中时是有益的。在一些实施例中，双极晶体管使用源极指内的拾取区提供ESD保护。可经由使用示例性上下文的非限制性例子的以下论述来理解各个方面，但不必限于此。
因此，在以下描述中，阐述各种特定细节以描述本文呈现的特定例子。然而，所属领域的技术人员应显而易见，可在没有下文给出的所有特定细节的情况下实践一个或多个其它例子和/或这些例子的变化。在其它情况中，未详细地描述众所周知的特征以免混淆本文中的例子的描述。为了便于说明，可在不同图式中使用相同参考标号以指代相同元件或相同元件的额外例子。同样，尽管可在一些情况下在个别图式或实施例中描述方面和特征，应了解来自一个图式的特征可与另一个图式或实施例的特征组合，即使不将所述组合明确地示出或明确地描述为组合。
本发明的各种实施例针对为各种电路组件提供ESD保护。在一些情况下，可使用包括一个或多个双极晶体管的ESD保护电路来提供ESD保护。ESD保护电路可被配置成分流由ESD事件产生的电流，其中ESD事件表示足以损害受保护的电路的电压的引入和接受。特定实施例针对包括双极晶体管的ESD保护电路，所述双极晶体管被配置成在ESD脉冲超出ESD保护电路的触发电压时分流ESD电流。触发电压对应于ESD保护电路的电路组件中的雪崩击穿状况。可继续分流直到通过ESD脉冲提供的电压和电流下降到用于ESD保护电路的相应突返保持电流和突返保持电压以下。
根据各种实施例，可以结合互补金属氧化物半导体(CMOS)制造方法和结构来创造双极晶体管，其中所述双极晶体管由CMOS结构内的交替掺杂类型(NPN或PNP)的组件形成。
根据某些实施例，ESD保护装置包括一个或多个接地栅极(gg)NMOS晶体管，其中所述NMOS栅极、源极和主体各自接地。gg-NMOS晶体管内的寄生双极晶体管被配置成分流ESD电流。gg-NMOS晶体管包括定位于gg-NMOS晶体管的源极区内的一个或多个拾取区。拾取区掺杂有P型掺杂物以产生第一类型的载流子(空穴)。在特定实施方案中，源极区包括与漏极区交替的多个指。各指掺杂有N型掺杂物以产生第二类型的载流子(电子)。栅极区将源极区和漏极区分离。寄生双极晶体管形成有充当发射极的源极区和充当集电极的漏极区。掺杂有P型掺杂物的衬底充当NPN寄生双极晶体管的基极且拾取区设置用于所述衬底的电位。当发生ESD事件时，由ESD事件造成的触发电流流动穿过衬底到拾取区。由寄生NPN双极晶体管的拾取区与基极区之间的衬底电阻来限定通过触发电流产生的电压，所述基极区定位于源极区与漏极区之间。因此，衬底电阻设置寄生双极晶体管的(突返)保持电压。
各种实施例针对包括具有寄生双极晶体管的一个或多个PMOS晶体管的ESD保护装置。寄生双极晶体管可被配置成分流ESD电流以提供ESD保护。在此上下文中，应认识到NMOS晶体管的各种论述和相关的结构可实施为PMOS。便于论述和简洁起见，将不针对使用NMOS装置的各实施例明确地论述使用PMOS晶体管和对应的结构的补充的实施方案。
现在转向附图，图1描绘符合本发明的实施例的包括ESD保护电路的系统的电路图。根据本文中论述的各种实施例，ESD保护电路110可被配置成为图1的整个系统的组件提供ESD保护。在特定实施例中，ESD保护电路可被配置成包括与晶体管112的源极区集成的拾取区。
系统可包括连接到驱动电路104的控制电路102。驱动电路104可被配置成驱动节点114，所述节点可对应于暴露于ESD事件的电位源极的连接衬垫(或者就是衬垫)，其可由与个人电接触或其它ESD源极造成。控制电路102可被配置成用于各种不同功能且可包括(作为非限制性实例)具有对应的存储器电路的(微)处理器电路、可编程逻辑、离散逻辑组件及其组合。根据各种实施例，控制电路102和驱动电路104可定位于共同衬底(例如，作为IC芯片的部分)上且衬垫114可电连接到外部可接入的衬垫或引脚。
根据各种实施例，驱动电路104可包括可由ESD事件损坏的一个或多个晶体管。特定配置示出包括两个MOS晶体管106和108的推挽式类型配置；但是，可保护各种其它类型的驱动电路。此外，驱动电路104提供作为特别的例子且不意图限制ESD保护电路仅为驱动电路提供保护。也可以类似方式保护其它类型的电路。
晶体管112被描绘为NMOS晶体管，所述NMOS晶体管的源极、主体和栅极各自接地(VSS)。这种配置有时被称为接地栅极(gg)NMOS配置。将栅极和源极连接到相同电压可避免晶体管112在正常操作期间导电。在正常操作期间，驱动电路104可将衬垫114上的电压驱动到在由VDD和VSS限定的电压范围内的值。晶体管112配置有允许通过在NMOS晶体管的NMOS结构内形成的寄生双极晶体管分流ESD电流的击穿特征。为了便于论述，在参考寄生双极晶体管的操作和配置时使用术语发射极和集电极。类似地，在参考NMOS晶体管结构时使用术语源极和漏极，其中所述源极对应于发射极且所述漏极对应于集电极。
根据各种实施例，可通过使用一个或多个拾取区来控制寄生双极晶体管的属性。拾取区可设置用于衬底的电压电位，衬底形成寄生双极晶体管的基极。举例来说，电压电位可设置成在正常条件下保持双极晶体管禁用(例如，接地)。由于寄生双极晶体管的集电极中的冲击离子化电流的部分到达装置的衬底且通过对应的拾取区离去，可开始接通ESD保护电路。具体地说，在集电极与拾取区之间的衬底电阻导致在双极晶体管的基极处产生电压的电压降(集电极与拾取区之间的电位差)。当电位差足够大时，寄生双极晶体管将接通并分流ESD电流。用以将寄生双极晶体管维持于接通状态中的最小电压有时被称为保持电压。如本文所论述且与以上论述一致，保持电压可以随集电极与拾取区之间的有效衬底电阻而变。
根据某些实施例，将拾取区集成到NMOS晶体管的源极区中。在特定实施方案中，相对于在源极区外部的拾取区的布局(例如，相对于使用包围其它等效NMOS晶体管的防护环)，拾取区的集成可以允许减小NMOS晶体管112的整体尺寸。在一些实施方案中，且同样是相对于在源极区外部的拾取区的布局，拾取区的集成可被设计成增加用于寄生双极晶体管的有效衬底电阻，且由此减小保持电压。举例来说，拾取区可被设计成具有导致窄路径以供电流从衬底进入拾取区的小尺寸。根据各种实施例，可作为CMOS可兼容程序的部分且不使用额外的掩模或较佳控制的程序实现可由集成的拾取区导致的减小的尺寸和保持电压。当尝试增大保持电压时，原本可能使用这些额外步骤。举例来说，可通过使用在漏极下的额外植入、三阱层、在漏极侧上的接合点之下的齐纳(Zener)状植入或n沉降器类型区域来增大保持电压。这些方法中的每一者可使用可增加对应的装置的复杂度和成本的额外处理步骤。
图2描绘符合本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的俯视图。所描绘的组件和区域位于可以是较大集成电路(IC)装置的部分的半导体衬底上。IC装置可包括由所描绘的组件保护免受ESD事件的一个或多个电路元件。箭头202和204分别为图3和图4中所提供的横截面图提供了参考点。所描绘的组件(尽管不必限于此)可以结合在本文中论述的各种其它图和实施例来使用。
根据各种实施例，可使用由CMOS晶体管结构产生的寄生双极晶体管提供ESD保护，所述CMOS晶体管结构包括源极区206和236、栅极区216和230和漏极区220。作为一实例，可以与图1的电路图一致的方式来连接图2的CMOS晶体管结构。尽管未明确地描绘，通过重复如所描绘的交替源极、栅极和漏极区，多个额外的源极区和漏极区(或“指”)可包括为CMOS晶体管结构的部分。结合图5示出和论述这些实施例的特定实例。根据某些实施例，CMOS晶体管结构定位于半导体衬底的P掺杂部分或P阱内。源极区和漏极区均为N掺杂区。在特定实施方案中，可相对于所述衬底(P)的对应掺杂浓度重掺杂(N+)源极区和漏极区。
根据实施例，接触208、212、214、222、224、226、234、240和242可提供下层区域与外部布线层之间的连接。举例来说，源极接触208、214、234和242可接地，与图1的电路图一致。漏极接触222、224和226可连接到将被保护免受损害性ESD事件的节点(例如，连接到可与个人或ESD的其它源发生电接触的外部衬垫或引脚的节点)。一个例子，接触可以是金属的且可同样包括下层硅化物层。根据各种实施例，栅极区216和230可包括具有绝缘体的导电栅极电极，所述绝缘体将电极与衬底物理地和电性地分离。
各种实施例包括使用硅化物阻挡区域218和228，其中在漏极区和源极区的对应部分中抑制(阻挡)硅化物扩散。结果是相对于对应区域中的硅化物，阻挡区域中的薄层电阻增加。这种情况可适用于控制装置和其寄生双极晶体管(例如，二级击穿电流或装置失效点(It2)和接通电阻(Ron))的ESD相关属性。
用虚线描绘防护/拾取环244。拾取环244可实施作为可为衬底提供参考电位的重掺杂P区域(P+)。在ESD事件期间，拾取环244可为注入到衬底中的触发电流提供路径。当存在足够量的电压积聚和对应的触发电流时，可接通寄生双极晶体管且可通过寄生双极晶体管分流ESD电流。在某些实施方案中，拾取环244可接地。这个拾取环由虚线表示，因为其不是所描绘的实施例的部分。但是，拾取环244为论述提供参照点。举例来说，可以使用拾取区210和238来代替拾取环244。因此，相对于不具有防护环244的ESD装置的相同属性，拾取环244可以是具有防护环244的ESD装置的适用的论述属性。
根据本发明的实施例，可将拾取区210和238分别集成到源极区206和236中。拾取区210和238可实施为可以类似于拾取环244的方式向衬底提供参考电位的重掺杂P区域(P+)。集成的拾取区210和238的使用允许设置衬底电位而防护环244不会占用额外的面积。这允许以较小总面积实现ESD装置。可使用接触212和240来设置衬底电位，其可通过IC装置的布线层电接地。
根据某些实施例，集成的拾取区210和238的使用相对于使用防护环244的类似ESD装置为ESD装置提供减小的保持电压。减小的保持电压可以是双极晶体管的集电极与拾取区之间的增加的有效衬底电阻的副产物。使用相对较小拾取区210增加有效电阻，其导致触发电流通过的较小截面积。三维导体的电阻与截面积逆相关。已示出使用集成的拾取区210和238可以减少用于与本文中所论述的实施例一致的CMOS结构的保持电压(相对于使用外部导引环)。应注意计算有效电阻可以是相对繁琐的计算，所述计算可依赖于：结构的三维形状、掺杂曲线和系统中的其它组件的属性和方位。因此，CMOS结构中的变化可对对应装置的相对有效电阻起作用。
如本文所论述且与某些实施例一致，可使用传输线脉冲(TLP)测量来确定保持电压(VH)和类似参数。可通过将传输线预充电到高电压并接着快速将能量释放到被测试的ESD保护装置来进行TLP测量。除非另行说明，否则使用用于比较装置中的每一者的类似TLP测量过程来进行针对不同装置的参数的相关比较(例如，保持电压或其它)。保持电压(如借助TLP测量所测量)与有效的衬底电阻(Rsub)逆相关，大致说来：VH＝1/Rsub。
图3描绘根据本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的截面图。图3的特定截面图对应于来自图2的线202且包括拾取区210和238。出于参考目的再次示出防护环244。便于论述和简洁起见，从图2沿用相同特征的编号，且不重复相应的论述。如结合各种实施例所论述，衬底310可掺杂有P型掺杂物。这在漏极区(N+)220与源极区(N+)206和204(由于拾取区210和238的存在，在图3中为不可见的)之间产生NPN晶体管。所得PNP晶体管在图4中作为306和308示意性地示出。
根据本文中所论述的实施例，可将漏极接触224连接到被保护免受ESD事件的节点上。当将ESD电压应用到集电极(漏极224)时，衬底310中的触发电流开始从集电极流动到拾取区212和240。如本文所论述，穿过衬底且沿这个电流路径的有效电阻可在设置双极晶体管306和308的保持电压中起一定作用。各种实施例针对设计拾取区212和240以相对于将存在于集电极与拾取环244之间的电流路径(如果使用拾取环244来代替拾取区212和240)增加有效电阻。
图4描绘根据本发明的实施例的使用集成的拾取区提供ESD保护的装置的一部分的截面图。图3的特定截面图对应于来自图2的线204且包括源极区206和236以及其相应的接触区208和234。便于论述和简洁起见，从图2和图3沿用相同特征的编号，且不重复相应的论述。图4的主要差异是描绘了源极区206和236。寄生双极晶体管306和308的基极将连接到拾取区210和238上，所述拾取区210和238在这个横截面中为不可见的。
图5示出根据本发明的实施例的多指NMOS晶体管的布局的俯视图。如由对角线填充所指示，图5示出交替的发射极(源极)和集电极(漏极)区域，其将掺杂有N型掺杂物。通过将P型掺杂物导入到指的一部分中，将拾取区集成到发射极(源极)区域中且所述拾取区由虚线填充指示。
对于拾取区的布局的一个考量是针对各寄生双极晶体管的有效的衬底电阻均匀性。均匀性的缺少可导致针对各种双极晶体管的不对称接通。因此，在各发射极指内的拾取区的一致布局可适用于提供针对各相应寄生双极晶体管的对称反应。
根据各种实施例，可将拾取区集成到不到全部的发射极指中，如通过缺少发射极指504中的拾取区所示出。举例来说，可将拾取区集成到每隔一个发射极指、每隔两个指中，或根据另一分布模式。在一些实施例中，拾取区的布局可以相对于指延伸的方向彼此偏移，如由拾取区502相对于其它拾取区的布局所指示。根据一些实施例，可将多个拾取区放置到指中的每一者中。举例来说，各指中的拾取区的数目可增加，如通过三个拾取区506、508和510所展示。这可导致更低的有效电阻，其适用于相对于使用单个拾取区而降低保持电压。替代地或此外，可增加拾取区的尺寸以实现类似结果(或减小以实现较高保持电压)。
应注意前述图中的特定布局和配置不是所有可能的变化的综合且意图说明特定CMOS晶体管结构的一般组件。所使用的特定制造程序同样不限于特定例子。这可包括各种成熟技术或更先进的技术，例如CMOS040(CMOS 40nm技术)。各种不同产品也可受益于ESD保护，例如与射频(RF)通信电路相关的那些产品(例如，使用硅RF-BiCMOS技术，例如QUBIC4Si和SiGe和高速接口)。BiCMOS是允许在单个集成电路装置内制造具有CMOS晶体管的双极结型晶体管的半导体技术。
图6描绘根据本发明的实施例的使用ESD保护电路的流程图。在框602处，当通过ESD保护接收ESD事件时，流程开始。作为一实例，用于ESD事件的ESD电压的源极可能来自当目标或个人触摸或非常接近于IC裸片的外部电连接时。如本文所论述，可将这种外部电连接连接到栅极接地CMOS晶体管的漏极指，其中漏极对应于寄生双极晶体管的集电极。
ESD电压在集电极与衬底之间产生反向偏压(其可形成PN结)。在框604处，如果ESD电压足够高，那么其可导致在衬底中产生电流，即使有反向偏压条件也是如此。举例来说，寄生双极晶体管的集电极中的冲击离子化电流可开始到达衬底。
根据本文中所论述的各种实施例，在框606处，衬底电流可导引向一或多个拾取区。拾取区可定位于源极指内并且被配置成增加(相对于防护环的使用)用于所导引的电流的有效电阻。如本文所论述，可将拾取区接地以便设置衬底电位并接收所产生的电流。应注意不必将衬底电位设置成完全接地，但为简单起见将电位论述作为接地。在框608处，ESD保护电路电流继续以此方式导引电流而不接通寄生双极晶体管，直到达到ESD触发条件为止。举例来说，ESD触发条件可对应于达到ESD触发电压/电流阈值，其中阈值对应于发生在ESD保护电路内的雪崩击穿。
在框610处，响应于满足触发条件，ESD保护电路开始分流ESD电流以保护电路组件。这对应于寄生双极晶体管接通，以使得在集电极与发射极之间分流电流。在框612处，ESD保护电路将继续以此方式分流电流，直到不再满足保持电压为止。一旦ESD电压变成低于保持电压，寄生双极晶体管就断开，直到ESD保护电路接收到另一ESD事件为止。
图7描绘根据本发明的实施例的实验性TLP测试结果的图表。图表示出了被同样配置的两个ESD保护电路的曲线图，区别是其分别使用集成到源极(发射极)区中的拾取防护环(曲线702)或拾取区(曲线704)。曲线704示出比曲线702的对应保持电压706更低的保持电压708。这示出通过用集成的拾取区代替拾取防护环能够降低保持电压。
各曲线中的最后一个点表示相应的装置的装置失效点，也被称作二级击穿电流(IT2)。部分地由于降低的保持电压，图7表明IT2在曲线704中较高。这被认为是由较低的TLP电流和电压造成的功率消耗的减小。
表1示出ESD装置相对于其使用拾取环对比集成的拾取区的相对属性的类似比较。结果示出，对于可比较的装置，面积减小了约15％，而ESD性能增加了20％。
表1
总宽度(μm) 单元高度(μm) 单元宽度(μm) IT2(A) IT2/面积(mA/μm2)
防护 240 34 21 1.0 1.4
集成 240 32 19 1.2 2.0
除非另外指明，否则所属领域的技术人员将认识到如在说明书(包括权利要求)中所使用的各种术语意味着本领域中的平常意义。举例来说，本说明书借助于各种电路或电路系统描述和/或说明适用于实施所主张的发明的方面，所述电路或电路系统可说明为或使用例如框、模块、装置、系统、单元、控制器、控制电路和/或其它电路型绘图的术语(例如，图1的参考标号102描绘本文所述的框)。这些电路或电路系统与其它元件一起使用以例证可在形式或结构、步骤、功能、操作、活动等中如何实行某些实施例。举例来说，在某些以上论述的实施例中，一或多个模块是离散逻辑电路、被配置成和被布置成用于实施这些操作/活动的可编程逻辑电路或其组合。在某些实施例中，这种可编程电路是一个或多个计算机电路，包括用于存储和存取将执行为(一个或多个)指令集(和/或将用作配置数据以限定可编程电路如何工作)的程序的存储器电路系统，和由可编程电路使用以执行各种步骤、功能、操作、活动等的算法或过程。根据应用而定，指令(和/或配置数据)可被配置成在逻辑电路系统中实施，其中指令(无论其特征是否在于目标代码、固件或软件的形式)存储于存储器(电路)中且可从存储器存取。
基于以上论述和说明，所属领域的技术人员将易于认识到可以对各种实施例作出各种修改和改变而无需严格地遵循在本文中所说明的且描述的示例性实施例和应用。举例来说，如图式中例示的方法可涉及以各种次序执行的步骤，其中保持本文的实施例的一个或多个方面，或可涉及更少或更多步骤。这些修改不脱离本发明的各个方面的真实精神和范围，包括在权利要求书中阐述的各方面。

Claims (10)

1.一种设备，其特征在于，包括：
双极结型晶体管，所述双极结型晶体管被配置成为集成电路提供静电放电(ESD)保护，所述双极结型晶体管包括：
衬底，所述衬底被配置成充当用于所述双极结型晶体管的基极；
至少一个漏极指，所述至少一个漏极指在所述衬底的第一表面上在第一方向上延伸并且被配置成充当用于所述双极结型晶体管的集电极；及
至少一个源极指，所述至少一个源极指在所述衬底的第一表面上在所述第一方向上延伸并且被配置成充当用于所述双极结型晶体管的发射极，所述至少一个源极指包括被配置成设置衬底电位的拾取区。
2.根据权利要求1所述的设备，其特征在于，所述双极结型晶体管是接地栅极金属氧化物半导体晶体管的寄生双极结型晶体管。
3.根据权利要求1所述的设备，其特征在于，所述拾取区被配置成提供减小的保持电压，所述减小是相对于使用包围所述一个或多个漏极指和所述一个或多个源极指的拾取环的另一个双极结型晶体管。
4.根据权利要求1所述的设备，其特征在于，所述至少一个源极指另外包括被配置成设置所述衬底电位的至少一个额外拾取区。
5.根据权利要求1所述的设备，其特征在于，所述双极结型晶体管包括多个一个源极指且各源极指包括对应的拾取区。
6.一种用于为集成电路提供静电放电(ESD)保护的方法，其特征在于，所述方法包括：
接收来自栅极接地CMOS晶体管的至少一个漏极指的ESD事件的电压，所述至少一个漏极指在衬底的第一表面上在第一方向上延伸；
响应于来自所述ESD事件的所述电压，在所述衬底中产生电流；
通过设置衬底电位，将所述衬底中的所述电流导引到定位于在所述衬底的所述第一表面上在所述第一方向上延伸的至少一个源极指内的拾取区；
响应于所述衬底中的所述电流，启用所述栅极接地CMOS晶体管的寄生双极晶体管；及
通过所述启用的寄生双极晶体管分流从所述ESD事件产生的电流。
7.根据权利要求6所述的方法，其特征在于，所述寄生双极晶体管包括交替的掺杂类型的区域，所述区域对应于所述至少一个漏极指、所述至少一个源极指和所述衬底。
8.根据权利要求6所述的方法，其特征在于，通过设置所述衬底电位导引所述衬底中的所述电流提供减小的保持电压，所述减小是相对于使用包围所述一个或多个漏极指和所述一个或多个源极指的拾取环的另一个双极结型晶体管。
9.根据权利要求6所述的方法，其特征在于，将所述衬底中的所述电流导引到所述拾取区另外包括将所述衬底中的所述电流导引到至少一个额外的源极指中的至少一个额外拾取区。
10.根据权利要求6所述的方法，其特征在于，将所述衬底中的所述电流导引到所述拾取区另外包括将所述衬底中的所述电流导引到所述至少一个源极指内的至少一个额外拾取区。
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