TWI523197B - 靜電放電保護裝置 - Google Patents

靜電放電保護裝置 Download PDF

Info

Publication number
TWI523197B
TWI523197B TW101133090A TW101133090A TWI523197B TW I523197 B TWI523197 B TW I523197B TW 101133090 A TW101133090 A TW 101133090A TW 101133090 A TW101133090 A TW 101133090A TW I523197 B TWI523197 B TW I523197B
Authority
TW
Taiwan
Prior art keywords
type
region
doped region
type doped
node
Prior art date
Application number
TW101133090A
Other languages
English (en)
Other versions
TW201349450A (zh
Inventor
陳偉梵
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW201349450A publication Critical patent/TW201349450A/zh
Application granted granted Critical
Publication of TWI523197B publication Critical patent/TWI523197B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

靜電放電保護裝置
本發明係有關於靜電放電保護裝置，特別是關於具有複數放電路徑的靜電放電保護裝置。
靜電放電(electrostatic discharge)現象發生時，靜電電荷由一表面移動至另一表面。於VLSI電路中，靜電放電所產生的電流可能會導致半導體接面、金屬部件與閘極結構的受損。一種被廣泛運用的靜電放電元件為矽控整流器(Silicon Controlled Rectifier)。第1圖顯示一種矽控整流器100，包括一第一雙極性電晶體(以下簡稱為BJT)QPNP以及一第二BJT QNPN。第一BJT QPNP的射極與一受保護的電路的一輸入/輸出端I/O連接；第一BJT QPNP的基極與第二BJT QNPN的集極連接；第二BJT QNPN的基極與第一BJT QPNP的集極連接；第二BJT QNPN的射極與一參考電位節點GND連接。當靜電放電現象發生於輸入/輸出端I/O時，高電壓位準使得第一BJT QPNP處於順向偏壓狀態，並接續的使第二BJT QNPN處於順向偏壓狀態，形成一放電路徑，將靜電電荷自輸入/輸出端I/O排放至參考電位節點GND。
然而，矽控整流器容易因靜電放電電流路徑過窄而使得靜電放電效率不佳。因此，亟需一種可以容忍較大放電電流的靜電放電保護裝置來改善靜電放電效率的問題。
有鑒於此，本發明揭露了一種靜電放電保護裝置，包括一P型基板；一N型井區形成於P型基板上；至少一P型摻雜區形成於N型井區上，其中該至少一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於P型基板上，其中該第一N型摻雜區與一第一節點電性連接，且該至少一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；以及一第二N型摻雜區，形成於該N型井區上並與一第二節點電性連接，其中部份該至少一P型摻雜區以及該第二N型摻雜區形成一放電路徑，當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器與該放電路徑將靜電電荷分別旁路至該第一節點與該第二節點。
一種靜電放電保護電路，包括一P型基板；一N型井區，形成於該P型基板之上；一第一P型摻雜區，形成於該N型井區之上，其中該第一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板之上，其中該第一N型摻雜區與一第一節點電性連接，且該第一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；一第二P型摻雜區，形成於該N型井區之上，其中該第二P型摻雜區與一第二節點電性連接；一第二N型摻雜區，形成於該N型井區之上並與該第二節點電性連接，其中該第一P型摻雜區與該第二N型摻雜區形成一寄生二極體；一閘極結構，形成於該N型井區之上，且位於該第一及該第二P型摻雜 區，其中該閘極結構與該第二節點電性連結；以及該閘極結構、該第一及該第二P型摻雜區構成一MOSFET，其中當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器將靜電電荷旁路至該第一節點，且該MOSFET將靜電電荷旁路至該第二節點。
一種靜電放電保護電路，包括一P型基板；一N型井區，形成於該P型基板之上；一第一P型摻雜區，形成於該N型井區之上，其中該第一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板之上，其中該第一N型摻雜區與一第一節點電性連接，且該第一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；一第二P型摻雜區，形成於該N型井區之上，且與一第二節點電性連接；一第三P型摻雜區，形成於該N型井區之上，且與該輸入/輸出端電性連接；一第四P型摻雜區，形成於該N型井區之上，且與該第二節點電性連接；一第二N型摻雜區，形成於該N型井區之上並與該第二節點電性連接，其中該第一P型摻雜區與該第二N型摻雜區形成一放電路徑；一第一閘極結構，形成於該N型井區之上，且位於該第一及該第二P型摻雜區，其中該第一閘極結構與該第二節點電性連結；以及一第二閘極結構，形成於該N型井區之上，且位於該第三及該第四P型摻雜區，其中該第二閘極結構與該第二節點電性連結；其中該第一閘極結構、該第一及該第二P型摻雜區構成一第一MOSFET，該第二閘極結構、 該第三及該第四P型摻雜區構成一第二MOSFET，且該第二P型摻雜區、該N型井區及該第三P型摻雜區構成一寄生BJT，其中當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器將靜電電荷旁路至該第一節點，且該第一與該第二MOSFET及該寄生BJT將靜電電荷旁路至該第二節點。
以下揭露之內容可與圖式對照，其中相對應的部件大致以相同的標號註明於圖式上。且其中部分結構並未依照實際比例去繪示。於以下敘述中，為使易於理解，加入了許多特定的設置細節。然而，具有一般技術知識之人應可理解僅需參考本發明所揭示的部分範例內容便可以實現本發明。於部分範例中，習知的結構與元件以方塊圖的方式呈現，以使內容簡明易懂。
第2圖為一靜電放電保護電路200，與一受保護的電路30的電路示意圖。如第2圖所示，靜電放電電路200包括一第一放電路徑10以及一第二放電路徑20。第一放電路徑10的一端與受保護的電路30的一輸入/輸出端I/O連接，另一端與一第一節點VDD連接。於本實施例中，第一節點可以是一電源供應節點，但並非僅限於此。第二放電路徑20的一端與受保護的電路30的一輸入/輸出端I/O連接，另一端與一第二節點GND連接。於本實施例中，第二節點GND可以是一接地節點，但並非僅限於此。當一靜電放電事件發生於輸入/輸出端I/O時，輸入/輸出端I/O與第 一節點VDD及第二節點GND之間的電位差大於第一放電路徑10以及一第二放電路徑20的一啟動電壓。第一放電路徑10以及一第二放電路徑20進入開啟狀態，將靜電電流IESD分別導離受保護的電路30至第一節點VDD及第二節點GND。當受保護的電路30處於正常操作模式下時，輸入/輸出端I/O與第一節點VDD及第二節點GND之間的電位差小於第一放電路徑10以及一第二放電路徑20的一啟動電壓。此時第一放電路徑10以及一第二放電路徑20進入切斷狀態，使操作電流INORMAL直接輸入受保護的電路30。於其他部份實施例中，靜電放電電路可以包括至少一個第一放電路徑10以及至少一個第二放電路徑20。
第3A圖為靜電保護電路300的剖面圖。第3B圖為第3A圖中靜電保護電路300的等效電路圖。靜電保護電路300包括一P型基板PSUB，具有一等效阻抗Rpsub；以及一N型井區NW形成於P型基板PSUB，具有一等效阻抗Rnwell。於本實施例中，P型基板PSUB可以透過一P型摻雜區P+電性連接至一參考電位節點GND。一第一N型摻雜區N1形成於該P型基板PSUB上，並與N型井區NW相鄰。第一N型摻雜區N1與參考電位節點GND電性連接。一第一P型摻雜區P1被形成於N型井區NW之上，且第一P型摻雜區P1與一受保護的電路30的一輸入/輸出端I/O連接。於本實施例中，第一P型摻雜區P1與第一N型摻雜區N1可以彼此相鄰。第一P型摻雜區P1，N型井區NW，以及P型基板PSUB分別構成一第一寄生BJT QPNP的射極、 基極以及集極。N型井區NW、P型基板PSUB以及第一N型摻雜區N1分別構成一第二寄生BJT QNPN的射極、基極以及集極。
一第二N型摻雜區N2更形成於N型井區NW之上，並與一第二節點VDD電性連接。於本實施例中，第二節點VDD為一電源供應節點。第二N型摻雜區N2與第一P型摻雜區P1相鄰接，而第一P型摻雜區P1與第二N型摻雜區N2構成一寄生二極體D1。淺溝槽隔離STI可設置於第一N型摻雜區N1、第一P型摻雜區P1、第二N型摻雜區N2之間與P型摻雜區P+之間。
參考第3B圖，第一寄生BJT QPNP的射極與輸入/輸出端I/O連接，第一寄生BJT QPNP的基極以及第二寄生BJT QNPN的集極則透過具有等效電阻Rnwell的N型井區NW與電源供應節點VDD電性連接，第一寄生BJT QPNP的集極以及第二寄生BJT QNPN的基極則透過具有等效電阻Rpsub的P型基板PSUB與參考電位節點GND電性連接。第一寄生BJT QPNP與第二寄生BJT QNPN構成一矽控整流器SCR，如第3B圖所示。寄生二極體D1的陽極與輸入/輸出端I/O連接，陰極則與電源供應節點VDD電性連接。
當一靜電放電事件發生於輸入/輸出端I/O時，輸入/輸出端I/O與電源供應節點VDD之間的電位差大於寄生二極體D1的臨界電壓。寄生二極體D1導通，將靜電電荷導離受保護的電路至電源供應節點VDD。同時，輸入/輸出端I/O與參考電位節點GND之間的電位差大於矽控整流器 SCR的臨界電壓。矽控整流器SCR導通，將靜電電荷導離受保護的電路至參考電位節點GND。利用兩個放電路徑，靜電保護電路300具有更佳的放電效率與更高的放電電流。
第4A及4B圖為第3A及3B圖之靜電保護電路的另一種實施例。第4A圖為靜電保護電路400的剖面圖。第4B圖為第4A圖中靜電保護電路400的等效電路圖。靜電保護電路400與靜電保護電路300的差異在於靜電保護電路400更包括一第二P型摻雜區P2及一第三P型摻雜區P3，形成於N型井區NW上並位於第一P型摻雜區P1以及第一N型摻雜區N1之間，如第4A圖所示。第二P型摻雜區P2與第一N型摻雜區N1，且第二P型摻雜區P2、N型井區NW，以及P型基板PSUB構成第一寄生BJT QPNP，N型井區NW、P型基板PSUB，以及第一N型摻雜區N1構成第二寄生BJT QNPN。應注意的是，本實施例中的第一P型摻雜區P1並未構成第一寄生BJT QPNP的一部分。第三P型摻雜區P3形成於N型井區NW上，且位於第一P型摻雜區P1與第二P型摻雜區P2之間。第三P型摻雜區P3與參考電位節點GND電性連接。淺溝槽隔離STI可設置於第一至第三P型摻雜區P1至P3之間。
第一P型摻雜區P1、N型井區NW，以及第二P型摻雜區P2構成第三寄生BJT Q1，第二P型摻雜區P2、N型井區NW以及第三P型摻雜區P3構成第四寄生BJT Q2。第三寄生BJT Q1與第四寄生BJT Q2作為自輸入/輸出端 I/O至參考電位節點GND的額外放電路徑。
參考第4B圖，第一寄生BJT QPNP的射極與輸入/輸出端I/O連接，第一寄生BJT QPNP的基極以及第二寄生BJT QNPN的集極則透過具有等效電阻Rnwell的N型井區NW與電源供應節點VDD電性連接，第一寄生BJT QPNP的集極以及第二寄生BJT QNPN的基極則透過具有等效電阻Rpsub的P型基板PSUB與參考電位節點GND電性連接。第一寄生BJT QPNP與第二寄生BJT QNPN構成一矽控整流器SCR，如第4B圖所示。寄生二極體D1的陽極與輸入/輸出端I/O連接，陰極則與電源供應節點VDD電性連接。第三與第四寄生BJT Q1及Q2的射極與輸入/輸出端I/O連接，第三與第四寄生BJT Q1及Q2的基極透過具有等效電阻Rnwell的N型井區NW與電源供應節點VDD電性連接，第三與第四寄生BJT Q1及Q2的集極與參考電位節點GND電性連接。
當一靜電放電事件發生於輸入/輸出端I/O時，矽控整流器SCR與寄生二極體D1的動作與第3A與3B圖之實施例相同。第三與第四寄生BJT Q1及Q2處於順向偏壓狀態，由於輸入/輸出端I/O與參考電位節點GND之間的電位差大於第三與第四寄生BJT Q1及Q2的臨界電壓。第三與第四寄生BJT Q1及Q2將靜電電荷導離受保護的電路至參考電位節點GND。靜電保護電路400具有更佳的放電效率與更高的放電電流。
第5A圖為靜電保護電路500的剖面圖。第5B圖為第5A圖中靜電保護電路500的等效電路圖。靜電保護電路 500包括一P型基板PSUB，具有一等效阻抗Rpsub；以及一N型井區NW形成於P型基板PSUB，具有一等效阻抗Rnwell。於本實施例中，P型基板PSUB可以透過一P型摻雜區P+電性連接至一電源供應節點VDD。一第一N型摻雜區N1形成於該P型基板PSUB上，並與N型井區NW相鄰。第一N型摻雜區N1與電源供應節點VDD電性連接。一第一P型摻雜區P1被形成於N型井區NW之上，且第一P型摻雜區P1與一受保護的電路的一輸入/輸出端I/O連接。於本實施例中，第一P型摻雜區P1與第一N型摻雜區N1可以彼此相鄰。第一P型摻雜區P1，N型井區NW，以及P型基板PSUB分別構成一第一寄生BJT QPNP的射極、基極以及集極。N型井區NW、P型基板PSUB以及第一N型摻雜區N1分別構成一第二寄生BJT QNPN的射極、基極以及集極。
一第二P型摻雜區P2及一第三P型摻雜區P3，形成於N型井區NW上並位於第一P型摻雜區P1以及第一N型摻雜區N1之間，如第5A圖所示。第二P型摻雜區P2與第一N型摻雜區N1相鄰，且第二P型摻雜區P2、N型井區NW，以及P型基板PSUB構成第一寄生BJT QPNP，N型井區NW、P型基板PSUB，以及第一N型摻雜區N1構成第二寄生BJT QNPN。應注意的是，本實施例中的第一P型摻雜區P1並未構成第一寄生BJT QPNP的一部分。第三P型摻雜區P3形成於N型井區NW上，且位於第一P型摻雜區P1與第二P型摻雜區P2之間。第三P型摻雜區P3 與參考電位節點GND電性連接。淺溝槽隔離STI可設置於第一至第三P型摻雜區P1至P3之間。淺溝槽隔離STI可設置於第一至第三P型摻雜區P1至P3之間。一第二N型摻雜區N2更形成於N型井區NW之上。
於本實施例中，一第三N型摻雜區N3，一第四N型摻雜區N4，以及一閘極結構GS1更形成於P型基板PSUB上，如第5A圖所示。第三N型摻雜區N3與第二N型摻雜區N2電性連接，第四N型摻雜區N4與閘極結構GS1則與參考電位節點GND電性連接。第三N型摻雜區N3，第四N型摻雜區N4，以及閘極結構GS1構成一第一金氧半場效電晶體(以下簡稱為第一MOSFET)M1。
參考第5B圖，第一寄生BJT QPNP的射極與輸入/輸出端I/O連接，第一寄生BJT QPNP的基極以及第二寄生BJT QNPN的集極則透過具有等效電阻Rnwell的N型井區NW與第一MOSFET M1的源/汲極之一電性連接，第一寄生BJT QPNP的集極以及第二寄生BJT QNPN的基極則透過具有等效電阻Rpsub的P型基板PSUB與電源供應節點VDD電性連接。第一MOSFET M1的閘極以及另一源/汲極則與參考電位節點GND電性連接。第一寄生BJT QPNP與第二寄生BJT QNPN構成一矽控整流器SCR，如第5B圖所示。第三與第四寄生BJT Q1及Q2的射極與輸入/輸出端I/O連接，第三與第四寄生BJT Q1及Q2的基極透過具有等效電阻Rnwell的N型井區NW與電源供應節點VDD電性連接，第三與第四寄生BJT Q1及Q2的集極與參考電位節點GND電性 連接。
當一靜電放電事件發生於輸入/輸出端I/O時，矽控整流器SCR將靜電電荷導引至電源供應節點VDD；第三與第四寄生BJT Q1及Q2將靜電電荷導離受保護的電路至參考電位節點GND。由於第一寄生BJT QPNP基極的電壓高於第一MOSFET M1之一臨界電壓，第一MOSFET M1亦被觸發為導通狀態，將靜電電荷導入參考電位節點GND，使靜電保護電路500具有更佳的放電效率與更高的放電電流。
於另一實施例中，第5A與5B圖所示的第一MOSFET M1可以獨立形成於結構之外並與第3A、3B圖之靜電保護電路300結合(未顯示)，以作為至電源供應節點VDD的放電路徑。於此實施例中，第一MOSFET M1的閘極與源/汲極之一與電源供應節點VDD電性連接，另一源/汲極則與第二寄生BJT QNPN的集極相連接。應注意的是此實施例的第二寄生BJT QNPN的集極並未直接與電源供應節點VDD電性連接。
第6A及6B圖為本發明中靜電保護電路的另一實施例。第6A圖為靜電保護電路600的剖面圖。第6B圖為第6A圖中靜電保護電路600的等效電路圖。靜電保護電路600包括一P型基板PSUB，具有一等效阻抗Rpsub，以及一N型井區NW形成於P型基板PSUB，具有一等效阻抗Rnwell。於本實施例中，P型基板PSUB可以透過一P型摻雜區P+電性連接至一參考電位節點GND。一第一N型摻雜區N1形成於該P型基板PSUB上，並與N型井區NW相鄰。 第一N型摻雜區N1與參考電位節點GND電性連接。
一第一P型摻雜區P1、一第二P型摻雜區P2，以及一閘極結構GS1被形成於N型井區NW之上。閘極結構GS1設置於第一P型摻雜區P1及第二P型摻雜區P2之間。第一P型摻雜區P1，第二P型摻雜區P2，以及閘極結構GS1構成一第一金氧半場效電晶體(以下簡稱為MOSFET)M1，其中且第一P型摻雜區P1與一受保護的電路的一輸入/輸出端I/O連接，第二P型摻雜區P2與閘極結構GS1電性連接至電源供應節點VDD。於本實施例中，第一P型摻雜區P1與第一N型摻雜區N1可以彼此相鄰。第一P型摻雜區P1，N型井區NW，以及P型基板PSUB分別構成一第一寄生BJT QPNP的射極、基極以及集極。N型井區NW、P型基板PSUB以及第一N型摻雜區N1分別構成一第二寄生BJT QNPN的射極、基極以及集極。第一寄生BJT QPNP與第二寄生BJT QNPN構成一矽控整流器SCR，如第6A與6B圖所示。
一第二N型摻雜區N2更形成於N型井區NW上，並電性連接至電源供應節點VDD。第二N型摻雜區N2與第一P型摻雜區P1相鄰，且第二N型摻雜區N2與第一P型摻雜區P1構成一寄生二極體D1。淺溝槽隔離STI可被設置於第一P型摻雜區P1與第一N型摻雜區N1之間，以及第二P型摻雜區P2與第二N型摻雜區N2之間。
參考第6B圖，第一寄生BJT QPNP的射極與輸入/輸出端I/O連接，第一寄生BJT QPNP的基極以及第二寄生BJT QNPN的集極則透過具有等效電阻Rnwell的N型井區NW與電源供應節點VDD電性連接，第一寄生BJT QPNP的集極以及第二寄生BJT QNPN的基極則透過具有等效電阻Rpsub的P型基板PSUB與參考電位節點GND電性連接。第一寄生BJT QPNP與第二寄生BJT QNPN構成一矽控整流器SCR，如第6B圖所示。寄生二極體D1的陽極與輸入/輸出端I/O連接，陰極則與電源供應節點VDD電性連接。第一MOSFET M1的閘極以及源/汲極之一電性連接至電源供應節點VDD，第一MOSFET M1的另一源/汲極與受保護的電路的輸入/輸出端I/O連接。
當一靜電放電事件發生於輸入/輸出端I/O時，輸入/輸出端I/O與電源供應節點VDD之間的電位差大於寄生二極體D1以及第一MOSFET M1的臨界電壓。寄生二極體D1以及第一MOSFET M1導通，將靜電電荷導離受保護的電路至電源供應節點VDD。同時，輸入/輸出端I/O與參考電位節點GND之間的電位差大於矽控整流器SCR的臨界電壓。矽控整流器SCR導通，將靜電電荷導離受保護的電路至參考電位節點GND。利用多個放電路徑，靜電保護電路600具有更佳的放電效率與更高的放電電流。
第7A及7B圖為在第6A及6B圖中靜電保護電路額外新增放電路徑的另一實施方式。第7A圖為靜電保護電路700的剖面圖，第7B圖為第7A圖中靜電保護電路700的等效電路圖。靜電保護電路700與靜電保護電路600的差別在於靜電保護電路700更包括一第三P型摻雜區P3，一 第四P型摻雜區P4，以及一閘極結構GS2，皆形成於N型井區NW上。閘極結構GS2設置於第三P型摻雜區P3與第四P型摻雜區P4之間，且第三P型摻雜區P3，第四P型摻雜區P4，以及閘極結構GS2構成一第二MOSFET M2，其中且第三P型摻雜區P3與一受保護的電路的一輸入/輸出端I/O連接，第四P型摻雜區P4與閘極結構GS2電性連接至電源供應節點VDD。第二P型摻雜區P2與第三P型摻雜區P3彼此相鄰，且第二P型摻雜區P2、第三P型摻雜區P3與N型井區NW構成一額外的第三寄生BJT Q1。一額外的淺溝槽隔離STI可以形成於第一MOSFET M1與第二MOSFET M2之間。
參考第7B圖，相較於第6B圖，本實施例更包括第三寄生BJT Q1以及第二MOSFET M2。第二MOSFET M2的閘極以及源/汲極之一電性連接至電源供應節點VDD，第二MOSFET M2的另一源/汲極與受保護的電路的輸入/輸出端I/O連接。第三寄生BJT Q1的集極以及基極與電源供應節點VDD電性連接，第三寄生BJT Q1的射極則與輸入/輸出端I/O連接。
當一靜電放電事件發生於輸入/輸出端I/O時，輸入/輸出端I/O與參考電位節點GND之間的電位差大於矽控整流器SCR的臨界電壓。矽控整流器SCR導通，將靜電電荷導離受保護的電路至參考電位節點GND。同時，輸入/輸出端I/O與電源供應節點VDD之間的電位差大於寄生二極體D1、第一及第二MOSFET M1、M2與寄生BJT Q1的臨界 電壓。寄生二極體D1、第一及第二MOSFET M1、M2與寄生BJT Q1導通，將靜電電荷導離受保護的電路至電源供應節點VDD。利用多個放電路徑，靜電保護電路700具有更佳的放電效率與更高的放電電流。
以上描述揭露了本發明的概念。應可理解於相關領域具有一般知識技術之人可以根據上述內容做各種修改，而並未悖離本發明的精神與範疇。再者，所有的實例與敘述僅作為範例之用，讓閱讀之人可以更容易理解本發明，並未限制專利保護的範圍。所有在此描述之準則，情境，以及實施例，亦僅作為範例之用，等同於任何結構上或功能上相同的替代物，包括現有的或尚未被發明的。另外，前文中『包括』，『包含』，『具有』，或是『擁有』等類似的詞並非排除的用意。而『範例』僅作為示範之用，並非指最佳的方法。為求圖式簡明，以上所揭露的特徵，層狀結構，及/或元件皆以特定的結構與比例去繪示，實際上的結構與比例可能會與圖式的內容不同。
上述內容僅為示範之用，實際的專利保護範圍請參考以下的專利請求項。
100‧‧‧矽控整流器
10‧‧‧第一放電路徑
20‧‧‧第二放電路徑
30‧‧‧受保護的電路
200~700‧‧‧靜電放電保護電路
D1‧‧‧寄生二極體
QPNP‧‧‧第一寄生BJT
QNPN‧‧‧第二寄生BJT
Q1‧‧‧第三寄生BJT
Q2‧‧‧第四寄生BJT
I/O‧‧‧輸入/輸出端
IESD‧‧‧靜電電流
INORMAL‧‧‧操作電流
GND‧‧‧參考電位節點
GS1‧‧‧閘極結構
M1‧‧‧第一MOSFET
M2‧‧‧第二MOSFET
N1‧‧‧第一N型摻雜區
N2‧‧‧第二N型摻雜區
N3‧‧‧第三N型摻雜區
N4‧‧‧第四N型摻雜區
NW‧‧‧N型井區
PSUB‧‧‧P型基板
P+‧‧‧P型摻雜區
P1‧‧‧第一P型摻雜區
P2‧‧‧第二P型摻雜區
P3‧‧‧第三P型摻雜區
Rnwell、Rpsub‧‧‧等效阻抗
STI‧‧‧淺溝槽隔離
SCR‧‧‧矽控整流器
VDD‧‧‧電源供應節點
本發明所揭露之說明書內容可搭配以下圖式閱讀以使更容易理解。須注意的是圖式之部分特徵並未根據業界的實際產品比例所規劃。事實上，這些特徵的長寬比例都可以任意增減，並不影響發明的本質。本發明中相同的特徵皆以相同的標號表示。
第1圖為矽控整流器100的示意圖；第2圖為靜電放電保護電路200的電路示意圖。
第3A圖為靜電放電保護電路300的剖面圖。
第3B圖為靜電放電保護電路300的等效電路圖。
第4A圖為靜電放電保護電路400的剖面圖。
第4B圖為靜電放電保護電路400的等效電路圖。
第5A圖為靜電放電保護電路500的剖面圖。
第5B圖為靜電放電保護電路500的等效電路圖。
第6A圖為靜電放電保護電路600的剖面圖。
第6B圖為靜電放電保護電路600的等效電路圖。
第7A圖為靜電放電保護電路700的剖面圖。
第7B圖為靜電放電保護電路700的等效電路圖。
10‧‧‧第一放電路徑
20‧‧‧第二放電路徑
30‧‧‧受保護的電路
200‧‧‧靜電放電保護電路
I/O‧‧‧輸入/輸出端
IESD‧‧‧靜電電流
INORMAL‧‧‧操作電流
GND‧‧‧參考電位節點
VDD‧‧‧電源供應節點

Claims (4)

  1. 一種靜電放電保護裝置，包括：一P型基板；一N型井區形成於該P型基板上；至少一P型摻雜區形成於該N型井區上，其中該至少一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板上，其中該第一N型摻雜區與一第一節點電性連接，且該至少一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；以及一第二N型摻雜區，形成於該N型井區上並與一第二節點電性連接，其中部份該至少一P型摻雜區以及該第二N型摻雜區形成一放電路徑，當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器與該放電路徑將靜電電荷分別導至該第一節點與該第二節點；其中該至少一P型摻雜區更包括一第一P型摻雜區以及一第二P型摻雜區，其中該第一N型摻雜區與該第二P型摻雜區鄰接，且該第二P型摻雜區與該第二N型摻雜區構成一放電路徑；其中該第二P型摻雜區與該N型井區，該P型基底，以及該第一N型摻雜區構成該矽控整流器；其中該靜電放電保護電路更包括一第三P型摻雜區形成於該N型井區之上，且設置於該第一與該第二P型摻雜區之間，其中該第三P型摻雜區域電性耦合至該第一節點；以及 其中該第一P型摻雜區、該N型井區，以及該第三P型摻雜區構成一第一寄生BJT，且該第二P型摻雜區、該N型井區，以及該第三P型摻雜區構成一第二寄生BJT，其中當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器，該第一寄生BJT以及該第二寄生BJT將靜電電荷旁路至該第一節點，且該放電路徑將靜電電荷旁路至該第二節點。
  2. 一種靜電放電保護裝置，包括：一P型基板；一N型井區形成於該P型基板上；至少一P型摻雜區形成於該N型井區上，其中該至少一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板上，其中該第一N型摻雜區與一第一節點電性連接，且該至少一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；以及一第二N型摻雜區，形成於該N型井區上並與一第二節點電性連接，其中部份該至少一P型摻雜區以及該第二N型摻雜區形成一放電路徑，當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器與該放電路徑將靜電電荷分別導至該第一節點與該第二節點；其中更包括一第三N型摻雜區，一第四N型摻雜區，以及一閘極結構形成於該P型基板上，其中：其中該第三N型摻雜區電性連接至該第二節點，該第四N型摻雜區以及該閘極結構電性連接至一第三節點；以及 其中該第三N型摻雜區，該第四N型摻雜區，以及該閘極結構構成一第一MOSFET，其中當一靜電放電事件發生於該輸入/輸出端時，該MOSFET將靜電電荷導至該第三節點。
  3. 一種靜電放電保護電路，包括：一P型基板；一N型井區，形成於該P型基板之上；一第一P型摻雜區，形成於該N型井區之上，其中該第一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板之上，其中該第一N型摻雜區與一第一節點電性連接，且該第一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；一第二P型摻雜區，形成於該N型井區之上，其中該第二P型摻雜區與一第二節點電性連接；一第二N型摻雜區，形成於該N型井區之上並與該第二節點電性連接，其中該第一P型摻雜區與該第二N型摻雜區形成一寄生二極體；一閘極結構，形成於該N型井區之上，且位於該第一及該第二P型摻雜區，其中該閘極結構與該第二節點電性連結；以及該閘極結構、該第一及該第二P型摻雜區構成一MOSFET，其中當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器將靜電電荷導至該第一節點，且該MOSFET將靜電電荷導至該第二節點。
  4. 一種靜電放電保護電路，包括： 一P型基板；一N型井區，形成於該P型基板之上；一第一P型摻雜區，形成於該N型井區之上，其中該第一P型摻雜區與一受保護的電路的一輸入/輸出端電性連接；一第一N型摻雜區，形成於該P型基板之上，其中該第一N型摻雜區與一第一節點電性連接，且該第一P型摻雜區、該N型井區、該P型基板，以及該第一N型摻雜區構成一矽控整流器；一第二P型摻雜區，形成於該N型井區之上，且與一第二節點電性連接；一第三P型摻雜區，形成於該N型井區之上，且與該輸入/輸出端電性連接；一第四P型摻雜區，形成於該N型井區之上，且與該第二節點電性連接；一第二N型摻雜區，形成於該N型井區之上並與該第二節點電性連接，其中該第一P型摻雜區與該第二N型摻雜區形成一放電路徑；一第一閘極結構，形成於該N型井區之上，且位於該第一及該第二P型摻雜區，其中該第一閘極結構與該第二節點電性連結；以及一第二閘極結構，形成於該N型井區之上，且位於該第三及該第四P型摻雜區，其中該第二閘極結構與該第二節點電性連結；其中該第一閘極結構、該第一及該第二P型摻雜區構成一第一MOSFET，該第二閘極結構、該第三及該第四P型摻雜區構成一第二MOSFET，且該第二P型摻雜 區、該N型井區及該第三P型摻雜區構成一寄生BJT，其中當一靜電放電事件發生於該輸入/輸出端時，該矽控整流器將靜電電荷導至該第一節點，且該第一與該第二MOSFET及該寄生BJT將靜電電荷導至該第二節點。
TW101133090A 2012-05-21 2012-09-11 靜電放電保護裝置 TWI523197B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/476,908 US8610169B2 (en) 2012-05-21 2012-05-21 Electrostatic discharge protection circuit

Publications (2)

Publication Number Publication Date
TW201349450A TW201349450A (zh) 2013-12-01
TWI523197B true TWI523197B (zh) 2016-02-21

Family

ID=49580606

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101133090A TWI523197B (zh) 2012-05-21 2012-09-11 靜電放電保護裝置

Country Status (3)

Country Link
US (2) US8610169B2 (zh)
CN (1) CN103427407B (zh)
TW (1) TWI523197B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5764254B2 (ja) * 2012-02-28 2015-08-19 新日本無線株式会社 半導体装置
US9899370B2 (en) * 2014-08-29 2018-02-20 Fairchild Semiconductor Corporation Auxiliary self-protecting transistor structure
TWI591793B (zh) 2015-03-26 2017-07-11 立積電子股份有限公司 靜電放電保護電路
CN104779943B (zh) * 2015-04-14 2017-11-24 北京西威清拓变流技术有限公司 一种旁路可控硅强制关断电路
TWI667765B (zh) * 2015-10-15 2019-08-01 聯華電子股份有限公司 半導體靜電放電保護元件
CN107731811B (zh) * 2017-09-06 2020-03-27 电子科技大学 一种用于esd防护的依靠纵向bjt触发的scr器件
US10418356B2 (en) * 2017-12-21 2019-09-17 Nanya Technology Corporation Diode structure and electrostatic discharge protection device including the same
TWI661530B (zh) 2018-02-13 2019-06-01 力晶積成電子製造股份有限公司 靜電放電保護元件
TWI654733B (zh) * 2018-06-04 2019-03-21 茂達電子股份有限公司 靜電放電保護電路
US10580765B1 (en) * 2018-12-02 2020-03-03 Nanya Technology Corporation Semiconductor structure for electrostatic discharge protection
US11145641B2 (en) * 2019-03-21 2021-10-12 Macronix International Co., Ltd. Electrostatic discharge protection device
CN110246837B (zh) * 2019-06-11 2021-04-27 西安电子科技大学 一种双二极管esd保护电路
TWI714297B (zh) * 2019-10-05 2020-12-21 旺宏電子股份有限公司 靜電放電保護裝置
CN112670279A (zh) * 2019-10-15 2021-04-16 旺宏电子股份有限公司 静电放电保护装置
CN115939132B (zh) * 2023-02-28 2023-05-16 成都吉莱芯科技有限公司 一种低电容双向esd保护器件及制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3406949B2 (ja) * 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US6577480B1 (en) * 1999-08-06 2003-06-10 Sarnoff Corporation Adjustable trigger voltage circuit for sub-micrometer silicon IC ESD protection
TWI223432B (en) * 2003-12-18 2004-11-01 Univ Nat Chiao Tung Double-triggered silicon controller rectifier and relevant circuitry
TWI231033B (en) * 2004-06-04 2005-04-11 Macronix Int Co Ltd ESD protection circuit
US20060125054A1 (en) * 2004-12-14 2006-06-15 Electronics And Telecommunications Research Institute Electrostatic discharge protection circuit using zener triggered silicon controlled rectifier
US7342281B2 (en) * 2004-12-14 2008-03-11 Electronics And Telecommunications Research Institute Electrostatic discharge protection circuit using triple welled silicon controlled rectifier
KR100750588B1 (ko) * 2005-05-04 2007-08-20 삼성전자주식회사 정전기 방전 보호회로
US7825473B2 (en) * 2005-07-21 2010-11-02 Industrial Technology Research Institute Initial-on SCR device for on-chip ESD protection
KR100783641B1 (ko) * 2006-06-30 2007-12-10 주식회사 하이닉스반도체 트리거 전압을 낮춘 실리콘 제어 정류기
US7692907B2 (en) * 2006-09-11 2010-04-06 Industrial Technology Research Institute Circuit for electrostatic discharge (ESD) protection
JP4303761B2 (ja) * 2007-03-07 2009-07-29 Ｎｅｃエレクトロニクス株式会社 半導体回路及びその動作方法
US7834378B2 (en) * 2007-08-28 2010-11-16 Fairchild Korea Semiconductor Ltd SCR controlled by the power bias
TW200929783A (en) * 2007-12-26 2009-07-01 Princeton Technology Corp ESD protecting leading circuit
KR100976410B1 (ko) * 2008-05-28 2010-08-17 주식회사 하이닉스반도체 정전기 방전 장치
US8049250B2 (en) 2008-10-27 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for power clamp triggered dual SCR ESD protection
US8039868B2 (en) * 2008-12-23 2011-10-18 International Business Machines Corporation Structure and method for an electrostatic discharge (ESD) silicon controlled rectifier (SCR) structure
US20110266624A1 (en) * 2010-04-30 2011-11-03 Texas Instruments Incorporated Electrostatic discharge protection having multiply segmented diodes in proximity to transistor
US8921941B2 (en) 2010-08-05 2014-12-30 Mediatek Inc. ESD protection device and method for fabricating the same

Also Published As

Publication number Publication date
US8981426B2 (en) 2015-03-17
US20140054643A1 (en) 2014-02-27
TW201349450A (zh) 2013-12-01
CN103427407B (zh) 2016-05-04
US8610169B2 (en) 2013-12-17
CN103427407A (zh) 2013-12-04
US20130307017A1 (en) 2013-11-21

Similar Documents

Publication Publication Date Title
TWI523197B (zh) 靜電放電保護裝置
US9105477B2 (en) ESD protection structure and ESD protection circuit
TWI580001B (zh) 靜電放電保護電路、結構及其製造方法
US8039899B2 (en) Electrostatic discharge protection device
US9831231B2 (en) ESD protection circuit with plural avalanche diodes
TWI455274B (zh) 靜電放電保護裝置
TWI541974B (zh) 高電壓應用之靜電放電保護
US10930641B2 (en) Series connected ESD protection circuit
US20060097322A1 (en) Electrostatic discharge (ESD) protection circuit
US9041054B2 (en) High holding voltage electrostatic discharge protection device
KR100750588B1 (ko) 정전기 방전 보호회로
JP2016526800A (ja) トレンチの下にシンカー拡散を有するバイポーラトランジスタ
US8669639B2 (en) Semiconductor element, manufacturing method thereof and operating method thereof
TWI270193B (en) Diode strings and ESD protection circuits characterized with low leakage current
US11145641B2 (en) Electrostatic discharge protection device
TW202232713A (zh) 靜電放電保護電路結構
US20080121925A1 (en) Low voltage triggered silicon controlled rectifier
TWI836837B (zh) 靜電放電保護裝置
KR20130047345A (ko) 정전기 방전 보호 장치
WO2022134606A1 (zh) 静电保护结构、静电保护电路、芯片
TWI553820B (zh) 半導體裝置
CN115708208A (zh) 静电保护电路和静电保护结构
KR20120067714A (ko) 정전기 방전 회로
KR20100068657A (ko) 정전기 방전 회로