KR20130047345A - 정전기 방전 보호 장치 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 장치에 관한 것으로, 특히, 제1 도전형 기판; 상기 기판 내에 형성된 제2 도전형의 제1 웰; 상기 제1 웰 내에 형성된 제2 도전형의 제1 확산영역; 상기 제1 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 확산영역; 상기 제1 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 제2 웰; 상기 제2 웰와 접하도록 상기 기판 내에 형성된 제2 도전형의 제3 웰; 상기 제2 웰 및 상기 제3 웰 에 공통으로 접하도록 상기 1 딥 웰, 상기 제2 웰 및 상기 제3 웰 내에 형성되는 제1 도전형 드리프트; 상기 드리프트와 간격을 두고 상기 제3 웰 내에 형성된 제2 도전형의 제3 확산영역을 구비하고, 상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제3 확산영역은 캐소드 단에 연결하여, 높은 트리거 전압과 홀딩 전압의 특성을 가지는 정전기 방전 보호 장치를 제공한다.

Description

정전기 방전 보호 장치{Electrostatic discaharge Protection Device}
본 발명은 정전기 방전 보호 장치에 관한 것으로, 특히 높은 공급 전압을 사용하는 고전압 집적회로에 적합한 정전기 방전 보호 장치에 관한 것이다.
일반적으로 정전기 방전(ESD: ElectroStatic Discharge) 보호 장치란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 소자를 말한다. 대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. 또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다. 따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 소자를 설치한다.
한편 반도체 기술이 발전하면서 반도체 내부 회로를 구성 하는 NMOS 트랜지스터의 게이트 절연막 두께가 얇아지는데, 게이트의 절연막의 두께가 얇아지면 게이트 절연막이 손상되는 전압이 낮아져 정전기가 발생하였을 때 반도체 내부 회로가 더욱 손상 받기 쉽게 된다.
이를 방지하기 위하여 반도체 집적회로는 입출력 회로에 정전기 방전 보호 장치를 구비하고, 정전기 방전 보호 장치는 정전기에 의한 고전압 또는 고전류가 집적회로의 내부 회로로 유입되지 않고 방전되도록 한다. 정전기 방전 보호 장치로는 접지 게이트 엔모스(GGNMOS) 또는 실리콘 제어 정류기(SCR: Semiconductor Controlled Rectifier) 등이 사용되고 있다.
도 1은 종래 기술에 따른 SCR을 이용한 정전기 방전 보호장치를 도시한 단면도이고, 도 2는 종래 기술에 따른 HHVSCR을 이용한 정전기 방전 보호장치를 도시한 단면도이고, 도 5는 도 1의 종래 기술에 따른 정전기 방전 보호회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프이다.
도 1은 SCR을 개선한 정전기 방전 보호소자를 나타낸 도면으로, 일반적인 SCR은 실리콘 기판 내부에서 전류 경로를 형성하기 때문에 일반적인 GGNMOS(Gate-Grounded NMOS) 등의 다른 정전기 방전 보호 소자보다 파워 클램프 단에 적합한 높은 감내 특성을 가지고 있다. 적은 면적으로 정전기 방전 보호능력을 얻을 수 있으며, GGNMOS의 단점인 기생 커패시턴스(parastic Capacitance) 성분을 최소화할 수 있으므로 고주파용 아날로그 및 RF 회로에 적합하다.
도 1에 도시된 정전기 방전 보호소자는 P 형 웰(2)에 존재하는 N+확산영역(7)과 P+확산영역(8)을 접지로 하고, N-형 웰(4) 내의 N+확산영역(5)과 P+확산영역(6)으로 ESD 서지가 유입되는 구조이다. ESD 서지 유입 시, 좌측 N-형 웰(4) 내의 N+확산영역(5)과 P+확산영역(6)은 애노드 단에 연결하고, 우측 P-형 웰(2) 내의 N+확산영역(7)과 P+확산영역(8)은 캐소드 단에 연결하는 구조로, 내부 사이리스터가 동작하여 접지로 정전기를 방전하는 것이다.
상기와 같이 구성된 정전기 방전 보호회로의 동작을 설명하면 다음과 같다. 애노드에 인가되는 전압이 Vc보다 커지면 PNP 트랜지스터(Q1)의 이미터-베이스(Emitter-Base) 접합이 순방향 바이어스(Forward bias) 상태가 되어, PNP 트랜지스터(Q1)가 턴-온(TurNon)된다. PNP 트랜지스터(Q1)를 통해 흐르는 전류는 P형 웰(2)로 흐르게 되며, 이 전류에 의해 NPN 트랜지스터(Q2)가 턴-온 된다. N-형 웰(4)에서 캐소드로 흐르는 NPN 트랜지스터(Q2)의 전류는 PNP 트랜지스터(Q1)의 순방향 바이어스를 유지한다. 따라서, 턴-온 된 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)에 의해 사이리스터가 트리거된다(도 5의 트리거 포인트). 이를 통해 PNP 트랜지스터(Q1)에 더이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는 데 이를 홀딩 전압이라 한다. 그 이후 SCR은 정궤환 동작을 하여 애노드 단을 통해 들어오는 ESD 전류를 효과적으로 방전할 수 있게 된다.
즉, 도 5에 도시된 바와 같이, ESD 보호 회로는 애노드에 인가되는 전압이 트리거 포인트(trigger point,37)에 도달하기 전까지는 오프상태를 유지한다. 사이리스터는 애노드에 인가되는 전압이 트리거 포인트 이상이 되면, 애노드에 인가되는 전압이 홀딩 영역의 전압 상태를 유지하도록 ESD 전류를 방전한다.
도 1에 도시된 정전기 방전 보호 회로는 적은 면적으로 원하는 정전기 방전 보호 능력을 얻을 수 있으며, 정전기 방전 보호회로가 갖는 기생 캐패시턴스 성분도 최소화 할 수 있다. 따라서 고주파용 아날로그 및 RF 회로에 적합하다.
한편, 두 개의 단자를 가지고 있는 도 1의 SCR의 Rn-well(11) 및 Rp-well(12)은 N-형 웰(4)과 P-형 웰(2)의 저항 값이며, 이들은 각각 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)에 바이어스를 제공한다. SCR이 래치 모드에 있을 때 상태 유지를 위해서는 다음 수학식 1과 같은 조건을 만족해야 한다.
Figure pat00001
βNPN 과 βPNP 는 NPN 트랜지스터(Q2) 및 PNP 트랜지스터(Q1)의 전류 이득이다.
이러한 SCR구조가 정전기 방전보호회로로 사용될 때, 보호소자가 트리거 동작을 하기 위해서는 N-형 웰(4)과 P-형 웰(2) 접합부(3)에서의 애벌런치 항복(Avalanche Breakdown)이 필요하다. Advanced CMOS 공정에서 N-형 웰(4)과 P-형 웰(2) 사이의 항복 전압은 약 20V이상으로 트리거 전압이 높지만, 홀딩 전압이 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.
즉, 도 1과 같은 종래의 SCR 기반 정전기 방전 보호소자의 경우 트리거 전압이 높지만 낮은 홀딩 전압으로 인하여 내부회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화시켜야 하는데, 전압의 오버슈팅이나 노이즈에 의해 의도되지 않는 정전기 방전 보호소자의 동작은 내부회로의 동작에 치명적으로 작용한다. 정전기 방전 보호 회로가 동작하기 전에 집적 회로의 코어 회로로 ESD 전류가 유입된다. 따라서, 집적 회로의 MOSFET의 게이트 산화막이 파괴되거나 내부 선로가 열화되는 것을 방지하지 못한다는 문제점이 있다.
도 2는 도 1에 도시된 정전기 방전 보호회로의 문제점을 개선하기 제안된 HHVSCR(High Holding Voltage SCR)의 단면도이다. HHVSCR은 일반적인 SCR의 문제점인 낮은 홀딩 전압 문제를 개선하기 위한 구조이다. 좌측 N-형 웰(13) 내의 N+확산영역(17)과 P+확산영역(18)은 애노드 단에 연결하고, 우측 N+확산영역(20)과 P+드리프트(19)는 SCR 캐소드 단에 연결한다.
애노드 단에 ESD 서지 유입시 P+확산영역(18)을 통해 유입하여 P+확산영역(18)과 N-형 웰(13)은 접합을 이루고 좌측 N웰(13)과 P+드리프트(19)의 PNP 접합으로 인해 정공전류의 일부는 캐소드 단으로 흐르게 된다. 일부를 제외한 나머지 정공 전류는 좌측 N웰(13)과 가운데 P-웰(14) 그리고 우측 N웰(15)을 거쳐 우측 N+확산영역(20)과 PNPN 구조를 이루면 도달하게 된다. 반대로 전자전류는 NPN 접합(Q3)을 이루며 좌측 N-형-웰(13)에 도달하게 된다. 결국 도 2의 정전기 방전 보호 회로는 NPN, PNP 정궤환 작용에 의해 실리콘 기판 내부에서의 전류 경로를 형성하여 정전기 방전 전류를 방전시킨다. 그러나 기존의 HHVSCR은 N-형 웰(13)과 P-드리프트(19)의 접합부(16)에서 애벌런치 항복(Avalanche Breakdown)에 의한 트리거로 인해 낮은 트리거 전압 때문에 고전압용 정전기 방전 보호장치로 사용하기에 부적합한 문제점이 있다.
도 5에 도시된 I-V 특성과 같이, 트리거보다 낮은 홀딩 전압(38)으로 정상 동작 상태에서의 오작동이 발생하는 문제점이 있다. 낮은 홀딩 전압으로 인해 내부 회로의 정상적인 동작에 부하로서 미치는 영향을 최소화시켜야 하는 데, 전압의 오버슈팅이나 노이즈에 의해 의도하지 않은 정전기 방전 보호 장치의 동작이 내부 회로의 동작에 치명적으로 작용한다.
한편, 정전기 방지 보호 회로는 모든 입출력단과 VDD와 VSS를 연결하는 파워 라인에 설계되어야 한다. 고전압용 집적 회로의 경우 VDD 전압이 종래의 정전기 방전 보호회로의 동작 전압보다 높아져 사이리스터 기반의 정전기 방전 보호회로의 사용이 불가능하다. 또한, MOSFET 기반의 정전기 방전 보호회로의 경우 트리거 전압이 낮고 전류 구동 능력이 사이리스터 기반의 정전기 방전 보호회로에 비해 현저히 떨어진다.
따라서, 정전기로 인한 고전압에 대하여 내부 회로를 효과적으로 보호하고, 전류-전압 특성에 있어서 적절히 낮은 브레이크다운 전압을 가지도록 설계되며, 특히 입력 단자가 고전압으로 동작하는 소자에 적당하도록 설계되는 정전기 방전 보호 장치에 대한 요청이 커지고 있다.
본 출원이 이루고자 하는 기술적 과제는 VDSM 공정 상에서 반도체 칩의 향상된 정전기 방전 보호를 위해 높은 트리거 전압을 유도하고, 높은 홀딩 전압을 유도하여 래치업 면역 특성을 가지는 정전기 방전 보호 장치를 제공하는 것이다.
본 발명의 목적은 트리거 전압과 함께 홀딩 전압을 증가시키는 정전기 방전 보호 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치는, 제1 도전형 기판; 상기 기판 내에 형성된 제2 도전형의 제1 딥 웰; 상기 제1 딥 웰 내에 형성된 제2 도전형의 제1 확산영역; 상기 제1 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 확산영역; 상기 제1 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 제2 웰; 상기 제2 웰과 접하도록 상기 기판 내에 형성된 제2 도전형의 제3 웰; 상기 제1 딥 웰과 상기 제2 웰 및 상기 제3웰에 공통으로 접하도록 상기 제1 딥웰, 상기 제2 웰 및 상기 제3 웰 내에 형성되는 제1 도전형 드리프트; 상기 드리프트와 간격을 두고 상기 제3 웰 내에 형성된 제2 도전형의 제3 확산영역을 구비하고, 상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제3 확산영역은 캐소드 단에 연결하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 다른 실시예는, 상기 제1 딥 웰은 상기 제2 웰 및 상기 제3 웰에 비해 접합 깊이가 깊고 도핑 농도가 낮은 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치는, 상기 제2 확산영역과 간격을 두고 상기 제1 딥 웰 내에 형성된 제2 도전형의 플로팅 확산영역을 추가로 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 다른 실시예는, 상기 제1 도전형 제2 확산영역과 상기 제1 도전형 기판, 및 상기 제2 도전형 제1 딥 웰에 의해 제1 접합 트랜지스터가 형성되고, 상기 제1 도전형 제2 확산영역과 상기 제2 도전형의 플로팅 확산영역 및 상기 제1 드리프트 확산영역에 의해 제2 접합 트랜지스터가 형성되고, 상기 제2 도전형 제1 딥 웰과 상기 제1 도전형 제2 웰 및 상기 제2 도전형 제3 확산영역에 의해 제3 접합 트랜지스터가 형성되는 것을 특징으로 한다.
본 출원의 일 실시예에 따르는 정전기 방전 보호장치는 기존의 GGNMOS가 효과적인 정전기 방전 보호능력을 가짐에도 불구하고, 홀딩 전압이 낮아서 내부 회로의 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하는 데, 전압의 오버슈팅이나 노이즈에 의한 의도되지 않는 정전기 방전 보호장치의 동작이 내부 회로의 동작에 치명적으로 작동하는 단점을 극복한 것이다.
본 출원의 일 실시예에 따르는 정전기 방전 보호소자는 거의 모든 I/O 인터페이스 회로 및 집적회로 반도체 등에 적용이 가능하므로 그 활용분야는 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안전성과 신뢰성의 효과 및 원-칩 화에 따른 비용절감의 효과를 가져 올 수 있다.
도 1 및 2는 종래 기술에 따른 정전기 보호 장치를 도시한 단면도,
도 3 은 본 발명에 따른 정전기 보호 장치의 일 실시예를 도시한 단면도,
도 4 는 도 3의 정전기 보호 장치의 등가회로도,
도 5 는 도 1의 정전기 보호 장치의 I-V 특성 곡선을 나타낸 그래프,
도 6 은 도 3의 정전기 보호 장치의 애노드 전압 변화에 따른 I-V 특성 곡선을 나타낸 그래프, 및
도 7 은 도 3의 정전기 보호 장치의 시뮬레이션 결과를 나타낸 그래프이다.
이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 여기서 개시되는 일요부(subject matter)의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 본 개시의 구성요소들, 즉 여기서 일반적으로 기술되고 및 도면에 기재되는 구성요소들은 다양하게 다른 구성으로 배열되고 구성되고 결합되고 도안될 수 있다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다.
본 명세서에서 사용되는 “연결”이라는 용어는 동일하거나 서로 다른 구성요소들을 직접적으로 연결하거나, 또 다른 구성요소를 통하여 간접적으로 연결하는 경우를 모두 포괄한다.
본 명세서에서 사용되는 “정전기”이라는 용어는 정전기 보호 장치를 동작하도록 하는 전류 또는 전압으로 해석될 수 있다.
본 명세서에서 사용되는 SCR의 “애노드” 또는 “캐소드”는 편의상 명명한 것이므로, “애노드” 또는 “캐소드”의 위치가 반대로 위치할 수 있는 것으로 해석될 수 있다.
도 3은 본 발명의 정전기 방전 보호 장치의 실시예의 구조를 나타낸 것으로서, P형 기판(P-Epi) 내에 제1 딥 N웰(28)과 제1 딥 N웰(28)에 접합하도록 제2 P웰(29) 및 제2 P웰(29)에 접합하도록 제3 N웰(30)을 형성한다. 상기 제1 딥 N웰(28) 내에 소정의 간격을 두고 제1 N+확산영역(32)과 제2 P+확산영역(34) 및 N+플로팅 확산영역(34)을 형성한다. 상기 제1 딥 N웰(28)과 제2 P웰(29) 및 제3 N웰(30)에 동시에 접합되도록 P+드리프트(35)를 형성하고, 상기 제3 N웰(30) 내에 상기 P+드리프트(35)와 소정의 간격을 두고 제3 N+확산영역(36)을 형성한다. 제1 딥 N웰(28) 내의 제1 N+확산영역(32)과 제2 P+확산영역(33)은 애노드 단에 연결하고, 제3 N웰(30) 내의 P+드리프트(35)과 제3 N+확산영역(36)은 캐소드 단에 연결한다.
도 3에 도시된 정전기 방전 보호 장치의 동작을 설명하면 다음과 같다. 애노드 단에 ESD 서지 유입시, 제2 P+확산영역(33)을 통해 제2 P+확산영역(33)과 제1 딥 N웰(28)은 접합을 이루고, 제1 딥 N웰(28)과 P+드리프트(35)의 PNP 접합으로 정공 전류의 일부는 캐소드 단으로 흐르게 된다.
나머지 정공 전류는 제1 딥 N웰(28)과 제2 P웰(29) 그리고 제3 N웰(30)을 거쳐 제3 N+확산영역(36)에 PNPN 구조를 이루며 도달하게 된다. 반대로 전자 전류는 NPN접합을 이루며 제1 딥 N웰(28)에 도달하게 되어, NPN, PNP 정궤환 작용에 의해 실리콘 기판 내부에서의 전류 경로를 형성시켜 ESD 전류를 방전시킨다.
도 4 는 도 3에 도시된 정전기 방전 보호장치의 등가회로를 나타낸 것으로, 제2 P+확산영역(33), 제1 딥 N웰(28), P형 기판은 각각 접합 트랜지스터(Q1)의 이미터, 베이스, 콜렉터를 형성하고, 제2 P+확산영역(34), N+플로팅 확산영역(34), P+드리프트(35)는 각각 접합 트랜지스터(Q2)의 이미터, 베이스 및 콜렉터를 형성하고, 제1 N+확산영역(32), 제2 P웰(29), 제3 N+확산영역(36)은 각각 접합 트랜지스터(Q3)의 이미터, 베이스 및 콜렉터를 형성한다. 도 4에서, Rn1(24)은 제1 딥 N웰(28)의 저항을, Rn2(25)은 제3 N웰(30)의 저항을, Rp-drift(27)는 P+드리프트(35)의 저항을, Rp(26)은 P기판의 저항을 각각 나타낸다.
도 4에 도시된 정전기 방전 보호장치의 동작을 설명하면 다음과 같다. 애노드 단에 가해지는 전압이 트리거 전압 이하인 경우에는 정전기 방전 보호장치는 높은 저항값을 가지므로 전류가 거의 흐르지 않는다. 정전기로 인해 애노드 단에 트리거 전압 이상의 전압이 인가되면, 제1 딥 N웰(28)과 P+드리프트(35) 사이에 PN접합(31)에서 항복 현상(Avalanche Breakdown)이 발생하여 전류가 흐르게 되며, 스냅백 현상에 의해 애노드와 캐소드 단 사이의 전압은 급격히 감소한다. 전류가 증가하여 홀딩 전류 이상 흐르게 되면 접합 트랜지스터 Q1,Q2,Q3가 턴온되어 다량의 전류를 방전할 수 있게 된다. 접합 트랜지스터Q1,Q2,Q3가 모두 턴온되는 시점의 전압이 홀딩 전압이다.
여기서, 본 발명에 의한 정전기 방전 보호 장치는 일반 N웰이 아닌 딥 N웰을 포함하는 데, 상기 제1 딥 N 웰(28)은 농도가 E12 ~ E13 정도로 일반 N웰 보다 도핑 농도가 낮고 기판으로의 접합 깊이가 2~3배 깊어 저항성이 큰 특징이 있다. 따라서, 제1 딥 N웰(28)과 P+드리프트(35)의 접합부(31) 애벌런치 항복을 유도하여 트리거 전압을 높였는데, 제1 딥 N 웰(28)에 의해 애벌런치 항복은 도 7에 도시된 시뮬레이션 그래프와 같이 트리거 전압을 50V 까지 높일 수 있다. 또한, 제1 딥 N웰(28)에 N+플로팅 확산영역(34)을 삽입하여 PNP 바이폴라의 베이스 농도를 높여줘 전류 이득이 감소함으로써 높은 홀딩 전압의 특성을 유도하게 되고, 내부 회로의 전원 전압 이상의 홀딩 전압을 유지함으로써 원천적으로 래치업(latch-up) 문제를 해결할 수 있다.
즉, 도 5에 도시된 바와 같이 종래 기술에 따른 정전기 방전 보호 회로의 애노드 전압과 전류에 따른 I-V 특성 곡선에서 트리거가 낮은 홀딩 전압(38)으로 인해 정상 동작 상태에서 오작동을 일으킬 수 있는 문제점을 방지하기 위하여, 도 6에 도시된 본 발명에 따른 정전기 보호 장치는 일반 N웰 대신 그보다 도핑 농도가 낮아 저항성이 높은 딥 N 웰(28)로 구성하여 트리거 전압을 높였고, 딥 N 웰(28)에 N+플로팅 확산영역(34)을 삽입하여, PNP 바이폴라의 베이스 농도를 높여줌으로써 PNP 바이폴라의 전류 이득을 감소시킴으로써 홀딩전압을 도 5의 식별번호 40과 같이 증가시켜 고전압용 정전기 방전 보호 회로로 사용할 수 있게 되고, 이에 의해 래치업으로 인한 정상 동작 상태의 오작동을 방지할 수 있게 되었다.
상기와 같이 구성된 본 발명에 따른 정전기 방지 보호 장치는 디스플레이용 드라이버 IC, 파워 매니지먼트, 자동차 전장 부품 등과 같은 고전압 용 집적 회로에 사용될 수 있다.
정전기 방지 보호 회로는 모든 입출력단과 VDD와 VSS를 연결하는 파워 라인에 설계되어야 한다. 고전압용 집적 회로의 경우 VDD 전압이 종래의 정전기 방전 보호회로의 동작 전압보다 높아져 사이리스터 기반의 정전기 방전 보호회로의 사용이 불가능하다. 또한, MOSFET 기반의 정전기 방전 보호회로의 경우 트리거 전압이 낮고 전류 구동 능력이 사이리스터 기반의 정전기 방전 보호 장치에 비해 현저히 떨어진다. 따라서 본 발명은 일반적인 SCR의 구조를 변경하여 내부 회로 동작 전압이상의 홀딩 전압을 갖고 동작하는 정전기 방전 보호 장치를 구현함으로써 고전압 집적회로에 안정성과 신뢰성을 제공한다.
본 발명에 따른 정전기 방지 보호 장치를 내장한 집적회로의 경우, 높은 안정성과 신뢰성을 구현할 수 있으며 온-칩화에 따른 비용 절감의 효과가 있고, MOSFET 기반의 ESD 보호소자보다 면적대비 전류 구동 능력이 우수하므로 내부회로 설계 면적 효율성이 향상되며, 모든 고전압 집적 회로에 적용이 가능하므로 그 활용 분야가 매우 광범위한 장점이 있다.
28 : 제1 딥 N웰 29 : 제2 P웰
30 : 제3 N웰
31 : 제1 딥 N웰과 P+드리프트 사이의 PN 접합
32 : 제1 N+확산영역 33 : 제2 P+확산영역
34 : N+플로팅 확산영역 35 : P+드리프트
36 : 제3 N+확산영역

Claims (5)

  1. 제1 도전형 기판;
    상기 기판 내에 형성된 제2 도전형의 제1 딥 웰;
    상기 제1 딥 웰 내에 형성된 제2 도전형의 제1 확산영역;
    상기 제1 확산영역과 간격을 두고 상기 제1 딥 웰 내에 형성된 제1 도전형의 제2 확산영역;
    상기 제1 딥 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 제2 웰;
    상기 제2 웰과 접하도록 상기 기판 내에 형성된 제2 도전형의 제3 웰;
    상기 제1 딥 웰과 상기 제2 웰 및 상기 제3 웰에 공통으로 접하도록 상기 제1 딥 웰, 상기 제2 웰 및 상기 제3 웰 내에 형성되는 제1 도전형 드리프트;
    상기 드리프트와 간격을 두고 상기 제3 웰 내에 형성된 제2 도전형의 제3 확산영역을 구비하고,
    상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제3 확산영역은 캐소드 단에 연결하는 것을 특징으로 하는 정전기 방전 보호 장치.
  2. 제 1 항에 있어서,
    상기 제2 확산영역과 간격을 두고 상기 제1 딥 웰 내에 제2 도전형의 플로팅 확산영역을 추가로 포함하는 것을 특징으로 하는 정전기 방전 보호 장치.
  3. 제 2 항에 있어서,
    상기 제1 도전형 제2 확산영역과 상기 제1 도전형 기판, 및 상기 제2 도전형 제1 딥 웰에 의해 제1 접합 트랜지스터가 형성되고, 상기 제1 도전형 제2 확산영역과 상기 제2 도전형의 플로팅 확산영역 및 상기 제1 드리프트에 의해 제2 접합 트랜지스터가 형성되고, 상기 제2 도전형 제1 딥 웰과 상기 제1 도전형 제2 웰 및 상기 제2 도전형 제3 확산영역에 의해 제3 접합 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 제1 딥 웰은 상기 제2 웰 및 상기 제3 웰에 비해 접합 깊이가 깊고 도핑 농도가 낮은 것을 특징으로 하는 정전기 방전 보호 장치.
  5. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 제1 도전형은 P 형이고, 상기 제2 도전형은 N 형인 것을 특징으로 하는 정전기 방전 보호 장치.

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KR20180066391A (ko) * 2016-12-08 2018-06-19 한국전자통신연구원 정전기 방전 보호 소자 및 이를 포함하는 전자 디바이스

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