CN112670279A - 静电放电保护装置 - Google Patents
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Abstract
本发明公开了一种静电放电保护装置，包含第一掺杂区、硅控整流器、以及旁路单元。第一掺杂区耦接于第一节点，且用于作为硅控整流器与旁路单元的共同阳极。若第一节点的电流小于触发电流值，电流经由旁路单元放电，而若电流大于触发电流值，电流经由旁路单元与硅控整流器放电。
Description
技术领域
本发明有关一种静电放电保护装置，尤指一种包含硅控整流器的静电放电保护装置。
背景技术
静电放电(Electrostatic Discharge，简称ESD)是两个带电物体由于接触、短路或电介质击穿所引起的现象。静电放电会让半导体装置受到过度的电性应力而产生永久性的损坏，所以半导体装置中通常设置有静电放电保护装置与放电路径以提升产品可靠度。
硅控整流器(Silicon Controlled Rectifier，简称SCR)同时具有布局面积小与静电放电保护能力优秀的优点，故硅控整流器常被应用于高密度芯片的静电放电保护装置之中。然而，硅控整流器容易被杂讯触发进入闩锁(Latch Up)状态而烧毁，因而有可靠度不足的问题。
发明内容
本发明提供一种静电放电保护装置，其包含第一掺杂区、硅控整流器、以及旁路单元。第一掺杂区耦接于第一节点，且用于作为硅控整流器与旁路单元的共同阳极。若第一节点的电流小于触发电流值，电流经由旁路单元放电，而若电流大于触发电流值，电流经由旁路单元与硅控整流器放电。
本发明另提供一种静电放电保护装置，其包含第一电流路径、第二电流路径、以及第三电流路径。第一电流路径包含第一P型掺杂区、N型阱、以及第二P型掺杂区。第一P型掺杂区与第二P型掺杂区形成于N型阱中。第二电流路径包含第一P型掺杂区、N型阱、衬底、以及P型阱。第三电流路径包含第一P型掺杂区、N型阱、P型阱、以及第一N型掺杂区。第一N型掺杂区形成于P型阱中。第一P型掺杂区耦接于第一节点。若第一节点的电流小于一触发电流值，电流经由第一电流路径放电，而若电流大于触发电流值，电流经由第一电流路径、第二电流路径、以及第三电流路径放电。
上述的静电放电保护装置具有高触发电流而不会被杂讯触发，具有高可靠度。
附图说明
图1为根据本发明一实施例的静电放电保护装置简化后的剖面示意图与等效电路示意图。
图2为依据本发明一实施例的静电放电保护装置简化后的电路布局图。
图3为依据本发明一实施例所绘示的静电放电保护电路的等效电路操作示意图。
图4为依据本发明一实施例所绘示的静电放电保护装置的特性曲线示意图。
【符号说明】
100：静电放电保护装置
101：衬底
102：第一阱
103：第二阱
110：第一掺杂区
120：第二掺杂区
130：第三掺杂区
140：硅控整流器
150：旁路元件
160：第四掺杂区
170：第五掺杂区
SF：结
T1、T3：PNP双极性晶体管
T2：NPN双极性晶体管
N1：第一节点
N2：第二节点
N3：第三节点
N4：第四节点
210：第一部分
220：第二部分
230：第三部分
240：第四部分
310：第一电流路径
320：第二电流路径
330：第三电流路径
410～450：曲线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。在图式中，相同的标号表示相同或类似的元件或方法流程。
图1为根据本发明一实施例的静电放电保护装置100简化后的剖面示意图与等效电路示意图。静电放电保护装置100包含衬底101、第一阱102、第二阱103、第一掺杂区110、第二掺杂区120、第三掺杂区130。第一掺杂区110耦接于第一节点N1，其中第一节点N1可用于耦接静电放电保护装置100欲保护的内部电路。
在一实施例中，第一节点N1耦接于芯片的输入输出垫(I/O Pad)与内部电路之间。在另一实施例中，第一节点N1耦接于芯片的电源输入端与内部电路之间。
第一阱102与第二阱103形成于衬底101中，且第一阱102与第二阱103会和于结SF。在本实施例中，第一阱102为具有N型掺质的低压N型阱(LVNW)，第二阱103为具有P型掺质的低压P型阱(LVPW)。亦即，第一阱102与第二阱103具有相异电性的多数载流子(MajorityCarrier)。
在本发明的某些实施例中，N型掺质可以是砷(As)及/或磷(P)，P型掺质可以是铝(Al)、硼(B)及/或镓(Ga)。衬底101可以由任何合适的P型半导体材料来实现。
第一掺杂区110和第二掺杂区120分别形成于第一阱102和第二阱103中。在本实施例中，第一掺杂区110为具有P型掺质的P+埋层(Buried Layer)，第二掺杂区120为具有N型掺质的N+埋层。第一掺杂区110、第二掺杂区120、衬底101、第一阱102、以及第二阱103形成静电放电保护装置100中的一寄生硅控整流器140。
详细而言，第一掺杂区110、第一阱102、以及衬底101形成硅控整流器140的PNP双极性晶体管(Bipolar Transistor)T1。第一阱102、第二阱103、以及第二掺杂区120形成硅控整流器140的NPN双极性晶体管T2。PNP双极性晶体管T1的基极耦接于NPN双极性晶体管T2的集电极，且PNP双极性晶体管T1的集电极耦接于NPN双极性晶体管T2的基极。因此，第一掺杂区110用于作为硅控整流器140的阳极，而第二掺杂区120用于作为硅控整流器140的阴极。
第三掺杂区130形成于第一阱102中，且第三掺杂区130为具有P型掺质的P+埋层。第一掺杂区110、第一阱102、以及第三掺杂区130形成静电放电保护装置100的一寄生旁路元件150。第一掺杂区110与该第三掺杂区130具有相同电性的多数载流子，例如是P型掺质。
详细而言，第一掺杂区110、第一阱102、以及第三掺杂区130形成旁路元件150的PNP双极性晶体管T3。PNP双极性晶体管T3的发射极耦接于PNP双极性晶体管T1的发射极。因此，第一掺杂区110也用于作为旁路元件150的阳极，而第三掺杂区130用于作为旁路元件150的阴极。
在一实施例中，第一掺杂区110在A-A＇方向上的宽度，小于或等于第三掺杂区130在A-A＇方向上的宽度。
静电放电保护装置100还包含第四掺杂区160和第五掺杂区170。在本实施例中，第四掺杂区160为具有N型掺质的N+埋层，第五掺杂区170为具有P型掺质的P+埋层。第四掺杂区160形成于第一阱102中，且围绕第一掺杂区110和第三掺杂区130。第五掺杂区170形成于第二阱103中，且第二掺杂区120位于第四掺杂区160与第五掺杂区170之间。
在本实施例中，第四掺杂区160为浮接(Floating)。第二掺杂区120、第三掺杂区130、以及第五掺杂区170共同耦接于第二节点N2。第二节点N2可用于耦接于接地端以释放静电放电电流。
在一实施例中，第四掺杂区160耦接于一电源端，且电源端用于提供电力输入至静电放电保护装置100欲保护的内部电路。
图2为依据本发明一实施例的静电放电保护装置100简化后的电路布局图。其中图1为图2的静电放电保护装置100沿着A-A＇方向的剖面示意图。如图2所示，第四掺杂区160为矩形，且包含第一部分210、第二部分220、第三部分230、以及第四部分240。第一部分210、第二部分220、第三部分230、以及第四部分240形成一中空区域250，其中第二部分220与第四部分240耦接于第一部分210与第三部分230之间。第一掺杂区110和第三掺杂区130形成于中空区域250内。第一部分210位于第一掺杂区110和第二掺杂区120之间。
在一实施例中，第一部分210与第三部分230互相平行，第二部分220与第四部分240互相平行，且第一部分210正交于第二部分220。
如图2所示，第一部分210与第二掺杂区120在A-A＇方向上相距距离Ds。距离Ds可用于决定图1的NPN双极性晶体管T2的内部电位障。在本实施例中，距离Ds为1～6微米(μm)。在一实施例中，距离Ds为1～2微米。在又一实施例中，距离Ds为1.5微米。
图3为依据本发明一实施例所绘示的静电放电保护装置100的等效电路操作示意图。请同时参考图2与图3，若第一节点N1上具有突波电流，且若突波电流小于一触发电流值(例如，第一节点N1接收到杂讯)，突波电流会经由第一电流路径310放电。第一电流路径310按顺序包含第一掺杂区110、第一阱102、以及第三掺杂区130，亦即第一电流路径310包含旁路元件150的PNP双极性晶体管T3。
另一方面，若突波电流大于触发电流值(例如，第一节点N1发生静电放电事件)，突波电流除了会经由第一电流路径310放电，还会经由第二电流路径320与第三电流路径330放电。第二电流路径320包含第一掺杂区110、第一阱102、衬底101、第二阱103、以及第五掺杂区170，亦即第二电流路径320包含硅控整流器140的PNP双极性晶体管T1。第三电流路径330包含第一掺杂区110、第一阱102、第二阱103、以及第二掺杂区120，亦即第三电流路径330包含硅控整流器140的NPN双极性晶体管T2。
详细而言，第一电流路径310上超过触发电流值的电流，会使第三节点N3的电压降低至足以导通PNP双极性晶体管T1而形成第二电流路径320。接着，第二电流路径320上的电流会使第四节点N4的电压降低，以使NPN双极性晶体管T2导通而形成第三电流路径330，进而使硅控整流器140进入闩锁状态以排除静电放电电流。
由上述可知，静电放电保护装置100利用旁路单元150提升了触发硅控整流器140所需的电流大小。因此，当静电放电保护装置100接收到电子系统中的杂讯时，静电放电保护装置100不会被意外触发而烧毁。另一方面，当静电放电保护装置100遭遇电压及/或电流远高于杂讯的静电放电事件时，静电放电保护装置100会被触发而保护内部电路。
另外，通过调整图2中第一部分210与第二掺杂区120之间的距离Ds，可以进一步提升前述的触发电流值。在一些实施例中，触发电流值大于或等于0.2安培(A)。
图4为依据本发明一实施例所绘示的静电放电保护装置100的特性曲线示意图。曲线410～450分别代表距离Ds为1、2、3、4以及6微米的情况下静电放电保护装置100的特性曲线。在曲线410～450中，静电放电保护装置100的触发电流值对应地约为0.2、0.3、0.4、0.45、0.55安培。换言之，静电放电保护装置100的触发电流值正相关于第一部分210与第二掺杂区120之间的距离Ds。
在一些实施例中，第四掺杂区160及/或第五掺杂区170可以被省略，以缩小整体电路布局面积并降低工艺复杂度。在第四掺杂区160被省略的情况下，静电放电保护装置100的触发电流值正相关于结SF与第二掺杂区120之间于方向A-A＇上的距离。
在另一些实施例中，静电放电保护装置100还包含第一深层N阱(Deep N Well)，且静电放电保护装置100的衬底101是形成于第一深层N阱中。
在又一些实施例中，静电放电保护装置100还包含第二深层N阱。静电放电保护装置100的第二阱103是形成于第二深层N阱中，且第二深层N阱隔离第一阱102与第二阱103。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，本领域技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
图标的某些元件的尺寸及相对大小会被加以放大，或者某些元件的形状会被简化，以便能更清楚地表达实施例的内容。因此，除非申请人有特别指明，图标中各元件的形状、尺寸、相对大小及相对位置等仅是便于说明，而不应被用来限缩本发明的权利要求。此外，本发明可用许多不同的形式来体现，在解释本发明时，不应局限于本说明书所提出的实施例。
在此所使用的「及/或」的描述方式，包含所列举的其中之一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种静电放电保护装置，包含：
一硅控整流器；
一旁路单元；以及
一第一掺杂区，耦接于一第一节点，其中该第一掺杂区用于作为该硅控整流器与该旁路单元的一共同阳极；
其中若该第一节点的一电流小于一触发电流值，该电流经由该旁路单元放电，而若该电流大于该触发电流值，该电流经由该旁路单元与该硅控整流器放电。
2.根据权利要求1所述的静电放电保护装置，另包含：
一第一阱，其中该第一掺杂区形成于该第一阱中；
一第二阱，其中该第一阱与该第二阱汇合于一结；以及
一第二掺杂区，形成于该第二阱中，用于作为该硅控整流器的一阴极。
3.根据权利要求2所述的静电放电保护装置，另包含：
一第三掺杂区，形成于该第一阱中，用于作为该旁路单元的一阴极。
4.根据权利要求3所述的静电放电保护装置，其中第一掺杂区与该第三掺杂区具有相同电性的多数载流子。
5.根据权利要求3所述的静电放电保护装置，其中该第一掺杂区于一第一方向上的一宽度，小于该第三掺杂区于该第一方向上的一宽度。
6.根据权利要求3所述的静电放电保护装置，另包含：
一第四掺杂区，形成于该第一阱中，且形成具有一中空区域的一矩形；
其中该第一掺杂区与该第三掺杂区形成于该中空区域内。
7.根据权利要求6所述的静电放电保护装置，其中该第四掺杂区包含一第一部分、一第二部分、一第三部分、以及一第四部分，
其中该第二部分与该第四部分耦接于该第一部分与该第三部分之间以形成该矩形，且该第一部分形成于该第一掺杂区与该第二掺杂区之间
其中该第二掺杂区与该第一部分于一第一方向上距离1～6微米(μm)。
8.根据权利要求3所述的静电放电保护装置，另包含：
一第五掺杂区，形成于该第二阱中，且耦接于该第二掺杂区与该第三掺杂区，其中该第五掺杂区用于形成一欧姆接触。
9.根据权利要求2所述的静电放电保护装置，其中该第一阱与该第二阱具有相异电性的多数载流子。
10.一种静电放电保护装置，包含：
一第一电流路径，包含一第一P型掺杂区、一N型阱、以及一第二P型掺杂区，其中该第一P型掺杂区与该第二P型掺杂区形成于该N型阱中；
一第二电流路径，包含该第一P型掺杂区、该N型阱、一衬底、以及一P型阱；以及
一第三电流路径，包含该第一P型掺杂区、该N型阱、该P型阱、以及一第一N型掺杂区，其中该第一N型掺杂区形成于该P型阱中；
其中该第一P型掺杂区耦接于一第一节点，若该第一节点的一电流小于一触发电流值，该电流经由该第一电流路径放电，而若该电流大于该触发电流值，该电流经由该第一电流路径、该第二电流路径、以及该第三电流路径放电。
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|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
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