CN1774805A - 用于硅绝缘体技术上的静电放电(esd)保护的低电压可控硅整流器(scr) - Google Patents
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Abstract
本发明提供一种硅绝缘体(SOI)静电放电(ESD)保护装置。该保护装置可通过在ESD事件期间限制功率消耗来保护非常敏感的薄的栅极氧化物，此可通过减少在ESD事件期间减小有效(保护)装置两端的电压降来实现。在一个实施例中，本发明提供非常低的触发电压和保持电压。此外，本发明的SOI保护装置具有减少电压升高的低阻抗和低功率消耗特点，并且因此使设计者能够制造更具区域有效性的保护装置。
Description
交叉参考案
本申请案主张2003年4月16日申请的美国临时申请案第60/463,461号的权利，该案的全文以引用的方式并入本文中。
技术领域
本发明大体而言涉及静电放电(ESD)保护电路领域，且更具体而言，涉及用于硅绝缘体(SOI)技术的ESD保护。
背景技术
集成电路(IC)和其它半导体装置对可由接触ESD事件所产生的高电压极其敏感。因此，静电放电(ESD)保护电路是集成电路所必需的。一种ESD事件通常由高电势(通常为几千伏)的放电造成并且导致具有短的持续时间(通常为100纳秒)的高电流(几安培)的脉冲。说明性地，一ESD事件是在IC中通过人工接触IC的导线或通过在IC的其它导线中放电的带电的机器而产生。在将集成电路安装在产品中期间，此等静电放电可能损坏IC且因此需要对于产品做出昂贵的修复，通过提供一种用于消耗IC将承受的静电放电的机制会避免此情况。
ESD问题已在硅绝缘体(SOI)互补金属氧化物半导体(CMOS)场效应技术中尤其显著，其需要关于ESD保护的新的考虑和方法。一种SOI技术涉及将一诸如二氧化硅(SiO2)的具有约100-400纳米(nm)的绝缘层嵌入于一半导体装置区域(例如，晶体管的有效区域)与衬底之间。
然而，极薄的活性硅薄膜层的热性能在导热方面很差。具体而言，二氧化硅(SiO2)与硅相比具有非常差的导热性。结果，有效装置区域与布置在绝缘层下方的衬底热隔离。因此，当一ESD事件发生时，在ESD装置(例如，SCR)处所产生的热量无法由衬底消耗。因此，在一ESD事件期间，ESD元件的一个有效区经受过多的热量，此可对ESD装置造成损害。
此外，也需要低电压ESD电流导电来保护非常薄的栅极氧化物。该等栅氧化物通常具有0.8至2.4纳米的厚度，并且通常用于先进的SOI工艺中，这是因为SOI显著有益于高速IC应用。除提供对于非常薄的栅极氧化物的ESD保护以外，也需要触发电压非常低并且尽可能地限制任何触发过冲(triggerovershoot)。因此，在此项技术中存在对于限制SOI ESD保护元件的整个有效区域上的功率消耗以及在一ESD事件期间提供对于SOI保护元件非常快速的触发能力的需要。
发明内容
至今与现有技术相关联的缺点可由关于一种硅绝缘体(SOI)静电放电(ESD)保护装置的本发明来克服。本发明的保护装置可通过在ESD事件期间限制功率消耗来保护非常敏感的薄的栅极氧化物，此可通过减少在ESD事件期间整个有效(保护)装置上的电压降来实现。在一个实施例中，本发明提供非常低的触发电压和保持电压。此外，本发明的硅绝缘体(SOI)保护装置具有减少电压升高的低阻抗和低功率消耗特点，并且因此，能够使设计者制造更为区域有效的保护装置。
在一个实施例中，本发明包括一种在一具有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路，其中该ESD保护电路包含一用于使ESD电流分路离开该受保护电路的可控硅整流器(SCR)。该SCR包含：一衬底、一N阱和一形成于该衬底的上方的相邻P阱，其中该N阱与该P阱于其间界定一PN结。一绝缘体层形成在该衬底的上方并且使该N阱和P阱与该衬底电力绝缘。
一N+阴极区域形成在该P阱中并且用于耦接至地线，并且一P+阳极区域形成在该N阱中并且用于耦接至该受保护电路的一焊盘。至少一个P+触发抽头区域布置在该P阱中并且接近于该N+阴极区域而间隔，其中该至少一个P+触发抽头适用于触发该SCR。此外，至少一个N+触发抽头区域布置在该N阱中并且接近于所述P+阳极区域而间隔，其中该至少一个N+触发抽头适用于触发该SCR。
在本发明的另一个实施例中，SCR包含：一基板、一N阱和一形成于该衬底上方并且与该N阱之间界定一PN结的相邻P阱。一绝缘体层形成形成在该衬底的上方并且使该N阱和P阱与该衬底电力绝缘。一N+阴极区域形成在该P阱中并且耦接至地线，并且一P+阳极区域形成在该N阱中并且耦接至该受保护电路的一焊盘。
该SCR进一步包括一集成触发装置，其中该集成触发装置包含：一N+漏极区域，其形成在该P阱中并且耦接至该焊盘，并且与该N+阴极区域之间界定一NMOS沟道。一栅极区域耦接至该N+阴极区域并且布置在该NMOS沟道的上方。至少一个P+触发抽头区域布置在该P阱中并且接近于该N+阴极区域和该N+漏极区域而间隔，其中该至少一个P+触发抽头适用于触发该SCR。此外，至少一个N+触发抽头区域布置在该N阱中并且接近于该P+阳极区域而间隔，其中该至少一个N+触发抽头适用于触发该SCR。
附图说明
结合附图考虑以下详细发明说明将易于了解本发明的教示，在该等附图中：
图1A和1B描绘具有外部芯片上触发的本发明的硅绝缘体(SOI)SCRESD保护装置的示意图；
图2A描绘本发明的SOI-SCR的第一实施例的俯视图；
图2B和2C描绘分别沿图2A的SOI-SCR的线A-A与B-B截取的横截面图；
图3A和3B描绘本发明的SOI-SCR的第二实施例的横截面图；
图4A描绘本发明的SOI-SCR的第三实施例的俯视图；
图4B描绘沿图4A的SOI-SCR的线C-C截取的横截面图；
图5A描绘本发明的SOI-SCR的第四实施例的俯视图；和
图5B描绘沿图5A的SOI-SCR的线D-D截取的横截面图。
为便于理解，在可能时，已使用相同参考数字代表附图中所共有的相同的组件。
具体实施方式
下文所描述的工艺步骤和结构并不形成用于制造集成电路(IC)的完整的工艺流程。可结合目前用于此项技术中的硅绝缘体(SOI)集成电路制造技术实施本发明，并且在本发明仅包括为理解本发明所必需的若干通常实施的工艺步骤。表示在制造期间IC的部分的横截面和布局的附图并非是按比例绘制，而是以说明本发明的重要特征的方式绘制。此外，若可能，则该等附图说明性地包括与集成电路的P型掺杂区域和N型掺杂区域有关的电路(例如，SCR电路)的示意图。
本发明是参考SOI CMOS装置加以描述。然而，所属领域的技术人员将了解，通过选择不同的掺杂剂类型并且调整浓度，本发明可应用于NMOS、PMOS和其它易受ESD引起的损害影响的工艺。
图1A和1B描绘具有外部芯片上触发的本发明的硅绝缘体(SOI)SCRESD保护装置100的示意图。示意图1A和1B中的每一实施例都说明性地描绘了一个耦接至一触发装置105和一SCR 102的IC焊盘148。一个可选限流电阻器RL可定位于待保护的电路与SCR ESD保护装置201之间。该触发装置105与SCR 102一起为一集成电路(IC)(未图示)上的电路充当一保护装置100。详细而言，触发装置105和SCR 102保护IC电路不受可在耦接至该IC电路的焊盘148处发生的静电放电(ESD)影响。当接通时，SCR 102起分路器的作用，以使来自焊盘148的任何ESD电流重新定向至接地126。触发装置105接通(亦即，“触发”)SCR 102以快速消耗该过电压ESD条件。
参看图1A之示意图，SCR保护装置100包括一具有一连接至焊盘148的阳极122和一耦接至地线126的阴极124的SCR 102。如此项技术中已知，该SCR 102可由一PNP晶体管Qp 132和一NPN晶体管Qn示意性地表示。
详细而言，该阳极122耦接至PNP晶体管Qp 132的一个发射极108，并且可视情况耦接至一N阱电阻Rn 142。该电阻Rn 142表示SCR 102的PNP晶体管Qp 132的一个基极上的N阱电阻，将在下文中对其进行进一步详细论述。
PNP晶体管Qp 132的集极连接至一第一节点134，该第一节点134也连接至NPN晶体管Qn 131的基极、以及连接至一电阻器Rp 141的一端并且连接至触发器105(在下文中论述)。一第二节点136包括PNP晶体管Qp132的集极、电阻器Rp 142的另一端和NPN晶体管Qn 131的集极。电阻器Rp 141的另一端连接至一第三节点124，该第三节点124耦接至地线126。电阻器Rp 141表示SCR 102的晶体管Qp 131的基极上的衬底电阻(substrateresistance)，将在下文中对其进行进一步详细论述。此外，PNP晶体管Qp 131的发射极也连接至接地的第三节点124，该第三节点124充当SCR装置102的阳极。请注意，第一节点134和第二节点136表示SCR 102的第一触发栅极G1和第二触发栅极G2。
视需要，若干串行连接的二极管128(例如，以幻影方式绘制的两个二极管)可在从阳极122至PNP晶体管Qp 132的发射极108的正向导电方向(forward conductive direction)上耦接。如果是满足闭锁规范需要，可提供该等串行连接的二极管128(通常为1-4个二极管)以增加SCR 102的保持电压。
相对于与SCR 102集成的触发装置而言，示意图A中的触发装置105为一外部、芯片上触发装置。在一实施例中，触发装置105包括一栅极接地的NMOS晶体管106，其中栅极129连接至源极127，NMOS晶体管106的漏极125则耦接至焊盘148。详细而言，栅极129连接至源极127以关闭任何MOS电流，并且NMOS晶体管206源极127和栅极129在SCR 102的第一节点(第一栅极G1)136处耦接至NPN晶体管Qn 131的基极。为了对利用一种栅极接地触发装置来触发SCR 102有详细的了解，指引读者参看2001年11月5日申请的共同让渡的美国专利申请案第10/007,833号(代理人案号SAR 14179)。
图1B的示意图为与图1A中所示相同的示意图，但采用了一种不同的触发装置105来触发SCR 102。亦即，例示性触发装置105包含复数个在从焊盘148至第一节点134(亦即，形成第一栅极G1的NPN晶体管Qn 131的基极)的正向导电方向上串行耦接的外部芯片上二极管140。串行耦接的二极管140的数目决定SCR 102的触发电压。在图1B的例示性实施例中，说明性地展示了三个串行耦接的二极管。当焊盘148处的电压超过约2.8伏特(三个串行耦接的二极管140加上NPN晶体管Qn 131的基极-发射极二极管，其中各二极管具有约0.7伏特的正向偏压)时，SCR 102将触发。为了对利用触发二极管来触发SCR 102有详细的了解，指引读者参看2002年3月15日申请的共同让渡的美国专利申请案第10/099,600号(代理人案号SAR 14176)。
此外，本发明所适用的所属领域的技术人员将了解：可利用PMOS触发的SCR ESD保护装置。而且，所属领域的技术人员将认识到可使用一具有漏极-体-栅极(drain-bulk-gate)耦接的NMOS或PMOS晶体管、两个共射共基放大器NMOS或PMOS晶体管、或如上所述之其它外部芯片上触发装置205作为ESD保护装置100的一部分。
图2A描绘本发明的SOI-SCR 200的第一实施例的俯视图。图2B和图2C描绘分别沿图2A的SOI-SCR的线A-A和B-B截取的横截面图，且应结合图2A观看。SOI-SCR 102的此例示性第一实施例耦接至一外部芯片上触发装置，例如图1A和图1B的例示性芯片上触发装置105。
参看图2B，保护装置200部分地包括一P型衬底202、一内埋绝缘层210、一N阱204和一P阱206。该内埋绝缘层210形成于该P衬底202的上方，并且该N阱204和该P阱206形成于该内埋绝缘层210的上方。请注意，该内埋绝缘层210说明性地连同其它绝缘材料制自二氧化硅(SiO2)、蓝宝石(SOS)。
SOI-SCR 100结构通常通过在P衬底202的上方形成内埋绝缘层210(例如，SiO2，在下文中为内埋氧化物(BOX)层)，于该内埋绝缘层210上方形成一未掺杂硅(例如，单晶体，均匀硅)薄层。在一个实施例中，BOX层210是通过在一晶片中注入并退火氧原子而在该晶片上形成二氧化硅层210来形成。BOX层210的厚度(tBox)通常在约100至400纳米(nm)的范围内。
通过将沟渠局部地蚀刻入硅膜层215直至到达BOX层210提供浅沟渠隔离(STI)216。详细而言，在特定区域中蚀刻沟渠、说明性地沉积一种绝缘体材料(例如，二氧化硅(SiO2))并且随后抛光平面。使用硅层215的未经STI绝缘体材料填充的部分来部署(deploy)一形成活性晶体管和装置的有效区域。通常，浅沟渠隔离(STI)216是用来分离将接收高度掺杂的区域。请注意，也可通过对SCR操作有益的此项技术中已知的其它技术分离高度掺杂的区域。
随后对未掺杂的硅区域提供离子植入以使用此项技术中已知的传统掩蔽技术形成P阱206掺杂区域和N阱204掺杂区域。参看图2B，N阱204和P阱206以彼此相邻的方式形成且在邻接边界处界定一结207。此外，在图2B中从左向右看去，一第一STI区域2161形成在N阱区域204和第一掺杂P+区域208的左侧，而一第二STI区域2162则形成在P阱区域206和第一N+区域212的右侧。因而，定位于阳极122与阴极124之间的表面区域209无需具有蚀刻沟渠的区域、高度掺杂的区域或沉积于之间的绝缘材料。因此，在一N阱区域220N和一P阱区域220p上方延伸的包括该表面区域209的整个装置横截面可用于SCR导电。
在形成STI区域和阱区域之后，也执行N+和P+植入与退火步骤以分别形成高度掺杂的N+区域和P+区域。该等植入是经由用于N+和P+的各别的光掩模来执行以允许掺杂剂仅渗透入IC的专用区域。表示为P+和N+的区域是比N阱区域204和P阱区域206具有更高掺杂级的区域。在本发明的例示性SCR 102实施例中，在N阱204中提供至少一个P+区域208以形成阳极122，并且在P阱206中提供至少一个N+区域212以形成SCR 102的阴极124。
此外，参看图2C，也在P阱206中植入至少一个P+区域226以形成SCR102的第一触发栅极G1 134。类似地，在N阱204中植入至少一个N+区域224以形成SCR 102的第二触发栅极G2 136。在完成该等植入后执行热扩散和掺杂剂活化步骤，此为如此项技术中所已知。
参看图2A，P+区域208为矩形(例如，条纹)并且充当SCR 102的阳极122。类似地，N+区域212也为矩形(例如，条纹)并且充当SCR 102的阴极124。在一个实施例中，阳极区域208和阴极区域212的宽度在约十(10)至五十(50)微米的范围内。一对P+区域2261和2262(总称为P+区域226)的每一区域均形成在P阱206中，而一对N+区域2241和2242(总称为N+区域224)的每一区域均形成N阱204中。如上所述，该对P+区域226和该对N+区域224分别形成SCR 102的第一触发栅极G1与第二触发栅极G2(134与136)。在一个实施例中，各触发栅极区域2241/2242和2261/2262的宽度在约一(1)至五(5)微米的范围内。
形成第一栅极G1的P+区域226是以接近于N+区域212的方式(例如，沿N+条纹区域212的轴)沉积。P+区域226也与N+区域212对准。通过以接近于N+区域212的方式沉积P+区域226，降低了从第一栅极G1到NPN晶体管Qn 131的本征基极节点的基极电阻。由形成在P+区域226与N+区域之间的P阱材料206界定一个P阱间隔244，并且该P阱间隔244较佳为尺寸极小。第一栅极G1的P+区域226连同相邻P阱间隔244和N+区域212一起形成一个二极管，当在P+区域226上出现正电压时，该二极管受正向偏压。详细而言，触发装置105通过将多数载流子(空穴)注入P型基极材料中来充当NPN晶体管Qn 131的基极处的电流源，其正向偏压NPN晶体管Qn 131的基极-发射极(P阱间隔/区域244/206和N+212)。此外，对于正常电路运作(亦即，没有ESD事件)而言，P+区域226(第一栅极G1)接近于SCR 102和SCR 102的N+发射极区域212为有利的，此将在下文中进行进一步详细描述。
使用以上关于P+区域226论述的类似的方式形成N+区域2241和2242(第二栅极G2)。亦即，使N+区域224以接近于SCR 102的P+阳极区域208的方式定位并且与P+阳极区域208成一条直线(例如，轴向成行)，使得分别在P+阳极区域208的各端与相邻N+区域2241和2242之间形成N阱间隔2461与2462。请注意，在一个实施例中，通常利用第二栅极G2来将一个PMOS触发装置105耦接至该SCR 102。
参看图2B和图2C，在该等N+区域(例如，N+区域212和214)以及P+区域(例如，P+区域208和226)中每一者的一部分的上方形成一个硅化物层218。详细而言，在IC 200的表面上形成一导电层(例如，使用钴、钛等来形成)。提供一个硅化物阻隔掩模以在IC某些区域的上方阻隔不需要的硅化物层。该等硅化物层是以此项技术中惯用的方法形成，并且其分别为阳极122、阴极124和触发栅极224与226处的各个金属接触221A、221C和221S(总称为金属接触221)充当导电材料。该等金属接触221是用于使半导体区域与受保护的集成电路的个别电路节点相连。通过仅在区域208(例如，用于阳极122)和区域212(例如，用于阴极124)的某些部分中使用硅化物层218，极大地降低了阳极122与表面区域220N(图2B)以及阴极124与表面区域220P(例如，来自热应力和机械应力)之间的短路的风险。
参看图2A和图B，在P+阳极208与N+阴极212之间形成的表面区域209经硅化物阻隔，如由矩形区域240所说明性地展示(以幻影方式水平绘制)。此外，在第二触发栅极G2 224与P+阳极208之间的表面区域也经硅化物阻隔。类似地，第一触发栅极G1 226与N+阴极212之间的表面区域也经硅化物阻隔。如在图2A的例示性实施例中所示，一个第一矩形区域2421(以幻影方式垂直绘制)说明在整个N阱204和P阱206上经硅化物阻隔、位于第二栅极G2 2241与P+阳极区域208以及第一栅极G1 2261与N+阳极区域206之间的一个第一区域。类似地，一个第二矩形区域2422(以幻影方式垂直绘制)说明在整个N阱204和P阱206上经硅化物阻隔、位于第二栅极G2 2242与P+阳极区域208以及第一栅极G1 2262与N+阳极区域206之间的一个第二区域。
图2A-2C中的说明性示意图表示对应于图1A中的示意图的SCR 102的组件。亦即，将图2A-2C说明并且论述为具有一种使源极与栅极连接在一起的NMOS触发装置的SCR 102。然而，所属领域的技术人员将了解，若使用了一种PMOS触发装置，则颠倒图2A-2C中说明性展示的N型区域和P型区域以及电势和端子的位置。参看图2B，NPN晶体管Qn 131是由N+区域212(发射极)、P阱206(基极)与N阱204(集极)形成。PNP晶体管Qp 132是由P+区域208(发射极)、N阱区域204(基极)与P阱区域206(集极)形成。请注意，N阱204充当作为NPN晶体管Qn 131的集极以及PNP晶体管Qp 132的基极的双功能。同样地，P阱206充当作为PNP晶体管Qp 132的集极以及NPN晶体管Qn 131的基极的双功能。
N阱204具有一本征电阻，其被视为阱或视为PNP晶体管Qp 132的基极电阻Rn 142。同样地，P阱206具有一本征电阻，其被视为阱或视为NPN晶体管Qn 131的基极电阻Rp 141。对于N阱或P阱而言，相关联的阱电阻值取决于掺杂级以及N阱204的长度和横截面积与P阱206的长度和横截面积。通常，阱电阻值Rn 142与Rp 141对于一种硅材料具有在500至5000欧姆范围内的电阻值。
请注意，在图1A和图1B中，将阱电阻Rn 142展示为形成于第二栅极136与阳极122之间，并且将阱电阻Rp 141展示为形成于第一栅极134与阴极124之间。然而，所属领域的技术人员将了解，图1A和图1B仅为SCR电路的等效示意图，这是因为第一P+栅极区域226和第二N+栅极区域224各自使用相同类型的掺杂剂而形成。亦即，P+第一栅极226形成在P阱206中，N+第二栅极224则形成在N阱204中。因此，本征基极电阻Rn和Rp也包括与此等高度掺杂的栅极区域226和224相关联的电阻。
请注意，硅膜层215具有一厚度“tSFL”并且该等高度掺杂区域(亦即，N+区域212和P+区域208)中的每一区域具有值为“Xj”的深度，该值是由下伏半导体技术来定义。在一个实施例中，深度Xj是在0.1至0.3微米的范围内。硅膜层215的厚度tSFL以及N+和P+结的深度Xj可随工艺类型而发生变化。因此，可存在其中N+和/或P+结将穿透至BOX层210而不形成冶金PN结的SOI工艺方案。而且，在N+和/或P+区域不到达BOX层210的情况下(如图2B中所示)，从N+和/或P+区域结延伸进入SOI膜(BOX)层210的耗尽层可局部地耗尽此等高度掺杂的掺杂P+区域208和掺杂N+区域212下方的低度掺杂的N阱和/或P阱区域252与254(图2B)。
在任何情况下，现有技术SCR将不再起作用。特别是，那些依靠穿过高度掺杂的P+和N+区域208/212下方的N阱和/或P阱区域252/254进行耦接的SCR类型将不起作用，这是因为低度掺杂的区域或者不存在或者被耗尽。使用本发明通过以下方式避免了现有技术的此缺点：建构横向于P+阳极条纹区域208和N+阴极条纹区域212并且与该等区域成一条直线(例如，轴向成行)的触发抽头(trigger tap)，由此确保耦接入低度掺杂的N阱区域204和P阱区域206(亦即，用于PNP双极晶体管132和NPN双极晶体管131的基极区域)中。请注意，本发明与现有技术SCR装置之间的另一区别在于N阱区域204和P阱区域206可在相同有效区区域中以彼此相邻的方式形成。
另外，从硅化阳极211A到阳极边缘213A的距离具有长度“Aj”。从硅化阴极211c到阴极边缘213c的距离具有长度“Cj”。使长度Aj与Cj维持在一个特定的范围内以降低在形成硅化物218期间机械应力的可能的有害影响，其将可能稍后导致增加的泄漏电流。详细而言，Aj和Cj的物理长度是基于掺杂P+区域208和掺杂N+区域212的高度Xj而成比例的。长度Aj和Cj是在两倍至五倍于该等掺杂区域的深度的范围内，其中Aj与Cj大致相等。亦即，Aj和Cj具有大约在2Xj至5Xj的范围内的值(图2B中并非按比率展示)。较佳地，从硅化阳极211A到阳极边缘213A的距离Aj和从硅化阴极211c到阴极边缘213c的距离Cj等于高度掺杂区域208和212的高度Xj的大约三倍(3Xj)。通过维持阳极122与结207以及阴极124与结207之间的该等距离，极大地降低了硅化物层218的有关于应力的泄漏电流以及短路的可能性。
请注意，图2A-2C中所展示并描述的布局可表示SCR 102的一个基本单元模件，并且可通过成一行的方式放置多个此等单元模件或添加多个行可制得更大阵列的SCR 102。此外，在该阵列中，所有阳极、阴极和第一与第二触发栅极区域(G1与G2)分别耦接在一起(例如，通过外部芯片上配线)。举例而言，多个触发抽头G1或G2之间的接线分别耦接在一起，此对于整个结构的触发为决定性的。
本发明的一个目标在于增加SCR 102接通的速度。减少SCR 102接通时间是通过在SCR 102中缩减晶体管Qn 131和Qp 132的个别基极区域的尺寸来实现。图2A至图2C中的尺寸Wp与Wn表示NPN晶体管Qn 131与PNP晶体管Qp 132的个别基极宽度。参看图2B，基极宽度Wn是从P+阳极区域208的边缘213A到结207而测得。类似地，基极宽度Wp是从N+阴极区域212的边缘213c到结207而测得。缩减SCR 102的每一晶体管Qn 131和Qp132的基极的尺寸(亦即，基极宽度)缩减了少数载流子扩散透过此等区域并到达相应集极区域所需花费的时间。该等晶体管Qp 132和Qn 131较佳具有特征在于半导体工艺规范所允许的尽可能小的基极宽度Wn和Wp。
SCR接通时间(SCRTon)关于各SCR晶体管Qn 131和Qp 132组合的基极宽度成比例。详细而言，用于NPN晶体管Qn 131的接通时间Ton1关于NPN晶体管Qn 131的基极宽度Wp的平方成比例。同样地，用于PNP晶体管Qp 132的接通时间Ton2关于PNP晶体管Qp 132的基极宽度Wn的平方成比例。如此，接通时间SCRTon＝(Ton1)2+(Ton2)2)1/2。
具体而言，晶体管基极的宽度Wn和Wp的缩减通过降低空穴-电子复合效应增加SCR 102中的晶体管Qp 132和Qn 131的总增益。经增加的晶体管电流增益p有助于确保提供足够的电流来正向偏压各晶体管Qn 131和Qp132的基极，并且因而快速并可靠地启动SCR 102。
在ESD事件期间，由一个外部触发装置105(例如，NOMS装置)提供触发电流，并且将该触发电流说明性地注入SCR 102的第一栅极G1(P+区域226)中。亦即，将触发电流作为基极电流注入到NPN晶体管Qn 131的基极中。具体而言，从NMOS触发装置105的源极提供外部触发电流，该触发装置105进行击穿状态且并且随后进入快反向(snapback)状态。该NMOS触发装置105确保ESD保护组件的低的触发电压，因为触发电压是由NMOS晶体管106的漏极-源极击穿电压(例如，3.5伏特)来判定而不是由SOI-SCR 102的本征高击穿电压(在10至20V的范围内)判定。如上所述，本发明性触发装置105和SCR 102分别描述为具有图1A的NMOS触发装置。然而，所属领域技术人员将认识到，可利用用于ESD保护的PMOS触发的SCR结构。
因此，本发明的SOI-SCR 102具有低的触发电压和保持电压，因为SCR102的保持电压与Qn 131和Qp 132的增益p成反比。由于热功率耗散直接由电流乘电压的乘积(P＝IV)转化，因此SOI-SCR 102的低保持电压有利地在ESD事件期间使功率耗散最小化。此外，低触发电压和高电流下的低电压确保焊盘148与接地126之间的电压降不会超过待保护的电路组件或电路装置的临界电压(击穿)。
图3A和图3B描绘本发明的SOI-SCR 300的第二实施例的横截面图。SOI-SCR 300的第二实施例不需要如上关于图2A至图2C描述的第一实施例论述的外部或集成触发装置105。相反，此第二实施例利用在此称为“耗尽和穿透”(depletion and punch-through)触发技术的触发机制。
图3A和图3B中所展示的第二实施例的横截面布局类似于第一实施例的展示于图2B中的横截面布局。详细而言，在P衬底202上方形成一个内埋氧化物(BOX)层210。在该BOX层210上方形成一个N阱204和相邻P阱206使得在其间形成一结207。在个别N阱204和P阱206的相对端上形成STI区域2161和2162。在N阱204中形成一个高度掺杂的P+区域208，并且在P阱206中形成一个高度掺杂的N+区域212，如上关于图2B所描述。此外，高度掺杂的P+区域208和高度掺杂的N+区域212各具有一个硅化物层218以为布置于P+区域208和N+区域212上方的接触221提供结合表面(bonding surface)。P+阳极区域208和N+阴极区域212之间的表面区域209是经硅化物阻隔以防止短路，如上关于图2A-2C所论述。
P+区域208形成SCR的阳极，而N+区域212则形成SOI-SCR 300的阴极。N阱204、P阱206以及个别高度掺杂的区域208与212共同形成SOI-SCR 300的活动区域302。P+阳极区域208适用于耦接至焊盘148，而N+阴极区域212则适用于耦接至地线126。
图3A和图3B表示当ESD事件在焊盘148处发生时SOI-SCR 300的各个阶段。请注意，半导体PN结的一固有电势和/或在整个该PN结上外部施加的场导致在该结的两侧上的层中的自由载流子的耗尽。举例而言，发生在焊盘148处的电压造成形成于该P+区域208与该N阱204之间的一个PN结变得受正向偏压，说明性地为当电压超过0.7伏特时。如图3A中所示，在其中P+阳极208与N阱204是在相同电势的情况下，在P+区域208与N阱204之间的结处形成由二极管DF1(以幻影方式绘制)说明性地描绘的一耗尽层304。类似地，在其中P阱206与N+阴极区域212是在相同电势的情况下，在P阱206与N+区域212之间形成一个耗尽层306，如由二极管DF2(以幻影方式绘制)说明性地展示。耗尽层304和306的尺寸取决于结处的偏压方向。
此外，N阱204与P阱206之间的PN结207也由二极管DR(以幻影方式绘制)表示，其具有一个也作为结偏压的一个功能而增长的耗尽层308。对于二极管DF1、DF2和DR中的任一者而言，在其中PN结受正向偏压的情况下(例如，二极管DF1和DF2)，耗尽层的宽度是由固有电势判定，并且作为外部正向偏压的一个功能而相对狭窄且变化较小。在其中发生反向偏压的情况下，例如P阱和N阱的二极管DR区域的反向偏压，耗尽层的宽度作为所施加的反向偏压的一个功能而增长。
详细而言，SOI-SCR 300的密集尺寸Wn与Wp(例如，约0.3微米)以及N阱204和P阱206的非常低度掺杂浓度(例如，约2×10-17cm3)随着在整个阳极和阴极上的电压势能的增加逐渐导致一个完全耗尽区。如在图3A中所示，受反向偏压的N阱对P阱(N-well to P-well)结耗尽层308朝向分别围绕阳极的P+区域208以及阴极的P+区域212形成的耗尽层304与306延伸。
参看图3B，一旦阳极122处的电压足够高以致耗尽层308“透过”(reaches through)正向偏压耗尽层304和306，则一个“穿透”条件发生。亦即，高度掺杂的P+区域208与N+区域212之间的低度掺杂的N阱204和P阱206完全耗尽自由载流子并且在初始N阱和P阱掺杂浓度“被清除”时，变得本征导电。因此，SOI-SCR 300的有效区302说明性地在焊盘148与接地126之间充当在一强正向导电运作模式(strong forward conductionmode of operation)下的本征PIN二极管。
请注意，相对于用于具有相同N阱掺杂浓度与P阱掺杂浓度的外部触发的SCR的约15伏特而言，本实施例的SOI-SCR可在低至1.5至3伏特的电压下触发。也请注意，本发明的“穿透”SOI-SCR 300的运作是以不同于一惯用SCR装置的方式运作。具体而言，不具有内埋绝缘层210的惯用SCR在触发前在双极晶体管模式下运作。详细而言，PNP和NPN双极晶体管表示SCR以此项技术中已知的方式导电并且为彼此提供反馈(亦即，电流增益)。一旦惯用SCR触发，则PNP和NPN双极晶体管运作模式停止，且如上所述，SCR在PIN二极管运作模式中将电流导电至接地。亦即，P+阳极和N阱、N+阴极和P阱的正向偏压，以及SCR的N阱和P阱区域的反向偏压耗尽自由载流子，使得在P+阳极区域与N+阴极区域之间形成一个PIN二极管。
对比而言，本发明的SOI-SCR 300在触发前立即进入耗尽和“穿透”运作模式，并且在SCR触发后充当PIN二极管，如上所述。因此，本发明的“穿透”SOI-SCR 300比惯用SCR更快地触发，这是因为“穿透”SOI-SCR在触发前不需要在双极晶体管模式下运作。
图4A描绘本发明的SOI-SCR 400的第三实施例的俯视图，而图4B描绘沿图4A的SOI-SCR 400的线C--C截取的并且应结合图4A观看的横截面图。除了下文所论述的各种特征以外，第三实施例类似于图2A-2C的第一实施例，并且其表示用于“主体轻微连结(Body-Slightly-Tied)(BST)”处理的SOI-SCR的方案。详细而言，BST处理为NMOS和PMOS晶体管提供显著的益处，例如：减少的泄漏电流、较小的结电容和比体效应技术提供更佳的后-栅极偏压效应，同时也保持SOI的所有优点。
SOI-SCR 400包含：一个P衬底202；一个布置在该P衬底202上方的内埋氧化物(BOX)层210；和形成于该内埋氧化物层210上方的一个N阱204和P阱206。请注意，内埋氧化物层210具有在约100至400纳米范围内的厚度。
提供深沟渠隔离(DTI)和浅沟渠隔离(STI)来界定SCR 400的有效区402。详细而言，DTI区域4181和4182向下延伸到内埋氧化物层210。STI区域2161与2162分别形成于DTI区域4181与4182的上方，由此界定SCR 400的有效区域402的外边界。STI区域4161与4162分别形成于N阱204与P阱206中，使得在STI区域4161与4162的下方分别形成N沟道444与P沟道446。具体而言，STI沟渠区域4161和4162并不完全透过内埋氧化物层210。因此，一个薄的硅区域仍在STI区域4161与4162的下方，称为“部分沟渠隔离”。在一个实施例中，该等薄的区域(亦即，N沟道444和P沟道446)具有稍大于个别N阱和P阱掺杂浓度但是低于N+和P+区域的掺杂浓度的局部掺杂浓度。在一个实施例中，N沟道444和P沟道446具有在约1×1017至5×1018cm3的范围内的掺杂浓度。
在N阱204中，在STI区域2161与4161之间形成一个形成一第二栅极G2的经掺杂的N+区域424。而且，在P阱206中，在STI区域4162与2162之间形成一个形成SCR 400的一第一栅极G1的P+区域426。在N阱204与P阱206中分别以相邻于STI区域4161与4162的方式形成P+阳极区域208与N+阴极区域212。PNP晶体管Qp的基极宽度Wn是从P+区域208的边缘到结207而测得，而NPN晶体管Qn的基极宽度Wp是从N+区域212的边缘到N阱204与P阱206之间的结207而测得。
该等N+和P+区域中的每一者均具有一个如上文关于图2A-C和3论述的硅化物金属化层218。此外，在该硅化物层218的上方形成复数个金属接触221(也如上文关于第一和第二实施例所论述)。
图4A的此第三实施例的布局不同于图2A的第一实施例的布局。在一个实施例中，大体上以平行于个别P+阳极区域208和N+阴极区域212的方式形成N+触发抽头区域424和P+触发抽头区域426，其分别形成第二与第一栅极(G1与G2)。亦即，在一个实施例中，N+触发抽头区域424是作为大体上平行于带矩形条纹的P+阳极区域208的矩形条纹而形成。类似地，P+触发抽头区域426是作为大体上平行于带矩形条纹的N+阴极区域212的矩形条纹而形成。在一个实施例中，P+阳极区域208与N+触发抽头424以及N+阴极区域212与P+触发抽头426在个别N阱204与P阱206中以具有大约相同长度的方式形成。
参看图4B，图4A中所示的布局由于形成了N沟道444和P沟道446而成为可能。具体而言，N+第二栅极G2区域424直接经由N沟道444耦接至N阱204，而P+第一栅极G1区域426则直接经由P沟道446耦接至P阱206。参看第一实施例的图2A-2C，不存在任何此N沟道444或P沟道446。因此，在第一实施例中，必须在P+阳极区域208与N+阴极区域212的末端上形成触发抽头(栅极G1和G2)。因此，此第三实施例有利地提供了专用于该等触发抽头区域的较大面积，由此提供了沿SCR 400的整个长度的连接，而不干扰阳极/阴极区域208/212或缩减其有效长度。请注意，当使用大的触发组件(GGNMOS或二极管链触发装置)以便增强ESD保护的触发机制时，需要大的触发抽头(G1 426与G2 424)，这是因为触发抽头(G1或G2其中之一)必须足够强壮来承受来自触发装置的电流。
在图4A和图4B的此第四实施例中，如上文关于图2A-2C所论述，SOI-SCR 400是由一个外部芯片上触发装置来触发。在一个实施例中，可利用一GGNMOS或诸如图1A和图1B中所示的复数个串行耦接的二极管。然而，该等触发装置不应被认为是限制性的。例如，可使用PMOS触发装置或其它外部芯片上触发装置来触发该SOI-SCR 400。
图5A描绘本发明的SOI-SCR 500的第四实施例的俯视图。图5B描绘沿图5A的SOI-SCR 500的线D-D截取的并且应结合图4A观看的横截面图。SOI-SCR 500的第四实施例包含一个与SCR 500整体形成的触发装置505(亦即，NMOS触发装置)。
参看图5B，如上文关于先前实施例所论述，内埋氧化物层210形成于P衬底202的上方。N阱204和P阱206形成于该内埋氧化物(BOX)层210的上方并且与该P衬底202电绝缘。在此第四实施例中，该BOX层210具有约100至400纳米的厚度tBox。N阱204与P阱206以彼此相邻的方式形成并且于其中间界定一个结207。STI区域2161与2162围绕N阱204和P阱206形成一边界并且从SCR 500的一个表面延伸到该BOX层210。
一个P+阳极区域508形成于N阱204中，并且该P+阳极区域508形成该SOI-SCR 500的阳极122。一第一N+(阴极)5121区域和一第二N+(漏极)区域5122形成于P阱206中，使得其间形成一沟道550。请注意，沟道550起NMOS装置的NMOS沟道的作用。另外请注意，P+区域508与N+区域5121和5122两者无需如上所述一直向下延伸到内埋氧化物层210。
P+区域508的边缘513A与结207之间的距离Wn以及第一N+区域5121的边缘513S与结207之间的距离Wp，如上所述界定了PNP晶体管的基极宽度和NPN晶体管的基极宽度。使用依限最佳设计规则(minimal design rules)尽可能紧凑地形成基极宽度Wn和Wp。
第一N+区域5121形成SCR 500的阴极124。此外，第一N+区域5121和第二N+区域5122也分别形成整体形成的NMOS触发装置505的源极和漏极。具体而言，在第一N+区域5121和第二N+区域5122以及形成于其间的沟道(NMOS沟道)550的上方形成一个栅极530。请注意，如此项技术中所已知，该栅极530形成于一个薄的二氧化硅层532的上方。
该等高度掺杂的P+区域508和N+区域5121和5122中的每一区域均包含一个硅化物层218和布置在该硅化物层218上方的个别接触221A、221C和521D(如上文关于图2所论述)。P+区域(阳极122)508的接触221A耦接至IC的焊盘148。第一N+区域(阴极124)5121的接触221C耦接至地线126。此外，起NMOS触发装置505的漏极作用的第二N+区域5122也经由接触521D耦接至IC的焊盘148。NMOS触发装置505的栅极530也耦接至地线126。
参看图5A，在P阱206中形成界定一个第一栅极G1的至少一个P+区域526，该P+区域526接近于第一N+阴极区域5121和第二N+漏极区域5122并且与第一N+阴极区域5121和第二N+漏极区域5122排成一行(例如，轴向成行)。亦即，第一栅极P+区域516的宽度大体上与集成NMOS触发装置505的宽度相同。在此第四实施例中，说明性地形成两个接近第一N+区域5121和第二N+区域5122的各个末端并排成一行(例如，轴向成行)的P+第一栅极区域5261和5262。
此外，在N阱204中形成界定一个第二栅极G2的至少一个N+区域524，该N+区域524接近于P+区域508并且与P+区域508排成一行(例如，轴向成行)。此外，N+第二栅极G2区域524的宽度大体上与P+阳极区域508的宽度相同。在此第四实施例中，形成两个接近第一P+阳极区域508的各个末端并排成一行(例如，轴向成行)的N+第二栅极区域5241和5242，然而，不应将该配置认为是限制性的。
请注意，阻隔硅化物(silicide blocking)是在N阱204与P阱206之间沿结207提供。亦即，如由矩形部分560(以幻影方式绘制)所示，在P+阳极区域508与第一阴极(源极)区域5121之间以及第一P+栅极区域526与N+栅极区域524之间的整个区域的表面上提供阻隔硅化物。此外，如由矩形部分5621和5622(以幻影方式绘制)所示，也在P+第一栅极区域5261和5262与第一N+(阴极)区域5121和第二N+(漏极)区域5122之间，以及N+第二栅极区域5241和5242与P+阳极区域508的末端部分之间提供阻隔硅化物。如上所述，提供阻隔硅化物以防止该等高度掺杂区域间的短路。
在图5A和图5B的实施例中，NMOS触发装置505是一个栅极接地的NMOS触发装置。具体而言，第一N+源极区域5121与栅极区域530在地线126处耦接在一起。此外，在源极5121与栅极530之间将一个外部芯片上连结主体电阻器RBT 566耦接至第一栅极G1区域5261和5262。在一个实施例中，连结主体电阻器RBT 566制自多晶硅并且具有在200至10,000欧姆范围内的电阻值。提供连结主体电阻器RBT 566以增强集成NMOS(P阱206为其形成体(bulk)，并且G1区域526充当体连接)的触发。具体而言，更高的体电阻增加触发速度并且降低NMOS触发装置505的触发电压。
在IC的正常电路运作期间，SOI-SCR 500被关闭，并且SOI-SCR 500不干涉IC电路的功能性运作(亦即，将电流分路至接地)。在焊盘148处发生ESD事件期间，反向偏压形成GGNMOS触发装置505的漏极的第二N+区域5122和P阱206。亦即，P阱206与N+区域5122形成一受反向偏压的二极管，由图5B中的二极管DR(以幻影方式绘制)表示。施加到GGNMOS505的漏极的ESD电压造成雪崩条件，由此将载流子注入到NPN晶体管Qn的基极(P阱206)中。一旦NPN晶体管Qn的基极-发射极接通，则NPN晶体管Qn的集极(N阱204)提供载流子至PNP晶体管Qp的基极(也为N阱204)，并且正向偏压该PNP晶体管Qp的基极/发射极二极管，此提供电流反馈给NPN晶体管Qn，如此项技术中所已知。
因此，SOI-SCR 500的第四实施例提供比不具有内埋绝缘体层210的体效应SCR更快的ESD保护，这是因为集成NMOS的更快的和更低的电压触发。此外，集成NMOS可激励大量的电流，此增加ESD保护的总的电流性能。
虽然在本文中已展示了并详细描述了并入本发明的教示的多种实施例，但是所属领域的技术人员将不难设计出许多变型实施例，该等变型实施例仍并入此等教示。
Claims (11)
1.一种在一具有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路(100)，所述ESD保护电路包含：
一用于使ESD电流分路离开所述受保护电路的SCR(102)，所述SCR包含：
一衬底(202)；
一N阱(204)和一相邻P阱(206)，其形成于所述衬底的上方并且于其中间界定一PN结(207)；
一绝缘体层(210)，其形成于所述衬底的上方并且使所述N阱和P阱与所述衬底电绝缘；
一N+阴极区域(208)，其形成在所述P阱中并且用于耦接至地线(126)；
一P+阳极区域(212)，其形成在所述N阱中并且用于耦接至所述受保护电路的一焊盘(148)；
至少一个P+触发抽头区域(226)，其布置在所述P阱中并且间隔成接近于所述N+阴极区域，所述至少一个P+触发抽头适用于触发所述
SCR；和
至少一个N+触发抽头区域(224)，其布置在所述N阱中并且间隔成接近于所述P+阳极区域，所述至少一个N+触发抽头适用于触发所述SCR。
2.如权利要求1所述的ESD保护电路，其中所述至少一个P+触发抽头区域包含两个P+触发抽头区域，其中每一P+触发抽头区域轴向成行布置并且处于所述P阱中的所述N+阴极区域的相对端；并且其中所述至少一个N+触发抽头区域包含两个N+触发抽头区域，其中每一N+触发抽头区域轴向成行布置并且处于所述N阱中的所述P+阳极区域的相对端。
3.如权利要求1所述的ESD保护电路，其中所述SCR在以下一情况下自触发：其中所述至少一个P+触发抽头和N+触发抽头分别耦接至所述N+阴极和P+阳极，并且其中一施加在所述N+触发抽头区域和所述P+触发抽头两端的电压具有一超过一临界值的电势以便创建一整个形成在所述形成在所述P阱中的N+阴极区域与所述形成在所述N阱中的P+阳极区域之间的耗尽区域。
4.如权利要求3所述的ESD保护电路，其中所述耗尽区域包含：一第一耗尽层，其在一其中所述P+阳极与所述N阱均处于一相同电势情况下形成在一接近于所述P+阳极区域与所述N阱之间的P+N结处，；
一第二耗尽层，其在一其中所述P阱与N+阴极区域均处于一相同电势的情况下形成在一近似所述N+阴极区域与所述P阱之间的PN+结处；和
一第三耗尽层，其在一其中所述PN结受到反向偏压的情况下形成在所述P阱与N阱之间；并且
其中，在一其中所述第三耗尽层到达所述第一和第二耗尽层的情况下，所述P+阳极与N+阴极区域之间的所述N阱和P阱的载流子完全耗尽并且变得本征导电以形成所述耗尽区域。
5.如权利要求1所述的ESD保护电路，其进一步包含：
一具有耦接至所述SCR的至少一个第一和第二端子的触发装置(105)，其中所述第一端子用于耦接至所述焊盘并且所述第二端子耦接至所述至少一个P+触发抽头区域。
6.如权利要求1所述的ESD保护电路，其进一步包含：
一具有耦接至所述SCR的至少一个第一和第二端子的触发装置(105)，其中所述第一端子用于耦接至地线并且所述第二端子耦接至所述至少一个N+触发抽头区域。
7.如权利要求1所述的ESD保护电路，其进一步包含至少一个在所述焊盘与所述P+阳极区域之间于一正向导电方向上串行耦接的PN结二极管(128)。
8.一种在一具有受保护电路的半导体集成电路(IC)中的静电放电(ESD)保护电路(100)，所述ESD保护电路包含：
一用于使ESD电流分路离开所述受保护电路的SCR(500)，所述SCR包含：
一衬底(202)；
一N阱(204)和一相邻P阱(206)，其形成于所述衬底的上方并且于其中间界定一PN结(207)；
一绝缘体层(210)，其形成于所述衬底的上方并且使所述N阱和P阱与所述衬底电绝缘；
一N+阴极区域(5121)，其形成在所述P阱中并且耦接至地线(126)；
一P+阳极区域(508)，其形成在所述N阱中并且耦接至所述受保护电路的一焊盘(148)；
一集成触发装置(505)，其包含：
一N+漏极区域(5122)，其形成在所述P阱中并且耦接至所述焊盘，并且与所述N+阴极区域之间界定一NMOS沟道(550)；
一栅极区域(530)，其耦接至所述N+阴极区域，并且布置在所述NMOS沟道的上方；
至少一个P+触发抽头区域(526)，其布置在所述P阱中并且间隔成接近于所述N+阴极区域和所述N+漏极区域，所述至少一个P+触发抽头适用于触发所述SCR；和
至少一个N+触发抽头区域(524)，其布置在所述N阱中并且间隔成接近于所述P+阳极区域，所述至少一个N+触发抽头适用于触发所述SCR。
9.如权利要求8所述的ESD保护电路，其中所述至少一个P+触发抽头区域包含两个P+触发抽头区域，其中每一P+触发抽头区域轴向成行布置并且处于所述P阱中的所述N+阴极区域和所述N+漏极区域的相对端；并且其中所述至少一个N+触发抽头区域包含两个N+触发抽头区域，其中每一N+触发抽头区域轴向成行布置并且处于所述N阱中的所述P+阳极区域的相对端。
10.如权利要求8所述的ESD保护电路，其中所述绝缘体层是选自由SiO2和蓝宝石组成的材料的群组。
11.如权利要求8所述的ESD保护电路，其进一步包含至少一个在所述焊盘与所述P+阳极区域之间于一正向导电方向上串行耦接的PN结二极管(128)。
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