JP2004282031A - 半導体装置 - Google Patents
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Abstract
【解決手段】 本発明の半導体装置51は、信号入力端子21に電気的に接続され、かつダイオード22とトランジスタ23とを有するサージ保護回路を備えた半導体装置51であって、主表面を有する半導体基板41と、その主表面に形成されたフィールド酸化膜7と、その主表面上に形成され、かつ信号入力端子21に電気的に接続された導電層12a、12bとを備えている。ダイオード22のカソード領域は、n+拡散層8cと、n-エピタキシャル層4と、n型拡散層5と、n+拡散層8bとで構成されている。n+拡散層8cは、配線12bと電気的に接続して半導体基板41の主表面に形成されている。n+拡散層8bは、p拡散層6bとツェナー降伏が生じるpn接合を構成し、ツェナー降伏が生じるpn接合は、フィールド酸化膜7から離れている。
【選択図】 図3
Description
図1は本発明の実施の形態1におけるサージ保護回路を示す回路図である。
図5は、本発明の実施の形態2におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図6は図5のVI−VI線に沿った断面図である。
図7は、本発明の実施の形態3におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
図8は、本発明の実施の形態4におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図9は図8のIX−IX線に沿った断面図である。
図10は、本発明の実施の形態5におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図11は図10のXI−XI線に沿った断面図である。
図12は、本発明の実施の形態6におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図13は図12のXIII−XIII線に沿った断面図である。
図18は、本発明の実施の形態7におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
図19は、本発明の実施の形態8におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
図21は、本発明の実施の形態9におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
図22は、本発明の実施の形態10におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図23は図22のXXIII−XXIII線に沿った断面図である。
図27は、本発明の実施の形態11におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
Claims (9)
- 信号入力端子に電気的に接続され、かつダイオードとトランジスタとを有するサージ保護回路を備えた半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成されたフィールド酸化膜と、
前記半導体基板の主表面上に形成され、かつ前記信号入力端子に電気的に接続された第1の導電層とを備え、
前記ダイオードのカソードは、第1のカソード領域と第2のカソード領域とを有し、前記第1のカソード領域は、前記第1の導電層と電気的に接続して前記半導体基板の主表面に形成されていて、前記第2のカソード領域は、前記ダイオードのアノード領域とツェナー降伏が生じるpn接合を構成し、
前記ツェナー降伏が生じるpn接合は、前記フィールド酸化膜から離れていることを特徴とする、半導体装置。 - 前記カソードと前記トランジスタのコレクタとが前記信号入力端子に電気的に接続されており、前記アノードと前記トランジスタのベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されていることを特徴とする、請求項1に記載の半導体装置。
- 前記アノード領域の側面または上面を覆うように、前記第2のカソード領域が形成されていることを特徴とする、請求項1または2に記載の半導体装置。
- 前記第2のカソード領域の側面または上面を覆うように、前記アノード領域が形成されていることを特徴とする、請求項1または2に記載の半導体装置。
- ツェナー降伏が生じるpn接合を構成する前記アノード領域と前記第2のカソード領域とは、ともに前記半導体基板内に形成されたエピタキシャル層の内部に形成されていることを特徴とする、請求項1〜4のいずれかに記載の半導体装置。
- 前記トランジスタのコレクタは、前記半導体基板内に形成されたエピタキシャル層と、前記エピタキシャル層内に形成された第1の埋め込み層とを有し、
前記トランジスタのベースは、前記エピタキシャル層内に形成された第2の埋め込み層を有し、
前記第1の埋め込み層は前記エピタキシャル層よりも不純物濃度が高く、かつ第2の埋め込み層と隣接していることを特徴とする、請求項1〜5のいずれかに記載の半導体装置。 - 前記第2の埋め込み層は、前記第1の埋め込み層と隣接する部分に相対的に不純物濃度の低い低濃度領域を有することを特徴とする、請求項6に記載の半導体装置。
- 前記半導体基板の主表面上に形成された第2の導電層をさらに備え、
前記トランジスタのベースおよびエミッタは、ともに前記第2の導電層と電気的に接続されていることを特徴とする、請求項6または7に記載の半導体装置。 - 前記トランジスタのコレクタは、前記半導体基板内に形成されたエピタキシャル層と、前記エピタキシャル層内に形成された拡散層とを有し、前記拡散層は前記エピタキシャル層よりも不純物濃度が高いことを特徴とする、請求項1〜8のいずれかに記載の半導体装置。
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JPS5017974A (ja) * | 1973-06-18 | 1975-02-25 | ||
JPH05308124A (ja) * | 1991-09-12 | 1993-11-19 | Sgs Thomson Microelettronica Spa | 静電的放電に対する保護構造 |
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