JP2005072560A - 半導体装置およびその設計方法 - Google Patents

半導体装置およびその設計方法 Download PDF

Info

Publication number
JP2005072560A
JP2005072560A JP2004168730A JP2004168730A JP2005072560A JP 2005072560 A JP2005072560 A JP 2005072560A JP 2004168730 A JP2004168730 A JP 2004168730A JP 2004168730 A JP2004168730 A JP 2004168730A JP 2005072560 A JP2005072560 A JP 2005072560A
Authority
JP
Japan
Prior art keywords
semiconductor device
region
terminal
impurity
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004168730A
Other languages
English (en)
Other versions
JP4645069B2 (ja
Inventor
Kazunori Kawamoto
和則 川本
Shigeki Takahashi
茂樹 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004168730A priority Critical patent/JP4645069B2/ja
Priority to US10/891,176 priority patent/US7190027B2/en
Publication of JP2005072560A publication Critical patent/JP2005072560A/ja
Application granted granted Critical
Publication of JP4645069B2 publication Critical patent/JP4645069B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8086—Thin film JFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ＥＳＤサージ耐量の高い半導体装置およびその設計方法を提供する。
【解決手段】ｎ導電型不純物を低濃度に含有する低濃度領域１と、ｎ導電型不純物を中濃度に含有する中間濃度領域６と、ｎ導電型不純物を高濃度に含有する第１端子不純物領域５と、低濃度領域１の不純物と導電型もしくは濃度が異なる第２端子不純物領域８とが形成され、第１端子１４と第２端子１３間の電流−電圧特性において、低濃度領域１と中間濃度領域６の界面からなる第１接合Ｊ１に起因する屈曲点の電圧をＶｂ１、電流密度をＩｂ１とし、中間濃度領域６と第１端子不純物領域５の界面からなる第２接合Ｊ２に起因する屈曲点の電圧をＶｂ２、電流密度をＩｂ２とし、ＥＳＤ印加時に端子間に流れる最大電流密度をIＭＡＸとしたとき、Ｖｂ１≦Ｖｂ２、Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２に設定されてなる半導体装置とする。
【選択図】 図１

Description

本発明は、第１端子と第２端子が設けられた半導体装置であって、前記端子にＥＳＤ(Electrostatic Discharge)が印加される可能性のある半導体装置およびその設計方法に関する。
車両制御用ＥＣＵ(Electronic Control Unit)や各種民生機器の制御に用いられる半導体装置の出力素子（パワーＩＣ）として、ＬＤＭＯＳ(Lateral Double-diffused MOS)トランジスタが広く用いられる。この出力素子であるＬＤＭＯＳはＥＳＤに曝され、例えば自動車に用いられるＬＤＭＯＳでは、１５０［Ω］，１５０［ｐＦ］の放電モデルで １５［ｋＶ］の大きなＥＳＤサージ耐量が要求されている。このＥＳＤ印加では、ＬＤＭＯＳの出力端子に時間と共に変化する過渡電流が流れるがピーク時には最大２００［Ａ］程度の大きなサージ電流が流れる。このようなサージ電流が印加されると、ＬＤＭＯＳの素子面積が小さいと電圧電流特性に負性抵抗（スナップバック）が発生し電流がＬＤＭＯＳの局所に集中し、その局部が熱的に溶融破壊することが知られている。
従来の面積を小さくした一般的なＬＤＭＯＳでは上記破壊を防ぐことは困難であり、従来から、ＬＤＭＯＳに保護素子を外部回路として付加することで、上記要求耐量を確保するようにしている。しかしながら、保護素子を外部回路として付加すると、半導体装置全体としての価格が上昇し、装置サイズも大きくなるといった問題が残ってしまう。
保護素子を付加しなくても経済的に上記要求耐量を満たすことのできるＬＤＭＯＳの素子面積は１ｍｍ２以下であり前記ＥＳＤ最大電流２００［Ａ］と合わせて単位面積当りのサージ最大電流密度ＩＭＡＸは２００[Ａ／ｍｍ２]以上となる。特開２００１−３５２０７０号公報（特許文献１）にこの要求を満たすＬＤＭＯＳの事例が開示されている。図１３に、特許文献１に開示されたＬＤＭＯＳの１セルの断面構造図を示す。実際のＬＤＭＯＳでは、図１３の構造と図１３の左右反転構造が、繰り返し配置された構造となる。
図１３に示すＬＤＭＯＳ９０は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ基板に形成されている。このＬＤＭＯＳ９０においては、ｎ＋型ドレイン領域５を囲むように、ｎ型層１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６が配置されている。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９が、ｎ＋型ソース領域８の下部まで入り込むように形成されている。尚、図１３において、符号７はチャネルとなっているｐ型ベース領域、符号４はＬＯＣＯＳ、符号１０はゲート絶縁膜、符号１１はゲート電極、符号１２は層間絶縁膜、符号１３はソース電極、符号１４はドレイン電極である。
図１３のＬＤＭＯＳ９０では、ｎ型領域６の不純物をｎ＋型ドレイン領域５に近づくほど高濃度とすることで、電流電圧特性線の屈曲点の発生電流が大きくなり、かつｐ＋型コンタクト領域９が図のように配置されることで、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型層１によって形成される寄生トランジスタがオンし難くなる。これによって、図１３のＬＤＭＯＳ９０のＥＳＤ耐量が向上される。
特開２００１−３５２０７０号公報
特許文献１には、図１３に示すＬＤＭＯＳ９０において、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６の不純物濃度が、５×１０１６〜２×１０１７［／ｃｍ３］程度で良好なＥＳＤサージ耐量が得られることが開示されている。しかしながらその後の検討で、上記濃度範囲内のｎ型領域６を有するＬＤＭＯＳ９０であっても、ｎ型領域６のサイズによってはＥＳＤサージ耐量が低下してしまい、上記要求を満たすことができない場合があることが判明した。
そこで本発明は、上記ＬＤＭＯＳについて、ＥＳＤサージ耐量に寄与している本質的な因子を解明し、これを一般化してＥＳＤが印加される可能性のある一般的な半導体装置に適用することで、ＥＳＤサージ耐量の高い半導体装置およびその設計方法を提供することを目的としている。
請求項１に記載の発明は、第１端子と第２端子が設けられた半導体装置であって、当該半導体装置には、半導体基板の表層部において、第１導電型不純物を低濃度に含有する低濃度領域と、当該低濃度領域内に形成され、第１導電型不純物を中濃度に含有する中間濃度領域と、当該中間濃度領域内に形成され、第１導電型不純物を高濃度に含有する第１端子不純物領域と、前記低濃度領域内に形成され、当該低濃度領域の不純物と導電型もしくは濃度が異なる第２端子不純物領域とが形成され、前記第１端子が、前記第１端子不純物領域に接続され、前記第２端子が、前記第２端子不純物領域に接続されてなり、前記第１端子と第２端子間の電流−電圧特性において、前記低濃度領域と中間濃度領域の界面からなる第１接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ１［Ｖ］、電流密度をＩｂ１［Ａ／ｍｍ２］とし、前記中間濃度領域と第１端子不純物領域の界面からなる第２接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ２［Ｖ］、電流密度をＩｂ２［Ａ／ｍｍ２］とし、ＥＳＤが印加された時に前記第１端子と第２端子間に流れる最大電流密度をIＭＡＸ［Ａ／ｍｍ２］としたとき、
（数１） Ｖｂ１≦Ｖｂ２
（数２） Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２
に設定されてなることを特徴としている。
上記の半導体装置においては、例えば第１導電型不純物がｎ導電型不純物である場合、
第１端子の周りではｎ型不純物の低濃度領域（ｎ−）内に中間濃度領域（ｎ）が形成され、さらに中間濃度領域（ｎ）内に高濃度の第１端子不純物領域（ｎ＋）が形成されている。従って、上記の中間濃度領域が形成された半導体装置では、ｎ型不純物の濃度が異なる２つのｎ／ｎ接合が存在する。一つは、低濃度領域（ｎ−）と中間濃度領域（ｎ）の界面からなる第１接合（ｎ−／ｎ）で、もう一つは、中間濃度領域（ｎ）と第１端子不純物領域（ｎ＋）の界面からなる第２接合（ｎ／ｎ＋）である。
本発明における基礎検討結果によれば、ドレインにおけるｎ型不純物の濃度が異なる２つの領域（ｎ１，ｎ２）の界面からなる接合（ｎ１／ｎ２）では、ある電流・電圧で接合（ｎ１／ｎ２）がブレークダウンし、発生した正孔はソースからの過剰な電子の注入を招く。この過剰電子の注入はドレイン電圧の低下を伴うと同時に接合のブレークダウンを増大するように働くので、接合のブレークダウンと過剰電子の注入の間には正帰還が働き、電流が増加する一方で電圧は低下し、負性抵抗領域（スナップバック）が発生する。このブレークダウンが発生する点は、電流−電圧特性において、特性線が正特性領域から負性抵抗領域に変わり、特性線の勾配が急激に変化する屈曲点となって現れる。
従って、本発明の第１接合と第２接合の２つの接合を持つ上記半導体装置については、電流−電圧特性において第１接合と第２接合に起因する２つのブレークダウン点（屈曲点）が発生する。第１接合に起因する屈曲点の電圧をＶｂ１、電流密度をＩｂ１とし、第２接合に起因する屈曲点の電圧をＶｂ２、電流密度をＩｂ２とすると、この２つのブレークダウン点における電流・電圧はスナップバック特性を決定する。
本発明の半導体装置においては、第１接合に起因する屈曲点の電圧Ｖｂ１と第２接合に起因する屈曲点の電圧Ｖｂ２の関係が、数式１の関係に設定される。これによって、第１接合でのスナップバックが第２接合の存在により抑制されて、第１接合での負性抵抗領域が抑制又は解消される。このため、ＥＳＤが印加された場合に負性抵抗による電流集中が防止され素子破壊確率が低減される。従って、上記半導体装置を、ＥＳＤサージ耐量の高い半導体装置とすることができる。
また、低濃度領域／中間濃度領域／第１端子不純物領域の順に不純物濃度が高くなる本発明の半導体装置においては、第１接合に起因する屈曲点の電流密度Ｉｂ１と第２接合に起因する屈曲点の電流密度Ｉｂ２の関係は、
（数３） Ｉｂ１＜Ｉｂ２
となる。従って、ＥＳＤが印加された時に流れる最大電流密度をIＭＡＸとしたとき、第１接合の負性抵抗領域が抑制又は解消された上記半導体装置では、数式２のように設定することで、第１接合に起因する屈曲点の電流Ｉｂ１以上であってもＩｂ２に至るまでスナップバックによる電流集中を防いで使用することができる。
請求項２に記載のように、上記半導体装置は第１接合に起因する屈曲点の電流Ｉｂ１以上であってもスナップバックによる電流集中を防いで使用できることから、IＭＡＸが２００［Ａ／ｍｍ２］に耐えるＥＳＤサージ耐量の高い半導体装置とすることができる。
従って、請求項３に記載のように、上記半導体装置は、１５０［Ω］，１５０［ｐＦ］，１５［ｋＶ］で、最大２００［Ａ］の大きなＥＳＤサージ耐量が要求される車載用の半導体装置に好適である。
請求項４に記載のように、前記半導体装置は、前記第２端子不純物領域を、前記低濃度領域内に形成され、低濃度領域より第１導電型不純物を高濃度に含有してなる領域として、ダイオード、ＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、縦型ＤＭＯＳ(Double-diffused MOS)トランジスタ、ＵＰＤＲＡＩＮ−ＤＭＯＳ(Up Drain Double-diffused MOS)トランジスタ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)もしくはＦＳ−ＩＧＢＴ(Field Stop-Insulated Gate Bipolar Transistor)に、直列接続して用いることができる。
前記半導体装置は、抵抗体として機能させることができる。従って、上記のように前記半導体装置を各素子に直列接続して用い、スイッチング等を各素子で行い、ＥＳＤサージを前記半導体装置に担わせることで、全体としてのＥＳＤサージ耐量を高めることができる。
請求項５に記載の発明は、前記第２端子不純物領域が、前記低濃度領域内に形成され、低濃度領域より第１導電型不純物を高濃度に含有してなる領域であり、前記半導体基板の表層部において、前記中間濃度領域と前記第２端子不純物領域との間に位置して第２導電型不純物領域が形成され、前記半導体装置が、前記第２導電型不純物領域上に配置されたゲート電極により制御されるディプレッション型Ｊ−ＦＥＴであることを特徴としている。
前記半導体装置は抵抗体として機能するため、上記のように第２導電型不純物領域とゲート電極を配置することで、ＥＳＤサージ耐量の高いディプレッション型のＪ−ＦＥＴ(Junction-Field Effect Transistor)とすることができる。
請求項６に記載の発明は、前記第２端子不純物領域が、前記低濃度領域内に形成された第２導電型不純物領域内に形成され、第１導電型不純物を高濃度に含有してなる領域であることを特徴としている。
上記の第２導電型不純物領域が形成された半導体装置は、ＬＤＭＯＳやバイポーラトランジスタとして動作させることができる。このようにＬＤＭＯＳやバイポーラトランジスタとして動作する半導体装置についても、上記数式１と数式２の関係により第１接合での負性抵抗領域が抑制又は解消されて、ＥＳＤサージ耐量の高い半導体装置とすることができる。
請求項７に記載の発明は、前記低濃度領域の不純物濃度が、２０×１０１５［／ｃｍ３］以下であることを特徴としている。これにより、上記半導体装置の耐圧を４０［Ｖ］以上にすることができる。
請求項８に記載の発明は、前記低濃度領域の不純物濃度が、１０×１０１５［／ｃｍ３］より小さいことを特徴としている。これにより、上記半導体装置の耐圧を６０［Ｖ］以上にすることができる。
請求項９に記載の発明は、前記中間濃度領域の表面不純物濃度をｎａ×１０１７［／ｃｍ３］、前記中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を２Ｌａ［μｍ］としたとき、
（数４） ０．３７５＜ｎａ＜１．５
（数５） ２Ｌａ＞−３．５ｎａ＋９．２５
であることを特徴としている。
これにより、上記半導体装置における第１接合に起因する負性抵抗領域の発生を、２００［Ａ／ｍｍ２］以下の範囲において防止することができる。従って、上記半導体装置を、ＥＳＤサージ耐量の高い半導体装置とすることができる。
請求項１０と１１に記載のように、上記半導体装置は、例えばＬＤＭＯＳトランジスタやバイポーラトランジスタのいずれの半導体装置であってもよい。
請求項１２に記載のように、上記ＥＳＤサージ耐量の高い半導体装置は、電力制御に用いられ、大きな電流を取り扱う半導体装置に好適である。
請求項１３に記載のように、例えば、前記第１導電型はｎ導電型であり、前記第２導電型はｐ導電型とすることができる。
請求項１４〜２２に記載の発明は、上記半導体装置の設計方法に関する発明である。これらの設計方法により得られる半導体装置の効果については前述のとおりであり、その詳細説明は省略する。しかしながら、特にこれら半導体装置の設計方法において特徴的な点は、請求項１４に記載のように、中間濃度領域の表面不純物濃度と、中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を規定する点である。これにより、所定の目標とする電流−電圧特性を持ち、例えば、２００［Ａ／ｍｍ２］以下の電流範囲内で負性抵抗領域を有さない半導体装置が設計できる。また、請求項１６に記載のように、低濃度領域の不純物濃度を規定することで、所定の目標とする耐圧を有する半導体装置が設計できる。
以上の請求項１〜２２に記載した半導体装置およびその設計方法は、いずれも、第１端子不純物領域と第２端子不純物領域とが、半導体基板の一方の表層部に形成された（横型の）半導体装置である。
一方、請求項２３〜２８に記載した半導体装置は、第２端子不純物領域が前記半導体基板の内部もしくは第１端子不純物領域と反対の半導体基板のもう一方の表層部において形成される、（縦型の）半導体装置に関する発明である。これら（縦型の）半導体装置により得られる効果については、請求項１〜４および請求項１３に記載した半導体装置と同様であり、その説明は省略する。
以下、本発明の半導体装置およびその設計方法を、図に基づいて説明する。
図１（ａ），（ｂ）は、本発明における基礎検討結果をまとめたものである。 図１（ａ）は、ＥＳＤサージ耐量に寄与する本質的な因子を解明するため、図１３のＬＤＭＯＳ９０からチャネルのｐ導電型不純物領域７を取り除いた濃度の異なるｎ型不純物領域だけで構成される半導体装置１００の断面図である。図１（ａ）は１セル分の断面構造を示した図で、実際の半導体装置では、図１（ａ）の構造と図１（ａ）の左右反転構造を合わせた構造が繰り返し配置される。図１（ｂ）は、図１（ａ）の半導体装置１００における低濃度領域１の不純物濃度を変化させて、電流−電圧特性をシミュレートした結果である。尚、図１（ａ）の半導体装置１００において、図１３のＬＤＭＯＳ９０と同様の部分については、同じ符号を付けてある。
図１（ａ）に示す半導体装置１００は、第１端子１４（図１３ではドレイン電極１４に相当）と第２端子１３（図１３ではソース電極１３に相当）が設けられた半導体装置である。図１（ａ）において、符号１は、半導体基板の表層部に形成されたｎ導電型不純物を低濃度に含有する低濃度領域（図１３ではｎ型層１に相当）である。図１（ａ）の半導体装置１００では、低濃度領域１内にｎ導電型不純物を中濃度に含有する中間濃度領域６（図１３ではｎ型領域６に相当）が形成されている。さらに、中間濃度領域６内には、ｎ導電型不純物を高濃度に含有する第１端子不純物領域５（図１３ではｎ＋型ドレイン領域５に相当）が形成されている。第１端子不純物領域５は、第１端子１４にオーミック接続を取るための高濃度不純物拡散領域である。また、低濃度領域１内の別の場所には、低濃度領域１のｎ導電型不純物濃度より高濃度の第２端子不純物領域８（図１３ではｎ＋型ソース領域８に相当）が形成されている。第２端子不純物領域８は、第２端子１３にオーミック接続を取るための高濃度不純物領域である。このようにして、図１（ａ）の半導体装置１００では、第１端子１４が第１端子不純物領域５に接続され、第２端子１３が第２端子不純物領域８に接続された構造となっている。
図１（ｂ）は、図１（ａ）における低濃度領域１の不純物濃度ｎｓｕｂを変化させて電流−電圧特性をシミュレートした結果である。シミュレーションに用いた各部の寸法は、図１（ａ）中に示したとおりである。尚、図中に示した中間濃度領域６の長さＬａは、中間濃度領域６の形成に用いられるイオン注入マスクの開口部幅２Ｌａの半分であり、図１（ｂ）のシミュレーションでは、２Ｌａ＝６［μｍ］に設定されている。イオン注入後の熱拡散によって、中間濃度領域６の外周は、外側に２．４［μｍ］程度広がる。
図１（ｂ）は、図１（ａ）の半導体装置１００において、第２端子１３に対し第１端子１４に正の電圧を印加して、電流−電圧特性をシミュレートした結果である。図１（ｂ）中に示した各電流−電圧特性ａ〜ｅは、それぞれ低濃度領域１の不純物濃度ｎｓｕｂが、ａ；１×１０１５、ｂ；２×１０１５、ｃ；４×１０１５、ｄ；８×１０１５、ｅ；１６×１０１５［／ｃｍ３］の場合である。尚、図１（ｂ）のシミュレーションでは、中間濃度領域６の表面不純物濃度ｎａｄは１×１０１７［／ｃｍ３］、第１端子不純物領域５と第２端子不純物領域７の表面不純物濃度は１×１０２０［／ｃｍ３］としている。
図１（ｂ）の各電流−電圧特性ａ〜ｅには、特性線の勾配が急激に変化する屈曲点（ブレークダウン点）が２個ずつ現れている。電圧が上昇するにつれて、各電流−電圧特性ａ〜ｅに最初に現れる屈曲点Ｂ１ａ〜Ｂ１ｅは、低濃度領域１の不純物濃度ｎｓｕｂに大きく依存することから、この第１の屈曲点Ｂ１ａ〜Ｂ１ｅは、低濃度領域１と中間濃度領域６の界面からなる第１接合Ｊ１に起因するものである。一方、各電流−電圧特性ａ〜ｅにおいて、屈曲点Ｂ１ａ〜Ｂ１ｅを過ぎると負性抵抗領域が現れるが、途中で正特性の通常抵抗領域に変わり、次に第２の屈曲点Ｂ２ａ〜Ｂ２ｄが現れる。尚、電流−電圧特性ｅの第２の屈曲点Ｂ２ｅは、Ｂ１eと重なっている。第２の屈曲点Ｂ２ａ〜Ｂ２ｄは、低濃度領域１の濃度ｎｓｕｂにほとんど依存しないことから、この屈曲点Ｂ２ａ〜Ｂ２ｅは、中間濃度領域６と第１端子不純物領域５の界面からなる第２接合Ｊ２に起因するものである。第２の屈曲点Ｂ２ａ〜Ｂ２ｅを過ぎると、再び負性抵抗領域が現れる。
各電流−電圧特性ａ〜ｅにおいて、第１接合Ｊ１に起因する屈曲点の電圧をＶｂ１［Ｖ］、電流をＩｂ１［Ａ／ｍｍ２］とし、第２接合Ｊ２に起因する屈曲点の電圧をＶｂ２［Ｖ］、電流をＩｂ２［Ａ／ｍｍ２］とすると、この２つのブレークダウン点における電圧・電流の関係はスナップバック特性を決定する。低濃度領域１／中間濃度領域６／第１端子不純物領域５の順に不純物濃度が高くなる図１（ａ）の半導体装置１００においては、第１接合Ｊ１に起因する屈曲点の電流Ｉｂ１と第２接合Ｊ２に起因する屈曲点の電流Ｉｂ２の関係は、図１（ｂ）に示すように、各電流−電圧特性ａ〜ｅにおいて、
（数６） Ｉｂ１＜Ｉｂ２
となる。一方、第１接合Ｊ１に起因する屈曲点の電圧Ｖｂ１と第２接合Ｊ２に起因する屈曲点の電圧Ｖｂ２の関係は、各電流−電圧特性ａ〜ｅにおいて一定でない。
図１（ｂ）のシミュレーション結果における各電流−電圧特性ａ〜ｅを概観すると、各屈曲点Ｂ１ａ〜Ｂ１ｅにおける電圧Ｖｂ１ａ〜Ｖｂ１ｅと電流Ｉｂ１ａ〜Ｉｂ１ｅは、低濃度領域１の不純物濃度が高くなるほど大きくなる。一方、第２接合Ｊ２に起因する屈曲点の電圧Ｖｂ２と電流Ｉｂ２については、低濃度領域１の不純物濃度に対してあまり変化がないため、負性抵抗領域における電圧低下（スナップバック）も、低濃度領域１の不純物濃度が高くなるほど大きくなる。
図１（ｂ）の結果より、ＥＳＤが印加された時に第１端子１４と第２端子１３間に流れる最大電流密度をIＭＡＸ［Ａ／ｍｍ２］として、
（数７） Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２
のように半導体装置１００のIＭＡＸを第１の屈曲点Ｂ１ａ〜Ｂ１ｅと第２の屈曲点Ｂ２ａ〜Ｂ２ｅの間に設定して使用する場合、低濃度領域１の不純物濃度を特性c, ｄのように高くしても、スナップバックが大きくなりあまり好ましくない。
一方、図１（ｂ）において特性ａ，ｂのように、
（数８） Ｖｂ１≦Ｖｂ２
に設定されてなる半導体装置１００であれば、第１接合Ｊ１でのスナップバックが第２接合Ｊ２の存在により抑制されて、第１接合Ｊ１での負性抵抗領域が狭められる。このため、ＥＳＤが印加された場合に負性抵抗領域での素子破壊確率が低減される。このように第１接合Ｊ１での負性抵抗領域が狭められた図１（ａ）の半導体装置１００では、数式７のように、第１接合Ｊ１に起因する屈曲点の電流Ｉｂ１以上であってもスナップバックが緩和され電流集中が無い状態で使用することができるようになる。従って、図１（ａ）の半導体装置１００を、ＥＳＤサージ耐量の高い半導体装置とすることができる。
図２（ａ），（ｂ）は、図１（ａ）の半導体装置１００において、中間濃度領域６の表面不純物濃度ｎａｄと中間濃度領域６の幅２Ｌａを変化させて、電流−電圧特性をシミュレートした結果である。図２（ａ）のシミュレーションでは、２Ｌａ＝６［μｍ］に設定されており、図２（ｂ）のシミュレーションでは、２Ｌａ＝８［μｍ］に設定されている。図２（ａ），（ｂ）中に示した各電流−電圧特性Ｒ〜Ｕは、それぞれ中間濃度領域６の表面不純物濃度ｎａｄが、Ｒ；１×１０１７、Ｓ；０．８×１０１７、Ｔ；０．６×１０１７、Ｕ；０．４×１０１７［／ｃｍ３］の場合である。尚、図２（ａ），（ｂ）のシミュレーションでは、低濃度領域１の不純物濃度ｎｓｕｂは１０×１０１５［／ｃｍ３］としている。その他のシミュレーション条件は、図１（ｂ）の場合と同様である。
図２（ａ），（ｂ）のシミュレーション結果における各電流−電圧特性Ｒ〜Ｕを概観すると、第１接合Ｊ１に起因する屈曲点の電圧Ｖｂ１は、中間濃度領域６の表面不純物濃度ｎａｄが小さくなるほど上昇するが、第１接合Ｊ１に起因する屈曲点の電流Ｉｂ１は、中間濃度領域６の表面不純物濃度ｎａｄに対して変化がない。一方、第２接合Ｊ２に起因する屈曲点の電流密度Ｉｂ２は、中間濃度領域６の表面不純物濃度ｎａｄが大きくなるほど増大し、目標値のＩＭＡＸ２００[Ａ／ｍｍ２]に近づく。
２Ｌａ＝６［μｍ］を２Ｌａ＝８［μｍ］にした図２（ａ），（ｂ）において、第２接合の屈曲点の電圧Ｖｂ２が大きく異なる。図２（ｂ）においてはＶｂ２が大きくなるので数式７を満たす電流領域が広がり、Ｉｂ２以下の電流密度で負性抵抗が抑制又は解消される。特に、図２（ｂ）の特性Ｒ，Ｓの場合において、Ｉｂ１とＩｂ２の間隔が大きく、数式７と数式８を同時に満たす半導体装置を構成することができる。特に、図２（ｂ）の特性Ｓの場合には、第１接合Ｊ１に起因する負性抵抗領域がほぼ抑制されて、２００［Ａ／ｍｍ２］付近にある第２接合Ｊ２の屈曲点まで、負性抵抗領域が存在しない。このように図２（ａ），（ｂ）のシミュレーション結果からも、図１（ａ）の半導体装置１００は低濃度領域や中間濃度領域の条件を選定することで数式７，８を同時に満たすことが可能であり、第１接合Ｊ１での負性抵抗領域を抑制又は解消できるので、ＥＳＤサージ耐量の高い半導体装置とすることができる。
図１（ａ）に示す半導体装置１００は、図１（ｂ）および図２（ａ），（ｂ）の各電流−電圧特性における最初に現れる屈曲点までの領域を利用して、抵抗体として機能させることができる。従って、この抵抗体として機能する半導体装置１００を、別の一般的なトランジスタ等に直列接続して用い、スイッチングをそのトランジスタ等で行い、ＥＳＤサージを半導体装置１００に担わせることで、全体としてのＥＳＤサージ耐量を高めることができる。
図３（ａ）〜（ｄ）および図４（ａ）〜（ｃ）は、上記応用例を示す模式的な断面図である。
図３（ａ）は、ダイオード２００に半導体装置１００を直列接続した例である。図３（ｂ）は、ＭＯＳトランジスタ２０１に半導体装置１００を直列接続した例である。図３（ｃ）は、ＬＤＭＯＳトランジスタ２０２に半導体装置１００を直列接続した例である。図３（ｄ）は、ＵＰＤＲＡＩＮ−ＤＭＯＳ２０３に半導体装置１００を直列接続した例である。尚、図中の符号２０は、絶縁（誘電体）分離領域を示す。半導体装置１００と直列接続される各素子２００〜２０３の分離は、ＰＮ接合分離を用いてもよい。また、半導体装置１００と各素子２００〜２０３を別基板に形成し、それらを直列接続してもよい。
図４（ａ）は、縦型ＤＭＯＳトランジスタ２０４に半導体装置１００を直列接続した例である。図４（ｂ）は、ＩＧＢＴ２０５に半導体装置１００を直列接続した例である。図４（ｃ）は、ＦＳ−ＩＧＢＴ２０６に半導体装置１００を直列接続した例である。尚、ＦＳ−ＩＧＢＴ２０６における裏面ｐ層２１の厚さは、２μｍ以下に設定される。図４（ａ）〜（ｃ）に示す各素子２０４〜２０６は、いずれも、電極が半導体基板の裏面側にも存在するため、半導体装置１００と各素子２０４〜２０６を別基板に形成し、それらを直列接続している。
図１（ａ）に示す半導体装置１００は、第１端子不純物領域５と第２端子不純物領域８とが、半導体基板の一方の表層部に形成された（横型の）半導体装置である。一方、上記した半導体装置は、第２端子不純物領域が半導体基板の内部もしくは第１端子不純物領域と反対の半導体基板のもう一方の表層部において形成される、（縦型の）半導体装置とすることもできる。
図５（ａ）〜（ｃ）は、上記（縦型の）半導体装置とその応用例を示す模式的な断面図である。
図５（ａ）に示す半導体装置１００ａは、第１端子１４と第２端子１３ａが設けられた半導体装置である。図５（ａ）の半導体装置１００ａにおける第１端子１４周りの構造は、図１（ａ）の半導体装置１００と同様である。一方、図５（ａ）の半導体装置１００ａでは、図１（ａ）の半導体装置１００と異なり、半導体基板の内部において、低濃度領域１内に、ｎ導電型不純物を高濃度に含有する第２端子不純物領域１３ａが形成されている。また、第２端子１３ａは、半導体基板の表層部に形成されたトレンチに埋め込まれ、側壁絶縁膜２２を介して、第２端子不純物領域１３ａに接続されている。
図５（ｂ）に示す半導体装置１００ｂは、第１端子１４と第２端子１３ｂが設けられた半導体装置である。図５（ｂ）の半導体装置１００ｂでは、ｎ導電型不純物を低濃度に含有する低濃度領域１ｂからなる半導体基板が用いられる。図５（ｂ）の半導体装置１００ｂにおける第１端子１４周りの構造は、図１（ａ）の半導体装置１００と同様である。一方、図５（ｂ）の半導体装置１００ｂでは、第１端子不純物領域５と反対の半導体基板のもう一方の表層部（裏面側）において、ｎ導電型不純物を高濃度に含有してなる第２端子不純物領域８ｂが形成されている。また、第２端子１３ｂは、半導体基板のもう一方の表層部上（裏面側）で、第２端子不純物領域８ｂに接続されている。
これら図５（ａ），（ｂ）に示す（縦型の）半導体装置１００ａ，１００ｂについても、図１（ａ）に示す（横型の）半導体装置１００と同様にして、負性抵抗領域を狭めることができ、ＥＳＤサージ耐量の高い半導体装置とすることができる。
図５（ｃ）は、ＭＯＳトランジスタ２０１に図５（ａ）の半導体装置１００ａを直列接続した例である。
図１（ａ）に示す半導体装置１００は抵抗体として機能するため、この構造を利用して、ＥＳＤサージ耐量の高いディプレッション型Ｊ−ＦＥＴを形成することができる。
図６は、上記ディプレッション型Ｊ−ＦＥＴへの応用例を示す模式的な断面図である。
図６に示す半導体装置１００ｃにおいては、図１（ａ）に示す半導体装置１００の構造に追加して、半導体基板の表層部において、中間濃度領域６と第２端子不純物領域８との間に位置して、ｐ導電型不純物領域１５が形成されている。また、ｐ導電型不純物領域１５上にはゲート電極１６が配置されており、半導体装置１００ｃは、このゲート電極１６により制御されるディプレッション型Ｊ−ＦＥＴとなっている。
図６に示すディプレッション型Ｊ−ＦＥＴの半導体装置１００ｃについても、図１（ａ）に示す半導体装置１００と同様にして、負性抵抗領域を狭めることができ、ＥＳＤサージ耐量の高い半導体装置とすることができる。
次に、本発明に関する別の半導体装置を示す。
図７（ａ），（ｂ）の半導体装置１０１は、ＬＤＭＯＳトランジスタである。図７（ａ）は、半導体装置１０１の断面模式図で、図７（ｂ）は、シミュレーションモデルの断面図である。尚、図７（ａ），（ｂ）の半導体装置１０１において、図１３のＬＤＭＯＳ９０および図１（ａ）の半導体装置１００と同様の部分については、同じ符号を付けてあり、その詳細説明は省略する。
図７（ａ），（ｂ）の半導体装置１０１は、中間濃度領域６が形成されたＬＤＭＯＳの構造となっている。図７（ａ）はＬＤＭＯＳの２セル分の断面構造を示した図で、図７（ｂ）の構造と図７（ｂ）の左右反転構造を合わせて図示したものである。実際のＬＤＭＯＳでは、図７（ａ）の構造が繰り返し配置される。尚、図７（ａ）において、符号１ａで示した部分は半導体基板の基材部分で、図１３ではｐ型シリコン基板２と絶縁層３を合わせた部分がこれに相当する。この基材部分は、任意の構成であってよい。図７（ａ）のＬＤＭＯＳ１０１がＥＳＤに曝され、ドレイン電極１４に正の電圧が印加されると、ソース電極１３からドレイン電極１４にかけて、図７（ａ）中に太い矢印で示した大きなＥＳＤサージ電流IＥＳＤが流れる。
図７（ｂ）に示す半導体装置１０１のシミュレーションモデルでは、図１（ａ）の半導体装置１００のシミュレーションモデルと比較して、第２端子不純物領域８が、低濃度領域１内に形成された２つのｐ導電型不純物領域７ａ，７ｂの中に形成されている。図７（ｂ）に示すチャネルのｐ導電型不純物領域７ａとソースの第２端子不純物領域８の２重拡散構造は、基本的なＬＤＭＯＳ構造である。
図７（ｂ）に示す半導体装置１０１のシミュレーションモデルにおいて、ｐ導電型不純物領域７ａの不純物濃度は１．５×１０１７［／ｃｍ３］で、低濃度領域１との接合端がゲート１１とＬＯＣＯＳ４の境界に位置するように形成されている。ｐ導電型不純物領域７ｂの不純物濃度は、６×１０１７［／ｃｍ３］である。ｐ＋型コンタクト領域９の不純物濃度は、１×１０２０［／ｃｍ３］である。第１端子不純物領域５と第２端子不純物領域８のｎ型不純物濃度は、１×１０２０［／ｃｍ３］である。また、シミュレーションに用いた各部の寸法は、図７（ｂ）中に示したとおりである。
図８は、図７（ｂ）における低濃度領域１の不純物濃度ｎｓｕｂを変化させて電流−電圧特性をシミュレートした結果である。図８中に示した各電流−電圧特性ｆ〜ｊは、それぞれ低濃度領域１の不純物濃度ｎｓｕｂが、ｆ；４×１０１５、ｇ；６×１０１５、ｈ；９×１０１５、ｉ；１３．５×１０１５、ｊ；２０×１０１５［／ｃｍ３］の場合である。尚、図８のシミュレーションでは、中間濃度領域６の表面不純物濃度ｎａｄを５×１０１７［／ｃｍ３］、中間濃度領域６の幅２Ｌａを６［μｍ］としている。
図８の各電流−電圧特性ｆ〜ｉでは、低濃度領域１と中間濃度領域６の界面からなる接合Ｊ１に起因する屈曲点Ｂ１ｆ〜Ｂ１ｉが現れている。尚、電流−電圧特性ｊの屈曲点Ｂ１ｊは、グラフのさらに上方にある。図８のシミュレーション結果からわかるように、図７（ｂ）の半導体装置１０１においても、各屈曲点Ｂ１ｆ〜Ｂ１ｉにおける電流Ｉｂ１ｆ〜Ｉｂ１ｉは、低濃度領域１の不純物濃度が高くなるほど大きくなる。一方、各屈曲点Ｂ１ｆ〜Ｂ１ｉにおける電圧Ｖｂ１ｆ〜Ｖｂ１ｉは、低濃度領域１の不純物濃度が高くなるほど小さくなる。これは、半導体装置１００の場合と異なり半導体装置１０１においてはｐ導電型不純物領域７ａ，７ｂと低濃度領域１で構成されるp/n接合の耐圧（図８において、電流が流れ出す各特性の立ち上がり電圧）が、低濃度領域１の不純物濃度が高くなるほど小さくなるからである。図８の結果より、４０Ｖの耐圧であれば、半導体装置１０１における低濃度領域１の不純物濃度を、２０×１０１５［／ｃｍ３］まで高くすることができ接合Ｊ１に起因する屈曲点は目標電流密度２００［Ａ／ｍｍ２］を達成できこの範囲でスナップバックは生じない。一方、６０Ｖの耐圧を確保するためには、低濃度領域１の不純物濃度は、１０×１０１５［／ｃｍ３］以下とすることが必要であり接合Ｊ１に起因する屈曲点は最大放電電流密度ＩＭＡＸ２００［Ａ／ｍｍ２］以下となりスナップバックが生じる。
図９（ａ），（ｂ）および図１０（ａ），（ｂ）は、図７（ｂ）における中間濃度領域６の表面不純物濃度ｎａｄと中間濃度領域６の幅２Ｌａを変化させて、電流−電圧特性をシミュレートした結果である。尚、図９（ａ），（ｂ）と図１０（ａ），（ｂ）のシミュレーションでは、６０Ｖの耐圧とするため低濃度領域１の不純物濃度を、１×１０１６［／ｃｍ３］としている。
図９（ａ），（ｂ）と図１０（ａ），（ｂ）は、それぞれ、中間濃度領域６の幅２Ｌａを４，６，８，１２［μｍ］と変化させて、電流−電圧特性をシミュレートした結果である。また、各図中において、中間濃度領域６の表面不純物濃度ｎａｄを変化させて電流−電圧特性をシミュレートした結果を示している。図９（ａ），（ｂ）と図１０（ａ），（ｂ）中に示した各電流−電圧特性Ａ〜Ｅは、それぞれ中間濃度領域６の表面不純物濃度ｎａｄが、Ａ；４×１０１７、Ｂ；２×１０１７、Ｃ；１×１０１７、Ｄ；０．５×１０１７、Ｅ；０．２５×１０１７［／ｃｍ３］の場合である。
図９（ａ）は、中間濃度領域６の幅２Ｌａが４［μｍ］の場合である。図９（ａ）の各電流−電圧特性Ａ〜Ｄでは、電流密度２００［Ａ／ｍｍ２］以下の範囲内に、低濃度領域１と中間濃度領域６の界面からなる第１接合Ｊ１に起因する屈曲点Ｂ１Ａ〜Ｂ１Ｄが現れている。また、電流−電圧特性Ｃ，Ｄでは、電流密度２００［Ａ／ｍｍ２］以下の範囲内に、中間濃度領域６と第１端子不純物領域５の界面からなる第２接合Ｊ２に起因する屈曲点Ｂ２Ｃ，Ｂ２Ｄが現れている。尚、電流−電圧特性Ａ，Ｂの屈曲点Ｂ２Ａ，Ｂ２Ｂは、グラフのさらに上方にある。ＥＳＤが印加された時に第１端子１４と第２端子１３間に流れる最大電流密度IＭＡＸを自動車用途に必要な２００［Ａ／ｍｍ２］に設定した時、図９（ａ）の電流−電圧特性はいずれも設定範囲以内で負性抵抗領域を有している。この負性抵抗領域が存在すると、ＥＳＤによる放電電流は、面積が１ｍｍ２以下の場合、ＬＤＭＯＳ半導体装置１０１の局部に集中するので、素子破壊に到る可能性が高い。このため、図９（ａ）のいずれの電流−電圧特性Ａ〜Ｄも好ましくない。
図９（ｂ）は、中間濃度領域６の幅２Ｌａが６［μｍ］の場合である。図９（ｂ）の電流−電圧特性Ａ〜Ｄでは、第１接合Ｊ１に起因する屈曲点Ｂ１Ａ〜Ｂ１Ｄの他に、電流−電圧特性Ｄだけに、第２接合Ｊ２に起因する屈曲点Ｂ２Ｄが現れている。尚、電流−電圧特性Ａ，Ｂ，Ｃの屈曲点Ｂ２Ａ，Ｂ２Ｂ，Ｂ２Ｃは、グラフのさらに上方にある。図９（ｂ）のシミュレーション結果においては、ドレイン電流密度２００［Ａ／ｍｍ２］以下の範囲において、電流−電圧特性Ｃだけは負性抵抗領域が現れない。電流−電圧特性Ｃでは、ＥＳＤが印加されて第１接合Ｊ１で電流降伏が起き大量の過剰キャリヤが注入されても、中間濃度領域６の表面不純物濃度ｎａｄと幅２Ｌａに依存する電圧上昇が負性抵抗よる電圧低下以上となり、全体として負性抵抗領域が現れないためと考えられる。このようにして、電流−電圧特性Ｃには負性抵抗領域が現れないため、ＥＳＤが印加された時にスナップバックによる電流集中が避けられ素子破壊に到る可能性が低く、図９（ｂ）の特性Ｃは好ましい特性である。
図１０（ａ）は、中間濃度領域６の幅２Ｌａが８［μｍ］の場合である。図１０（ａ）の電流−電圧特性Ａ〜Ｄでは、電流密度２００［Ａ／ｍｍ２］の範囲内に、第２接合Ｊ２に起因する屈曲点Ｂ２Ａ〜Ｂ２Ｄが現れていない。いずれの屈曲点Ｂ２Ａ〜Ｂ２Ｄも、グラフのさらに上方にある。図１０（ａ）のシミュレーション結果においては、最大電流密度IＭＡＸが２００［Ａ／ｍｍ２］の場合でも、電流−電圧特性ＣとＤだけは負性抵抗領域が現れず、これらは好ましい特性である。
図１０（ｂ）は、中間濃度領域６の幅２Ｌａが１２［μｍ］の場合である。図１０（ｂ）の電流−電圧特性Ｂ〜Ｅでは、中間濃度領域６の表面不純物濃度の低い電流−電圧特性Ｅにおいて、電流２００［Ａ／ｍｍ２］以下の範囲内に、第２接合Ｊ２に起因する屈曲点Ｂ２Ｅが現れており、負性抵抗の領域が存在する。図１０（ｂ）のシミュレーション結果においては、最大電流密度IＭＡＸが２００［Ａ／ｍｍ２］の範囲において、電流−電圧特性ＣとＤだけが負性抵抗領域が現れないため、好ましい特性である。
図９（ａ），（ｂ）と図１０（ａ），（ｂ）に示した各電流−電圧特性を概観すると、以下のようになる。
中間濃度領域６の表面不純物濃度が高い特性Ａ，Ｂにおいては、中間濃度領域６の幅２Ｌａを変えた図９（ａ），（ｂ）と図１０（ａ），（ｂ）のいずれの特性についても、電流２００［Ａ／ｍｍ２］以下の範囲内には屈曲点Ｂ１Ａ，Ｂ１Ｂが存在するのみで、屈曲点Ｂ２Ａ，Ｂ２Ｂは存在しない。電流値が屈曲点Ｂ１Ａ，Ｂ１Ｂを超えると、負性抵抗領域に入る。
一方、中間濃度領域６の表面不純物濃度が低い特性Ｃ，Ｄにおいては、図９（ａ）に示す中間濃度領域６の幅２Ｌａが４μｍの場合には、屈曲点Ｂ２Ｃ，Ｂ２Ｄが現れ、屈曲点Ｂ１Ｃ，Ｂ１Ｄ以降は正特性となるが、屈曲点Ｂ２Ｃ，Ｂ２Ｄ以降で負性抵抗領域に入る。しかしながら図９（ａ），（ｂ）と図１０（ａ），（ｂ）に示すように、中間濃度領域６の幅を長くすると屈曲点Ｂ２Ｃ，Ｂ２Ｄの電流値が変わり、図９（ｂ）では特性Ｃについて電流密度２００［Ａ／ｍｍ２］以下で負性抵抗領域がなくなり、図１０（ａ）では特性Ｂについても負性抵抗領域がなくなる。
但し、中間濃度領域６の表面不純物濃度がさらに低い特性Ｅの場合には、図１０（ｂ）に示すように、中間濃度領域６の幅を１２μｍと広くしても、屈曲点Ｂ２Ｅは残ってしまう。
図１１は、図９（ａ），（ｂ）と図１０（ａ），（ｂ）のシミュレーション結果をまとめた図である。中間濃度領域６の表面不純物濃度ｎａｄをｎａ×１０１７［／ｃｍ３］と記載し、中間濃度領域６の形成に用いられるイオン注入マスクの開口部幅を２Ｌａ［μｍ］としたとき、図１１において斜線で囲った
（数９） ０．３７５＜ｎａ＜１．５
（数１０） ２Ｌａ＞−３．５ｎａ＋９．２５
の範囲にある領域は、電流−電圧特性において電流密度２００［Ａ／ｍｍ２］以下の範囲内に負性抵抗領域が現れないため、図７（ａ），（ｂ）の半導体装置１０１にＥＳＤによる最大電流密度IＭＡＸ２００［Ａ／ｍｍ２］が印加された時でも、スナップバックによる電流集中を回避でき、好ましい範囲である。
このようにして、中間濃度領域６の表面不純物濃度ｎａｄと幅２Ｌａを数式９と１０の範囲に設定することで、ＥＳＤ耐量の高い半導体装置とすることができる。
また、以上説明した半導体装置１００，１０１の設計方法において特徴的な点は、中間濃度領域６の表面不純物濃度ｎａｄと、中間濃度領域６の形成に用いられるイオン注入マスクの開口部幅２Ｌａを規定する点である。これにより、所定の目標とする電流−電圧特性を持つ半導体装置が設計できる。例えば、２００［Ａ／ｍｍ２］以下の電流密度範囲内で負性抵抗領域を有さない電流−電圧特性を持つ半導体装置の設計が可能である。
また、低濃度領域１の不純物濃度ｎｓｕｂを規定することで、所定の目標とする耐圧を有する半導体装置が設計される。例えば、低濃度領域１の不純物濃度ｎｓｕｂを２０×１０１５［／ｃｍ３］以下に規定することで、４０［Ｖ］の耐圧を有する半導体装置が設計される。また、低濃度領域１の不純物濃度ｎｓｕｂを１０×１０１５［／ｃｍ３］より小さく規定することで、６０［Ｖ］の耐圧を有する半導体装置が設計できる。
特に、中間濃度領域の表面不純物濃度をｎａ×１０１７［／ｃｍ３］、中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を２Ｌａ［μｍ］としたとき、図１１において斜線で囲った数式９と数式１０の範囲にある領域に規定することで、電流−電圧特性において電流２００［Ａ／ｍｍ２］以下の範囲内に負性抵抗領域が現れない半導体装置が設計される。
（他の実施形態）
図１（ａ）では、本発明に関するダイオード構造の半導体装置およびその設計方法を示した。図７（ａ），（ｂ）では、本発明に関するＬＤＭＯＳ半導体装置およびその設計方法を示した。本発明はこれらに限らず、低濃度領域／中間濃度領域／第１端子不純物領域の順にｎ導電型不純物の濃度が高くなる領域が形成された任意の半導体装置およびその設計方法であってよい。図１２は、その一例である。
図１２の半導体装置１０２は、バイポーラトランジスタである。
図１２に示すバイポーラトランジスタ１０２はＮＰＮトランジスタで、符号１１ｂはベース電極、符号１４ｂは上記の第１端子に相当するコレクタ電極、符号１３ｂは上記の第２端子に相当するエミッタ電極である。図１２のバイポーラトランジスタ１０２では、ベースであるｐ導電型不純物領域７ｃの中にエミッタである第２端子不純物領域８ｂが形成され、コレクタ電極１４ｂの周りに低濃度領域１ｂ／中間濃度領域６ｂ／第１端子不純物領域５ｂの順にｎ導電型不純物の濃度が高くなるコレクタ構造が形成されている。従って、このバイポーラトランジスタ１０２についても、図７（ａ），（ｂ）のＬＤＭＯＳ半導体装置１０１と類似の構造を有しており、前述した本発明の構成要素を全て備えている。従って、図１２のバイポーラトランジスタ１０２についても上記設計方法を適用することができ、前述した各要件を満たしたものは、ＥＳＤ耐量の高い半導体装置とすることができる。
尚、上記実施形態の半導体装置における導電型を全て入れ替えた半導体装置についても、同じ効果が得られることは言うまでもない
（ａ）は、本発明のダイオード構造を有する半導体装置の断面図である。（ｂ）は、（ａ）の半導体装置における低濃度領域の不純物濃度ｎｓｕｂを変化させて、電流−電圧特性をシミュレートした結果である。 （ａ）と（ｂ）は、図１（ａ）の半導体装置において、中間濃度領域の表面不純物濃度ｎａｄと幅２Ｌａを変化させて、電流−電圧特性をシミュレートした結果である。 （ａ）〜（ｄ）は、抵抗体として機能する半導体装置を、別の一般的な素子に直列接続して用いる応用例を示す模式的な断面図である。 （ａ）〜（ｃ）は、抵抗体として機能する半導体装置を、別の一般的な素子に直列接続して用いる応用例を示す模式的な断面図である。 （ａ）〜（ｃ）は、第２端子不純物領域が半導体基板の内部もしくはもう一方の表層部において形成される、（縦型の）半導体装置とその応用例を示す模式的な断面図である。 ディプレッション型Ｊ−ＦＥＴへの応用例を示す模式的な断面図である。 （ａ），（ｂ）は、本発明における別の半導体装置例で、ＬＤＭＯＳトランジスタである。（ａ）は２セル分の断面模式図で、（ｂ）はシミュレーションモデルである。 図７（ｂ）の半導体装置における低濃度領域の不純物濃度ｎｓｕｂを変化させて、電流−電圧特性をシミュレートした結果である。 （ａ），（ｂ）は、図７（ｂ）の半導体装置における中間濃度領域の表面不純物濃度ｎａｄと幅２Ｌａを変化させて、電流−電圧特性をシミュレートした結果である。 （ａ），（ｂ）は、図７（ｂ）の半導体装置における中間濃度領域の表面不純物濃度ｎａｄと幅２Ｌａを変化させて、電流−電圧特性をシミュレートした結果である。 図９（ａ），（ｂ）と図１０（ａ），（ｂ）のシミュレーション結果をまとめた図である。 本発明における別の半導体装置の例で、バイポーラトランジスタである。 従来のＬＤＭＯＳの構造を示す断面図である。
符号の説明
１００〜１０２ 半導体装置
１ 低濃度領域
５ 第１端子不純物領域
６ 中間濃度領域
７，７ａ，７ｂ，７ｃ ｐ導電型不純物領域
８ 第２端子不純物領域
１３，１３ｂ 第２端子
１４，１４ｂ 第１端子
Ｊ１ 第１接合
Ｊ２ 第２接合

Claims (28)

  1. 第１端子と第２端子が設けられた半導体装置であって、当該半導体装置には、
    半導体基板の表層部において、第１導電型不純物を低濃度に含有する低濃度領域と、
    当該低濃度領域内に形成され、第１導電型不純物を中濃度に含有する中間濃度領域と、
    当該中間濃度領域内に形成され、第１導電型不純物を高濃度に含有する第１端子不純物領域と、
    前記低濃度領域内に形成され、当該低濃度領域の不純物と導電型もしくは濃度が異なる第２端子不純物領域とが形成され、
    前記第１端子が、前記第１端子不純物領域に接続され、
    前記第２端子が、前記第２端子不純物領域に接続されてなり、
    前記第１端子と第２端子間の電流−電圧特性において、
    前記低濃度領域と中間濃度領域の界面からなる第１接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ１［Ｖ］、電流密度をＩｂ１［Ａ／ｍｍ２］とし、
    前記中間濃度領域と第１端子不純物領域の界面からなる第２接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ２［Ｖ］、電流密度をＩｂ２［Ａ／ｍｍ２］とし、
    ＥＳＤが印加された時に前記第１端子と第２端子間に流れる最大電流密度をIＭＡＸ［Ａ／ｍｍ２］としたとき、
    （数１） Ｖｂ１≦Ｖｂ２
    （数２） Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２
    に設定されてなることを特徴とする半導体装置。
  2. 前記IＭＡＸが、２００［Ａ／ｍｍ２］であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体装置が、車載用の半導体装置であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２端子不純物領域が、前記低濃度領域内に形成され、低濃度領域より第１導電型不純物を高濃度に含有してなる領域であり、
    前記半導体装置が、ダイオード、ＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、縦型ＤＭＯＳトランジスタ、ＵＰＤＲＡＩＮ−ＤＭＯＳトランジスタ、ＩＧＢＴもしくはＦＳ−ＩＧＢＴに、直列接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第２端子不純物領域が、前記低濃度領域内に形成され、低濃度領域より第１導電型不純物を高濃度に含有してなる領域であり、
    前記半導体基板の表層部において、前記中間濃度領域と前記第２端子不純物領域との間に位置して第２導電型不純物領域が形成され、
    前記半導体装置が、前記第２導電型不純物領域上に配置されたゲート電極により制御されるディプレッション型Ｊ−ＦＥＴであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  6. 前記第２端子不純物領域が、前記低濃度領域内に形成された第２導電型不純物領域内に形成され、第１導電型不純物を高濃度に含有してなる領域であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  7. 前記低濃度領域の不純物濃度が、２０×１０１５［／ｃｍ３］以下であることを特徴とする請求項６に記載の半導体装置。
  8. 前記低濃度領域の不純物濃度が、１０×１０１５［／ｃｍ３］より小さいことを特徴とする請求項７に記載の半導体装置。
  9. 前記中間濃度領域の表面不純物濃度をｎａ×１０１７［／ｃｍ３］、前記中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を２Ｌａ［μｍ］としたとき、
    （数３） ０．３７５＜ｎａ＜１．５
    （数４） ２Ｌａ＞−３．５ｎａ＋９．２５
    であることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置。
  10. 前記半導体装置が、ＬＤＭＯＳトランジスタであることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置。
  11. 前記半導体装置が、バイポーラトランジスタであることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置。
  12. 前記半導体装置が、電力制御に用いられる半導体装置であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１導電型が、ｎ導電型であり、前記第２導電型が、ｐ導電型であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 第１端子と第２端子が設けられた半導体装置の設計方法であって、
    当該半導体装置は、
    半導体基板の表層部において、第１導電型不純物を低濃度に含有する低濃度領域と、
    当該低濃度領域内に形成され、第１導電型不純物を中濃度に含有する中間濃度領域と、
    当該中間濃度領域内に形成され、第１導電型不純物を高濃度に含有する第１端子不純物領域と、
    前記低濃度領域内に形成され、当該低濃度領域の不純物と導電型もしくは濃度が異なる第２端子不純物領域とが形成され、
    前記第１端子が、前記第１端子不純物領域に接続され、
    前記第２端子が、前記第２端子不純物領域に接続されてなる半導体装置であって、
    前記第１端子と第２端子間の電流−電圧特性が所定の目標とする電流−電圧特性となるように、前記中間濃度領域の不純物濃度と、前記中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を規定することを特徴とする半導体装置の設計方法。
  15. 前記目標とする電流−電圧特性が、２００［Ａ／ｍｍ２］以下の電流範囲内で負性抵抗領域を有さない電流−電圧特性であることを特徴とする請求項１４に記載の半導体装置の設計方法。
  16. 前記第２端子不純物領域が、前記低濃度領域内に形成された第２導電型不純物領域内に形成され、第１導電型不純物を高濃度に含有してなる領域であって、
    当該半導体装置の耐圧が所定の目標とする電圧となるように、前記低濃度領域の不純物濃度を規定することを特徴とする請求項１４または１５に記載の半導体装置の設計方法。
  17. 前記低濃度領域の不純物濃度を、２０×１０１５［／ｃｍ３］以下に規定することを特徴とする請求項１６に記載の半導体装置の設計方法。
  18. 前記低濃度領域の不純物濃度を、１０×１０１５［／ｃｍ３］より小さく規定することを特徴とする請求項１７に記載の半導体装置の設計方法。
  19. 前記中間濃度領域の表面不純物濃度をｎａ×１０１７［／ｃｍ３］、前記中間濃度領域の形成に用いられるイオン注入マスクの開口部幅を２Ｌａ［μｍ］としたとき、
    （数５） ０．３７５＜ｎａ＜１．５
    （数６） ２Ｌａ＞−３．５ｎａ＋９．２５
    に規定することを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体装置の設計方法。
  20. 前記半導体装置が、ＬＤＭＯＳトランジスタであることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の設計方法。
  21. 前記半導体装置が、バイポーラトランジスタであることを特徴とする請求項１６乃至１９のいずれか１項に記載の半導体装置の設計方法。
  22. 前記第１導電型が、ｎ導電型であり、前記第２導電型が、ｐ導電型であることを特徴とする請求項１４乃至２１のいずれか１項に記載の半導体装置の設計方法。
  23. 第１端子と第２端子が設けられた半導体装置であって、当該半導体装置には、
    半導体基板の表層部において、第１導電型不純物を低濃度に含有する低濃度領域と、
    当該低濃度領域内に形成され、第１導電型不純物を中濃度に含有する中間濃度領域と、
    当該中間濃度領域内に形成され、第１導電型不純物を高濃度に含有する第１端子不純物領域とが形成され、
    前記半導体基板の内部において、前記低濃度領域内に、低濃度領域より第１導電型不純物を高濃度に含有してなる第２端子不純物領域が形成され、
    前記第１端子が、前記半導体基板上で、前記第１端子不純物領域に接続され、
    前記第２端子が、前記半導体基板の表層部に形成されたトレンチに埋め込まれ、側壁絶縁膜を介して前記第２端子不純物領域に接続されてなり、
    前記第１端子と第２端子間の電流−電圧特性において、
    前記低濃度領域と中間濃度領域の界面からなる第１接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ１［Ｖ］、電流密度をＩｂ１［Ａ／ｍｍ２］とし、
    前記中間濃度領域と第１端子不純物領域の界面からなる第２接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ２［Ｖ］、電流密度をＩｂ２［Ａ／ｍｍ２］とし、
    ＥＳＤが印加された時に前記第１端子と第２端子間に流れる最大電流密度をIＭＡＸ［Ａ／ｍｍ２］としたとき、
    （数７） Ｖｂ１≦Ｖｂ２
    （数８） Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２
    に設定されてなることを特徴とする半導体装置。
  24. 第１端子と第２端子が設けられた半導体装置であって、当該半導体装置には、
    第１導電型不純物を低濃度に含有する低濃度領域からなる半導体基板の一方の表層部において、
    第１導電型不純物を中濃度に含有する中間濃度領域と、
    当該中間濃度領域内に形成され、第１導電型不純物を高濃度に含有する第１端子不純物領域とが形成され、
    前記半導体基板のもう一方の表層部において、前記低濃度領域より第１導電型不純物を高濃度に含有してなる第２端子不純物領域が形成され、
    前記第１端子が、前記半導体基板の一方の表層部上で、前記第１端子不純物領域に接続され、
    前記第２端子が、前記半導体基板のもう一方の表層部上で、前記第２端子不純物領域に接続されてなり、
    前記第１端子と第２端子間の電流−電圧特性において、
    前記低濃度領域と中間濃度領域の界面からなる第１接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ１［Ｖ］、電流密度をＩｂ１［Ａ／ｍｍ２］とし、
    前記中間濃度領域と第１端子不純物領域の界面からなる第２接合に起因して特性線の勾配が急激に変化する屈曲点の電圧をＶｂ２［Ｖ］、電流密度をＩｂ２［Ａ／ｍｍ２］とし、
    ＥＳＤが印加された時に前記第１端子と第２端子間に流れる最大電流密度をIＭＡＸ［Ａ／ｍｍ２］としたとき、
    （数９） Ｖｂ１≦Ｖｂ２
    （数１０） Ｉｂ１＜ＩＭＡＸ＜Ｉｂ２
    に設定されてなることを特徴とする半導体装置。
  25. 前記IＭＡＸが、２００［Ａ／ｍｍ２］であることを特徴とする請求項２３または２４に記載の半導体装置。
  26. 前記半導体装置が、車載用の半導体装置であることを特徴とする請求項２５に記載の半導体装置。
  27. 前記半導体装置が、ダイオード、ＭＯＳトランジスタ、ＬＤＭＯＳトランジスタ、縦型ＤＭＯＳトランジスタ、ＵＰＤＲＡＩＮ−ＤＭＯＳトランジスタ、ＩＧＢＴもしくはＦＳ−ＩＧＢＴに、直列接続されることを特徴とする請求項２３乃至２６のいずれか１項に記載の半導体装置。
  28. 前記第１導電型が、ｎ導電型であることを特徴とする請求項２３乃至２７のいずれか１項に記載の半導体装置。
JP2004168730A 2003-08-06 2004-06-07 半導体装置 Expired - Fee Related JP4645069B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004168730A JP4645069B2 (ja) 2003-08-06 2004-06-07 半導体装置
US10/891,176 US7190027B2 (en) 2003-08-06 2004-07-15 Semiconductor device having high withstand capacity and method for designing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003288183 2003-08-06
JP2004168730A JP4645069B2 (ja) 2003-08-06 2004-06-07 半導体装置

Publications (2)

Publication Number Publication Date
JP2005072560A true JP2005072560A (ja) 2005-03-17
JP4645069B2 JP4645069B2 (ja) 2011-03-09

Family

ID=34117968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004168730A Expired - Fee Related JP4645069B2 (ja) 2003-08-06 2004-06-07 半導体装置

Country Status (2)

Country Link
US (1) US7190027B2 (ja)
JP (1) JP4645069B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253583A (ja) * 2005-03-14 2006-09-21 Fuji Electric Device Technology Co Ltd サージ電圧保護ダイオード
JP2012059912A (ja) * 2010-09-09 2012-03-22 On Semiconductor Trading Ltd 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
US8278683B2 (en) * 2008-08-06 2012-10-02 Texas Instruments Incorporated Lateral insulated gate bipolar transistor
CN101800246A (zh) * 2010-03-12 2010-08-11 上海宏力半导体制造有限公司 一种esd器件
US9627551B2 (en) * 2013-09-13 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Ultrahigh-voltage semiconductor structure and method for manufacturing the same
JP7327905B2 (ja) * 2017-07-07 2023-08-16 株式会社デンソー 半導体装置およびその製造方法
JP6870547B2 (ja) * 2017-09-18 2021-05-12 株式会社デンソー 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352070A (ja) * 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5160001B2 (ja) 2001-04-02 2013-03-13 富士電機株式会社 半導体装置の製造方法
US6768183B2 (en) 2001-04-20 2004-07-27 Denso Corporation Semiconductor device having bipolar transistors
JP2004095761A (ja) 2002-08-30 2004-03-25 Denso Corp 半導体装置
JP2005340465A (ja) 2004-05-26 2005-12-08 Fuji Electric Holdings Co Ltd 半導体装置の製造方法および半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352070A (ja) * 2000-04-07 2001-12-21 Denso Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253583A (ja) * 2005-03-14 2006-09-21 Fuji Electric Device Technology Co Ltd サージ電圧保護ダイオード
JP2012059912A (ja) * 2010-09-09 2012-03-22 On Semiconductor Trading Ltd 半導体装置

Also Published As

Publication number Publication date
US20050029589A1 (en) 2005-02-10
US7190027B2 (en) 2007-03-13
JP4645069B2 (ja) 2011-03-09

Similar Documents

Publication Publication Date Title
US8008723B2 (en) Semiconductor device including a plurality of diffusion layers and diffusion resistance layer
JP4772843B2 (ja) 半導体装置及びその製造方法
US7417282B2 (en) Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
JP5585593B2 (ja) 半導体装置
US20050285200A1 (en) Device for electrostatic discharge protection
JP2642904B2 (ja) 入出力端子での静電気放電に対してｍｏｓ集積回路を保護する装置
US7361957B2 (en) Device for electrostatic discharge protection and method of manufacturing the same
JP6610114B2 (ja) 半導体装置および半導体装置の製造方法
JP2009065026A (ja) 電気回路のスイッチング装置
US7271097B2 (en) Method for manufacturing a semiconductor protection element and a semiconductor device
JPH0324791B2 (ja)
JP2005045016A (ja) 半導体集積回路
JP4645069B2 (ja) 半導体装置
US8188568B2 (en) Semiconductor integrated circuit
US7439592B2 (en) ESD protection for high voltage applications
CN115485855A (zh) 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)
KR101522946B1 (ko) 반도체 장치
JP4547790B2 (ja) 半導体装置
JP2005259953A (ja) 半導体装置
JP2012028380A (ja) 半導体装置
KR20010029964A (ko) 반도체 집적회로용 입출력 보호 장치
JP2005311211A (ja) 横形半導体装置
JPS62141754A (ja) 高耐圧半導体装置
JP4549071B2 (ja) 半導体装置
JP2024101650A (ja) ダイオード回路及び回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101109

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101122

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4645069

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees