CN115485855A - 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET) - Google Patents

具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET) Download PDF

Info

Publication number
CN115485855A
CN115485855A CN202280001140.3A CN202280001140A CN115485855A CN 115485855 A CN115485855 A CN 115485855A CN 202280001140 A CN202280001140 A CN 202280001140A CN 115485855 A CN115485855 A CN 115485855A
Authority
CN
China
Prior art keywords
substrate
buried
island
source
jfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280001140.3A
Other languages
English (en)
Inventor
丘树坚
马晨月
王兆伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hong Kong Applied Science and Technology Research Institute ASTRI
Original Assignee
Hong Kong Applied Science and Technology Research Institute ASTRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/716,178 external-priority patent/US20230327018A1/en
Application filed by Hong Kong Applied Science and Technology Research Institute ASTRI filed Critical Hong Kong Applied Science and Technology Research Institute ASTRI
Publication of CN115485855A publication Critical patent/CN115485855A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

由碳化硅(SiC)晶片制成的集成的MOSFET‑JFET器件具有N+源极、P体二极管和上N区，在多晶硅栅极的侧壁上形成垂直MOSFET。上N区下方的N衬底形成漂移区，其被JFET夹住以限制饱和电流。MOSFET之间形成沟槽。通过对沟槽的底部和侧壁进行掺杂以在N衬底上形成P+抽头而形成了JFET。N衬底内的P岛形成在P+抽头下方。这些P岛在靠近表面的地方比较宽，但越深入N衬底，随着垂直间距的增加而逐渐变窄。这种P岛的渐变为JFET耗尽区提供了一种锥形形状，它夹住了N衬底中的MOSFET漂移区，以限制饱和电流并降低线性区的导通电阻。

Description

具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应 晶体管(MOSFET)
技术领域
本发明涉及短路保护电路，特别涉及高压晶体管的保护器件。
背景技术
电力电子设备必须在高电压下提供大电流。标准的硅金属氧化物半导体(MOS)工艺晶体管无法处理如此高的电压和电流，因此可以使用碳化硅(SiC)衬底而不是硅衬底。集成电路(IC)很容易因短路而损坏，其中负载突然降低，从而造成破坏性的过电流。
图1显示现有技术的SiC MOS晶体管的电流-电压曲线。SiC和Si金属氧化物半导体场效应晶体管(MOSFET)具有相似的I-V曲线，但SiC晶体管可以承载更高的电流并可以在更高的电压下工作。为了提高效率和防止过热，在使用大电流时，漏极-源极的导通电阻RDSON需要是较低值。RDSON是曲线102在较低电压下的斜率，处于晶体管运行的线性区域。在较高的漏极电压下，晶体管进入饱和工作区，其中漏极电流ID对漏极电压VDS的依赖性较小。此饱和电流IDSAT不能太高，否则当短路导致饱和电流流动时可能会发生损坏。
因此，希望有较低的导通电阻RDSON和较低的饱和电流IDSAT，以获得具有良好短路保护的更有效的SiC器件。
除了MOSFET器件之外，结型场效应晶体管(JFET)器件也可以通过SiC制造工艺形成。JFET器件没有氧化物栅极，而是有一个pn结耗尽区，该耗尽区延伸以夹住导电沟道，从而调节电流。与MOSFET器件相比，JFET器件往往具有较低的导通电阻RDSON和较低的饱和电流IDSAT。但是，JFET器件是常开型器件，而MOSFET器件是常关型器件。尽管JFET器件具有较好的I-V特性，但JFET器件的这种常开特性使电路设计变得困难。
图2显示现有技术的SiC级联JFET共封装器件。一个硅MOSFET和一个碳化硅JFET封装在一起，作为一个商业产品。键合线(Bonding wires)将硅管芯(die)与共同封装内的SiC管芯连接起来。
Si MOSFET 304的漏极连接到SiC JFET 306的源极。当Si MOSFET 304的栅极G被驱动至低电平时，Si MOSFET 304停止传导电流，从而阻止电流从封装端子D和S之间的常开SiC JFET 306流过。
图3显示图2的现有技术SiC级联JFET共封装器件的I-V特性。曲线108是图2的级联共封装器件的I-V特性，而曲线104是标准SiC MOSFET的I-V特性。曲线108在线性区域有一个较高的初始斜率，这意味着与传统MOSFET相比，它有较高的RDSON，但有较低的饱和电流IDSAT。因此，级联JFET-MOSFET器件实现了比单个MOSFET更好的短路性能，同时能够以较低的短路能量耗散被关断。
虽然有用，但共同封装器件体积大且昂贵。希望有一种同时具有JFET和MOSFET的集成器件。希望有一种同时具有由SiC形成的MOSFET和JFET器件的集成器件。希望有一种具有良好短路保护和低导通电阻的SiC MOSFET器件。希望有一种具有集成特性的SiCMOSFET-JFET器件，可塑造其I-V曲线以获得更好的线性区域效率和更好的短路保护。
附图说明
图1显示现有技术的SiC MOS晶体管的电流-电压曲线。
图2显示现有技术的SiC级联JFET共封装器件。
图3显示图2的现有技术SiC级联JFET共封装器件的I-V特性。
图4是具有导通电阻微调p岛的集成MOSFET-JFET器件的截面图。
图5A-5B是图4的具有导通电阻微调p岛的集成MOSFET-JFET器件的电气图。
图6突出显示集成MOSFET-JFET器件中P岛的渐变。
图7突出显示饱和模式下的耗尽区和漂移区。
图8突出显示饱和模式下漂移区中的电流流动。
图9突出显示线性模式下的耗尽区和漂移区。
图10突出显示线性模式下的电流流动。
图11确定图12-14的水平横截面的位置。
图12是穿过SiC MOSFET源极的水平截面图。
图13是穿过JFET的水平截面图。
图14是穿过P岛的水平截面图。
具体实施方式
本发明涉及一种高压器件的改进。下面的描述是为了使本领域普通技术人员能够在特定应用及其要求的背景下制造和使用本发明。对于本领域的技术人员来说，对优选实施例的各种修改是显而易见的，本文定义的一般原则也可应用于其它实施例。因此，本发明并不打算局限于所示和所述的特定实施例，而是要给予符合本文所公开的原则和新颖特征的最广泛的范围。
图5是具有导通电阻微调P岛的集成MOSFET-JFET器件的截面图。垂直MOSFET由N+源极32、P区30、上N区56和多晶硅栅极22形成。JFET由P+抽头36和N衬底50形成。P岛44作为JFET的延伸结构，形成I-V曲线。
高掺杂N+SiC晶片衬底形成N+漏极52，漏极金属28形成在背面。N+漏极52非常厚，例如150-350μm，支撑其他薄层(小于20μm)作为机械衬底或晶片。轻掺杂N衬底50与P岛44一起作为一个或多个外延层生长在N+漏极52上。
P岛44以沟槽20为中心。在N衬底50内较深的P岛44比更靠近顶面的更宽的P岛44有更窄的宽度。此外，对于较深的P岛44，P岛44之间的垂直间距会增加。如稍后在图10中所示，P岛44的宽度和间距的这种渐变，为较低的漏极-源极电压的线性区域提供了较低的导通电阻RDSON，同时为饱和区域较高的漏极-源极电压降低了饱和电流IDSAT。因此P岛44更好地塑造或修饰了I-V曲线。
P区30通过P+抽头36连接到源极金属26，同时N+源极32也与源极金属26接触。N+源极32、P+抽头36、P区30、N衬底50、P岛44、上N区56和N+漏极52全部都是碳化硅(SiC)。
上N区56形成在N衬底50的顶部，例如通过外延生长。上N区56具有比N衬底50稍高的掺杂度，并提供更好的导电率。
外延生长或注入可用于在上N区56上方形成P区30，并在上N区56上方形成N+源极32。垂直MOSFET的垂直N-P-N结构是由N+源极32、P区30、上N区56产生的。
P区30形成由多晶硅栅极22控制的MOS沟道。N+源极32是源极，连接到源极金属26，上N区56是漏极，通过N衬底50和N+漏极52连接到漏极金属28。
栅极氧化物25在多晶硅栅极22的三个侧面的P区30、N+源极32和上N区56上生长，其可以在切入N+源极32、P区30和上N区56的沟槽中形成。栅极氧化物25将P区30、N+源极32和上N区56与多晶硅栅极22隔开。绝缘体24将源极金属26与多晶硅栅极22隔离开。
沟槽20形成在N衬底50中。沟槽20以P岛44为中心，但不接触P岛44。P+抽头36形成在沟槽20的底部和侧壁上，例如通过离子注入。P+抽头36具有比P区30更高的掺杂度，并在N+源极32下方与P区30融合。源极金属26沉积在沟槽20的壁上和N+源极32上方。源极金属26与P+抽头36和N+源极32形成欧姆接触或肖特基接触。
P+抽头36和N衬底50形成JFET器件。随着漏极-源极电压的增加，P+抽头36下的耗尽区增加并接触最上面的P岛44，以最上面的P岛44的形状扩展耗尽区。最上面的P岛44延伸超过沟槽20的拐角，以屏蔽沟槽20中P+抽头36的JFET，防止电流在JFET沟道处拥挤。
较低的P岛44由扩大的耗尽区达到较高的漏极-源极电压。这些较低的P岛44逐渐变窄，提供一个逐渐变宽的通过N衬底50的电流路径。这种较宽的电流路径导致线性区域中的导通电阻较低并且饱和区域中的Idsat较低。
图5A-5B是图4的具有导通电阻微调p岛的集成MOSFET-JFET器件的电气图。
在图5A中，集成的MOSFET-JFET器件100具有由N+源极32、P区30和作为漏极的上N区56形成的SiC MOSFET，其栅极端子G控制多晶硅栅极22，多晶硅栅极22被栅极氧化物25分隔。MOSFET的漏极，上N区56，通过N衬底50和N+漏极52连接到漏极端子D。
集成的MOSFET-JFET器件100还具有由P+抽头36(其连接到源极端子S)和N衬底50(其通过N+漏极52连接到漏极端子D)形成的SiC JFET。
在图5B中，集成的MOSFET-JFET器件100具有串联连接在端子S、D之间的SiCMOSFET 504和SiC JFET 506。源极端子S连接到SiC MOSFET 504的源极和SiC JFET 506的结栅极端子。当SiC MOSFET 504的栅极G为低电平时，电流不会通过SiC MOSFET 504流到SiC JFET 506，切断端子S、D之间的电流。SiC MOSFET 504是一个n沟道晶体管(NMOS器件)。
图6突出显示集成MOSFET-JFET器件中P岛的渐变。每个沟槽20下的P岛44，深度越深入N衬底50，宽度W1、W2、W3就连续变更窄。此外，P岛44之间的垂直间距G1、G2、G3随着在N衬底50中的深度而增加。最上面的P岛44和P+抽头36之间的间距G1小于间距G2和G3。
例如，宽度W1、W2、W3可以是6μm、2μm和1μm，而G1、G2、G3可以分别是2μm、3μm和4μm。沟槽20的深度可以是3μm，多晶硅栅极深度可以是1μm，包括N+源极32和P区30。
图7突出显示饱和模式下的耗尽区和漂移区。饱和模式发生在高漏极-源极电压下。JFET器件有一个P+抽头36和N衬底50的反向偏置pn结，形成一个耗尽载流子的耗尽区。耗尽区72中的电子因为被电场拉入P+抽头36而降低密度。在耗尽期间，在N衬底50中更深的电子可以被拉入P岛44。
耗尽区72的形状由P岛44的宽度的锥度和漏极-源极电压控制。电场横向延伸到P岛44的侧面一小段距离，使耗尽区72呈现锥形形状。随着漏极-源极电压进一步增加，耗尽区72就越深，因为它进一步耗尽，锥形将趋向于更矩形的形状。
漂移区70形成在耗尽区72之间。漂移区70也具有锥形或圆锥形形状，顶部窄，底部宽。漂移区70没有耗尽载流子，但是N衬底50的相对低掺杂限制了电流流动。
图8突出显示饱和模式下漂移区中的电流流动。饱和模式发生在高漏极-源极电压下。JFET器件有一个P+抽头36和N衬底50的反向偏置pn结，形成耗尽区72。耗尽区72的锥形形状是由P岛44的锥形宽度造成的。在较高的Vds电压下，JFET器件效应会随着相邻P+抽头36和P岛44之间的漂移区70的宽度而挤压或减小。漂移区70的这种挤压会随着Vds增加而减小电流，以产生JFET效应。
在饱和模式期间，高Vds导致耗尽区72一直向下到达N+漏极52。来自N+源极32、P区30和N衬底50的MOSFET器件的电流必须流过N衬底50中漏极的漂移区70，才能到达N+漏极52和漏极金属28。电流拥挤发生在漂移区70的顶部附近，是P岛44最宽的地方。漂移区70底部附近的电流拥挤较少，是P岛44较小的地方。因此，电流在漂移区70的底部更容易流动，阻力更小，而在漂移区70的顶部电流更受限制，阻力更大，是P岛44很宽的地方，从而挤压漂移区70。在较高的漏极-源极电压下，耗尽区72的底部进一步耗尽，并进一步增加漂移区70的底部的电阻。因此，饱和电流受到JFET效应的限制，夹断漂移区70的顶部附近的电流走廊。
图9突出显示线性模式下的耗尽区和漂移区。线性模式发生在比饱和模式更低的漏极-源极电压下。JFET器件具有P+抽头36和N衬底50的反向偏置pn结，形成耗尽载流子的耗尽区。耗尽区72中的电子因为被电场拉入P+抽头36而降低密度。
与饱和模式相比，在线性模式中，电压没有高到足以使耗尽区72一直向下到达N+漏极52。相反，耗尽区72在N衬底50的中途位置终止。在线性模式期间，耗尽区的深度72随漏极电压Vds的变化而变化。随着Vds增加，耗尽区72向N衬底50更深处移动。然而，当耗尽区72第一次接触到一个新的P岛44的顶部时，整个P岛44变得带电，耗尽区72围绕该P岛44延伸。因此P岛44会导致耗尽区72随着Vds的增加而跳到更深的深度。P岛44的形状和位置可用于控制耗尽区72的形状。
图10突出显示线性模式下的电流流动。在最上面的P岛44之间的顶部耗尽区72的宽度在线性模式下比在饱和模式下更窄，因为耗尽区72从P岛44侧向延伸的距离更小，在线性区域的Vds更低。这使得电流更容易流动，电阻更低。
而且，耗尽区72并没有一直向下到达N+漏极52，因此在线性模式下漂移区70延伸到耗尽区72下方。电流可以侧向流过漂移区70，在不是耗尽区72的一部分的P岛44周围或之间流动。这些额外的电流路径降低了线性模式的导通电阻。
更深的P岛44之间的较宽间距提供比上部P岛44更宽的横向电流路径。这导致线性区域中的Ids-Vds曲线变陡。这个更陡峭的I-V曲线意味着漏极-源极电阻比其他情况下更低，因为更深的P岛44的间距更宽。此外，P岛44的更宽间距将进一步降低饱和模式中的Idsat。
因此，集成的MOSFET-JFET器件在线性区域提供了较低的导通电阻，这提高了器件效率。此外，在饱和区域，饱和电流受到限制而减小，从而提供更好的短路保护。P岛44的几何形状可以调整，例如通过使用电路模拟，以提供一个最佳权衡。特别是，增加漂移区70的宽度可以增加电流，而缩小耗尽区72的宽度可以增加导通电阻Rdson。P岛44使得耗尽区72的宽度对于不同的深度和Vds而变化，从而使得降低饱和电流和降低线性区域的Rdson。因此，锥形P岛44允许更好地权衡饱和电流和Rdson，这在没有锥形P岛44的情况下是可能的。
图11在垂直截面图上确定了图12-14的水平截面图的位置。图11与图4相同，但有更深的沟槽20。截面62如图12所示，穿过N+源极32、沟槽20中的源极金属26、栅极氧化物25和多晶硅栅极22。截面64如图13所示，穿过上N区56、P+抽头36和沟槽20中的源极金属26。截面66如图14所示，穿过N衬底50和P岛44。
图12是穿过SiC MOSFET的源极的水平截面。图12显示了图11所示的截面62，其穿过N+源极32、沟槽20中的源极金属26、栅极氧化物25和多晶硅栅极22。
N+源极32可以在沟槽20周围形成一个圆环或环形，在沟槽20中填充源极金属26。栅极氧化物25将N+源极32与多晶硅栅极22隔开。多晶硅栅极22连接在一起，形成网格围绕住圆环形的N+源极32，圆环形的N+源极32又围绕住沟槽20。
图13是穿过JFET的水平截面。图13显示了穿过上N区56、P+抽头36和沟槽20中的源极金属26的横截面64。P+抽头36在沟槽20周围形成一个圆环阵列。这些P+抽头36圆环之外是上N区56.
沟槽20和P+抽头36圆环的中心可以与P岛44的中心对齐，P岛44位于截面64下方，稍后在图14中会有显示。P+抽头36的这种放置有助于引导JFET和MOSFET沟道电流注入到上N区56，从相邻的一对P岛44之间穿过，而不是在P岛44(未显示，但在沟槽20下方)附近。这种对齐改善了电流的扩散并降低了导通电阻。
图14是穿过P岛的水平截面。图14显示穿过N衬底50和P岛44的截面66。
一个中心P岛44被8个P岛44包围。电流穿过P区30和栅极氧化物25之间的界面，然后流入上N区56，然后在P岛44和图周边(远离中心P岛44)之间穿过N衬底50。
替代实施例
发明人补充了若干其他实施例。例如，上N区56提供双掺杂分布的双漂移区。漂移区70包括具有较低电阻的较高掺杂的上N区56，以及在N衬底50中具有较低掺杂和较高电阻的较低漂移区。使用上N区56的这种双漂移区可以提高正向电流和降低Rdson。
虽然已经显示了每个沟槽20下方有3个P岛44，但是每个沟槽20下也可以有四个P岛44，或者一些其他数量的P岛44。可以使用不同的锥度，例如宽度的线性减小，或非线性减小。P岛44之间的垂直间距可以随着在衬底中的深度增加而增加，也可以是相同的垂直间距，或者可以随着深度增加而减小。可以使用更复杂的垂直间距分布，既随深度增加又随深度减小，例如有两个或更多的拐点，尤其是当P岛44的数量为3或更多时。间距和宽度可以根据电路仿真结果确定或调整。宽度和间距可以有不同的锥度。
可以使用不同的尺寸、形状、布局和分布。各层的厚度可以根据所使用的特定工艺进行调整。掺杂水平和掺杂剂密度可以不同。可以使用各种结构组合。沟槽20可以部分或全部使用源极金属26或一些其他材料来填充。源极金属26的厚度可以更厚，可以填满沟槽20，也可以在沟槽20的壁和底部非常薄。
P+抽头36可以是与沟槽20的侧壁上的源极金属26接触而不接触沟槽20的底部的源极金属26的掩埋层。P+抽头36不必接触N+源极32，但可以在其间有另一层。P+抽头36可以通过掺杂沟槽20的底部和侧壁来形成。
晶体管阈值电压VTH对于增强型器件可以大于零，或者对于耗尽型器件可以小于零。可以调整P区30和N衬底50或上N区56的掺杂水平以调整阈值。
作为掺杂水平的一个示例，N衬底50可以是1014到1018，P区30可以是1014到1018，P+岛44、P+抽头36、N+源极32和N+漏极52可以是1017到1021，上N区56可以是1015到1019。
P区30和沟槽20的中心可以与P岛44的中心对齐，如图所示，也可以有其他对齐方式。P+抽头36到P区30的过渡可以右移或左移。P区30可以比P+抽头36更深或更厚，或比P+抽头36更浅，只要P区30与P+抽头36接触。其他区域可以在多晶硅栅极22下方有更厚的场氧化物，与金属层的接触可以在这些场氧化层区域上与多晶硅栅22接触，或在某些工艺中直接在栅极氧化物25上接触。
当整体正电荷和负电荷平衡时，电荷平衡得到改善，这发生在N衬底50的总体掺杂水平与P岛44的总体掺杂水平大致相同时，在岛的长度上集成。
P岛44可以布置成如图14所示的(8+1)N图案，其中一个中心P岛44被8个P岛44包围，也可以是其他图案，如(3+1)N,(4+1)N,…(M+1)N图案。N表示器件在二维空间中的单元重复数。对于一个真实器件，数字N可能很大，例如>100。P岛44可以以沟槽20的中心为中心，也可以偏离中心，并且可以是对称的或不对称的。
可能有多种IC半导体制造工艺。可以用各种专业机器和工艺来制造光掩模，包括直接写入以烧掉金属化层而不是光致抗蚀剂。扩散、氧化物生长、蚀刻、沉积、离子注入和其他制造步骤的多种组合都可以使它们在IC上创建的最终图案由光掩模控制。虽然已经描述了电路仿真或对晶体管建模，特别是对漏极电流进行建模，但可以对其他电流(例如二极管电流、衬底泄漏电流等)进行建模，也可以对其他器件(例如电容器、电阻器等)进行建模。
一些蚀刻步骤可以是干式沟槽蚀刻，以获得更锐利的边缘。工艺步骤的顺序以及工艺步骤本身的变化可以有所改变。当功率晶体管集成到更大的器件上时，可以添加额外的工艺步骤，例如用于清洁或用于额外的金属层或用于其他晶体管类型，如标准互补金属氧化物半导体(CMOS)晶体管。
多晶硅栅极22可以在顶部被电介质覆盖，该电介质可以被诸如钨的金属覆盖，以便为源极金属26提供更好的粘附性，同时使多晶硅栅极22绝缘。可以使用其他复合层。
虽然沟槽20已被显示为比MOSFET更深，但沟槽可以更浅，上N区56可以更深。可以调整P区30在沟道中的精确位置。
可以添加P+或N+抽头，并且可以将它们合并成条状或甚至环状。P+抽头可以在所有4个侧面或仅在一侧面围绕集成的MOSFET-JFET器件100。这些器件可以排列或复制，例如通过重复MOSFET或JFET结构。
可以通过删除上N区56并将其替换为N衬底50来简化该器件。上N区56可以被认为是N衬底50的掺杂程度较高的部分。该器件可以通过只有一个多晶硅栅极22和两个沟槽20来进一步简化。沟槽20可以在多晶硅栅极22周围形成一个环。
区域之间的间距和它们的厚度可以变化，取决于工艺设计规则，并且可以针对集成的MOSFET-JFET器件100的期望特性进行调整。可以使用不同水平宽度的扩散区域如N+源极32。栅极的不同沟道长度可用于调整阈值电压和直流泄漏。可能存在各种寄生电容。集成的MOSFET-JFET器件100的布局和几何形状会影响其性能。
诸如上、下、在…上、在…下、水平、垂直、内、外等术语是相对的，取决于视角，并不意味着将本发明限制在特定的视角。器件可以旋转，使垂直的就是水平的，水平的就是垂直的，所以这些术语是取决于观察者的。只要这两个方向基本上相互垂直，一条线或方向被认为是垂直的，而另一条线或方向就被认为是水平的。
多晶硅栅极22已显示为小矩形，但也可以有各种形状，并且可以在栅极或多晶硅层上或通过与金属层的接触相互连接。多晶硅栅极22可以通过这些金属接触来连接控制信号，图中未显示。多晶硅栅极22也可以是浮动的，或者可以电容耦合到控制或电源节点。多晶硅栅极22可以是标准多晶硅或各种其他栅极材料。多晶硅栅极22下方的栅极氧化物25可以是栅极氧化物，也可以是较厚的场或隔离氧化物，还可以是两者的组合，如多晶硅栅极22下方是厚氧化物，但靠近P、N源、沟道、漏区的侧壁上是薄的栅极氧化物。
可以使用各种材料。尽管掺杂浓度在一个区域内趋于变化，但与区域边界附近掺杂浓度的快速变化相比，掺杂浓度仍然可以被认为是相对恒定的。
衬底，N衬底50，基本上是平面的，尽管由于特征被蚀刻到顶表面中，其上表面可能存在变化。MOSFET结构基本上垂直于衬底的平坦表面。多晶硅栅极22的侧壁可以稍微倾斜，可能在垂直于衬底的大体平坦表面的20度以内。多晶硅栅极22的两个侧壁之间的中心线可以是近乎垂直的，与垂直于衬底平面的夹角不超过20度。
用于制造集成的MOSFET-JFET器件100的半导体工艺可以有若干变型。备选方案可以以各种方式组合，或单独使用或以其他组合使用。
虽然已经描述了N衬底50，但是P衬底可以用p型衬底中的深N阱或者双阱或多阱工艺来代替。所有P和N类型都可以交换，使用P衬底而不是N衬底50。可以添加各种替代晶体管技术，例如双极或BiCMOS。
虽然已经呈现了对电流流动和运行的描述，但这些都是理论上的，这些理论可能是不完整的，或者甚至是不正确的。特别是对于小型器件，电流可能以不寻常的方式流动，并使用尚未彻底研究和理解的机制。
电流本身可能在各个位置散开或聚集在一起，因此电流可能不沿直线流动，或者电流的一部分可能沿直线流动，但电流流动的边缘可能在障碍物(如扩散区域边缘)周围绕过或弯曲。因此，电流流向被简化和平均化，可以忽略端点连接，例如与外部金属线的接触，以及边缘和边界效应。
可以使用扩散和其他区域中的切口。可以替换其他形状和物理布局，例如混合手指状。区域可以合并在一起，例如当从上方查看布局时形成环形或甜甜圈形状。
可以使用n沟道、p沟道或双极晶体管、或这些晶体管内的结来实现器件。可以增加栅极长度，以提供更好的保护免受损坏。
可以使用不同的晶体管、电容器、电阻器和其他器件尺寸，可以使用各种布局布置，例如多脚、环形、甜甜圈形或不规则形状的晶体管。可以添加额外的抽头、保护环、晶体管和其他元件。
各层的最终轮廓和形状可以根据所使用的工艺而不同。特别是，较深的层可能会相对于掩模布局而移动。此外，掩模边缘和最终加工的边界可能因工艺步骤而不同。
集成的MOSFET-JFET器件100的形状可以不同，例如具有更圆的底部或场氧化物边界。
本发明的背景部分可以包含关于本发明问题或环境的背景资料，而不是描述他人的现有技术。因此，在背景技术部分中包含的材料并不是申请人对现有技术的承认。
本文描述的任何方法或过程都是机器实施的或计算机实施的，旨在由机器、计算机或其他设备来执行，而不打算在没有机器辅助的情况下仅由人类执行。产生的有形结果可以包括报告或其他机器生成的显示在诸如计算机显示器、投影设备、音频生成设备和相关媒体设备的显示设备上，可以包括也是机器生成的硬拷贝打印输出。其他机器的计算机控制是另一个有形的结果。
所述的任何优点和好处不一定适用于本发明的所有实施例。当“装置”一词出现在权利要求元素中时，申请人意在该权利要求元素落入35USC第112节第6款的规定。通常，在“装置”一词之前有一个或多个词的标签。在“装置”一词前面的一个或多个词是一个标签，目的是为了便于权利要求元素的引用，而不是为了表达结构上的限制。这种装置加功能的权利要求不仅要涵盖本文所述的用于执行该功能的结构及其结构等同物，而且要涵盖等效结构。例如，虽然钉子和螺钉具有不同的构造，但它们是等效结构，因为它们都执行紧固功能。未使用“装置”一词的权利要求不落入35USC第112节第6款的规定。信号通常是电子信号，但也可以是光信号，例如可以通过光纤线路传输。
对本发明实施例的上述描述是为了说明和描述的目的而提出的。它并不打算是详尽的，也不打算将本发明限制在所公开的精确形式中。根据上述教学，许多修改和变化是可能的。其目的是本发明的范围不受本详细说明的限制，而是受附于权利要求书的限制。

Claims (20)

1.一种集成的金属氧化物半导体场效应晶体管(MOSFET)-结型场效应晶体管(JFET)器件，包括：
漏极接触，其形成在高掺杂半导体衬底的背面，所述高掺杂半导体衬底具有高浓度的第一掺杂类型；
衬底，其形成在所述高掺杂半导体衬底的顶面上，所述衬底具有低浓度的所述第一掺杂类型；
埋岛，其形成在所述衬底内，并位于所述高掺杂半导体衬底上方，所述埋岛具有与所述第一掺杂类型极性相反的第二掺杂类型，所述埋岛被所述衬底与所述顶面隔开，并被所述衬底与所述背面隔开；
沟槽，其从顶面进入所述衬底而形成，所述沟槽的侧壁和底部掺有所述第二掺杂类型，以形成接触所述衬底的JFET抽头；
其中，所述沟槽形成在其中一个所述埋岛的上方，其中由所述JFET抽头和所述衬底形成JFET；
其中，所述埋岛都在饱和模式期间产生的耗尽区内，其中所述埋岛中下面的埋岛在线性模式期间不在所述耗尽区内；
多晶硅栅极，其形成在所述沟槽与另一沟槽之间；
源极，其形成在靠近所述多晶硅栅极的顶面，所述源极具有高浓度的所述第一掺杂类型；
体区，其形成在靠近所述多晶硅栅极的源极下方，所述体区连接到所述JFET抽头；
其中，所述体区在被所述多晶硅栅极偏压时形成MOSFET的沟道，所述沟道用于在所述源极和所述衬底之间传导电流；
其中，所述体区具有低浓度的所述第二掺杂类型，其中所述低浓度比所述高浓度至少低一个数量级；以及
栅极氧化物，其将所述多晶硅栅极与所述源极、所述体区和所述衬底隔离。
2.根据权利要求1所述的集成MOSFET-JFET器件，还包括：
源极金属，其位于所述顶面上方，用于连接第一端子；
从所述源极金属到所述源极的接触；
从所述源极金属到所述JFET抽头的接触；
背面金属，其形成背面接触，其中所述背面金属用于连接到第二端子。
3.根据权利要求2所述的集成MOSFET-JFET器件，其中，所述MOSFET是垂直器件，其电流流过形成在所述体区中的所述沟道，所述沟道与所述高掺杂半导体衬底的平面基本正交。
4.根据权利要求3所述的集成MOSFET-JFET器件，其中，所述JFET抽头具有比所述体区更高浓度的第二掺杂类型；
其中，所述衬底还包括上漏极区，其形成在所述衬底的顶部，邻近所述多晶硅栅极，且在所述体区下方；
其中，所述上漏极区的所述第一掺杂类型的浓度高于所述衬底中的所述低浓度的所述第一掺杂类型；
其中，所述上漏极区和所述衬底形成双漂移区，其具有降低的导通电阻。
5.根据权利要求4所述的集成MOSFET-JFET器件，其中所述埋岛还包括：
最上面的埋岛，其与所述JFET抽头相隔第一间距，并具有第一宽度；
中间埋岛，其与所述最上面的埋岛相隔第二间距，并具有第二宽度；
下面的埋岛，其与所述中间埋岛相隔第三间距，并具有第三宽度。
6.根据权利要求5所述的集成MOSFET-JFET器件，其中，所述最上面的埋岛、所述中间埋岛和所述下面的埋岛均以所述沟槽为中心。
7.根据权利要求5所述的集成MOSFET-JFET器件，其中，所述第一宽度比所述第二宽度宽，且所述第二宽度比所述第三宽度宽；
其中所述最上面的埋岛、所述中间埋岛和所述下面的埋岛形成锥形结构。
8.根据权利要求7所述的集成MOSFET-JFET器件，其中，所述第一间距小于所述第二间距，且所述第二间距小于所述第三间距；
其中，对于在所述衬底中更深的埋岛，所述埋岛之间的垂直间距增加；
其中，在所述线性模式期间，所述衬底中的所述漂移区的导通电阻通过增加所述衬底中深处的埋岛之间的垂直间隔而减小。
9.根据权利要求8所述的集成MOSFET-JFET器件，还包括：
多个沟槽，所述多个沟槽中的每个沟槽具有一个JFET，在所述沟槽下方有多个所述埋岛；
多个MOSFET，每个MOSFET都有一个多晶硅栅极，所述多晶硅栅极通过栅极氧化物与所述源极、所述体区和所述衬底分开。
10.根据权利要求8所述的集成MOSFET-JFET器件，其中，所述衬底、埋岛和高掺杂半导体衬底都由碳化硅(SiC)形成。
11.根据权利要求10所述的集成MOSFET-JFET器件，其中，所述体区具有低浓度的所述第二掺杂类型，且所述衬底具有低浓度的所述第一掺杂类型；
其中，通过所述MOSFET的晶体管电子电流从所述源极金属流向所述源极，流过形成在所述体区中的所述沟道，流过所述衬底，并在所述埋岛之间流向所述高掺杂半导体衬底，流向所述漏极接触；
其中，所述晶体管电子电流由施加到所述多晶硅栅极的栅极电压而调制，所述栅极电压被独立控制，独立于由施加在所述源极金属和所述漏极接触之间的漏极-源极电压；
其中，通过所述MOSFET的晶体管电子电流还被所述JFET调制，所述JFET根据较高的漏极-源极电压而增加所述埋岛之间的所述耗尽区，其中所述耗尽区的增加减小了所述衬底中的漂移区，其中流过所述MOSFET的所述晶体管电子电流流经所述衬底。
12.根据权利要求11所述的集成MOSFET-JFET器件，其中，所述第一掺杂类型是n型，且所述第二掺杂类型是p型。
13.一种集成器件，包括：
半导体衬底，其形成N+漏极；
漏极金属，其形成在所述半导体衬底的背面以接触所述N+漏极；
N衬底，其形成在所述半导体衬底与所述背面相对的那面之上；
沟槽，其形成在所述N衬底中，所述沟槽在与所述背面相对的顶面上；
P+抽头，其形成在所述沟槽的侧面和底部；
N+源极，其形成在所述顶面；
P体二极管，其形成在所述N+源极和所述N衬底之间并与所述P+抽头接触；
栅极；
栅极氧化物，其将所述栅极与所述N+源极、所述P体二极管和所述N衬底分开；
沟道层，其响应于施加到所述栅极上的偏置电压而形成在靠近所述栅极氧化物的所述P体二极管中，所述沟道层在所述N+源极和所述N衬底之间导电；
源极金属，其形成在所述顶面上，所述源极金属与所述N+源极和所述P+抽头接触；
第一掩埋P岛，其形成在所述N衬底内并被所述N衬底包围，所述第一掩埋P岛位于所述沟槽下方，并通过所述N衬底与所述P+抽头隔开第一垂直间距，所述第一掩埋P岛具有第一宽度；
第二掩埋P岛，其形成在所述N衬底内并被所述N衬底包围，所述第二掩埋P岛位于所述沟槽下方，并通过所述N衬底与所述第一掩埋P岛隔开第二垂直间距，所述第二掩埋P岛具有第二宽度；
第三掩埋P岛，其形成在所述N衬底内并被所述N衬底包围，所述第三掩埋P岛位于所述沟槽下方，并通过所述N衬底与所述第二掩埋P岛隔开第三垂直间距，所述第三掩埋P岛具有第三宽度；
其中，所述第三垂直间距大于所述第二垂直间距；
其中，所述第二垂直间距大于所述第一垂直间距，
其中，掩埋P岛的垂直间距随着掩埋P岛在所述N衬底内的深度的增加而增加。
14.根据权利要求13所述的集成器件，
其中所述第一宽度大于所述第二宽度；
其中所述第二宽度大于所述第三宽度；
其中，掩埋P岛的宽度随着掩埋P岛在所述N衬底内的深度的增加而减小。
15.根据权利要求13所述的集成器件，其中所述N衬底、所述第一、第二和第三掩埋P岛、所述P体二极管、所述P+抽头和所述N+源极是由碳化硅(SiC)层在所述半导体衬底上方形成的，所述半导体衬底也是碳化硅(SiC)。
16.根据权利要求15所述的集成器件，其中，所述P体二极管具有低掺杂浓度，低于所述N+源极的掺杂浓度。
17.一种锥形耗尽区器件，包括：
高掺杂半导体衬底，其具有高浓度的第一掺杂类型；
漏极接触，其形成在所述高掺杂半导体衬底的背面；
衬底，其形成在所述高掺杂半导体衬底的顶面上，所述衬底具有低浓度的所述第一掺杂类型；
多个沟槽，所述多个沟槽中的每个沟槽的侧壁和底部掺杂有第二掺杂类型，以形成接触所述衬底的结型场效应晶体管(JFET)抽头；
多列埋岛，每列埋岛位于所述多个沟槽的一个沟槽下方，每列埋岛包括：
第一埋岛，其形成在所述衬底内并被所述衬底包围，所述第一埋岛位于一个沟槽下方，并通过所述衬底与所述JFET抽头隔开第一垂直间距，所述第一埋岛具有第一宽度；
第二埋岛，其形成在所述衬底内并被所述衬底包围，所述第二埋岛位于所述沟槽下方，并通过所述衬底与所述第一埋岛隔开第二垂直间距，所述第二埋岛具有第二宽度；
第三埋岛，其形成在所述衬底内并被所述衬底包围，所述第三埋岛位于所述沟槽下方，并通过所述衬底与所述第二埋岛隔开第三垂直间距，所述第三埋岛具有第三宽度；
其中所述第一宽度大于所述第二宽度；
其中所述第二宽度大于所述第三宽度；
其中埋岛的宽度随着埋岛在所述衬底内深度的增加而减小；
多个金属氧化物半导体场效应晶体管(MOSFET)，所述多个MOSFET中的每个MOSFET包括：
多晶硅栅极，其形成在所述多个沟槽之间；
源极，其形成在靠近所述多晶硅栅极的顶面上，所述源极具有高浓度的所述第一掺杂类型；
体区，其在形成靠近所述多晶硅栅极的所述源极下方，所述体区连接到所述JFET抽头；
其中，在被所述多晶硅栅极偏压时，所述体区形成所述MOSFET的沟道，所述沟道用于在所述源极和所述衬底之间传导电流；
其中，所述体区具有低浓度的所述第二掺杂类型，其中所述低浓度比所述高浓度低至少一个数量级；以及
栅极氧化物，其将所述多晶硅栅极与所述源极、所述体区、所述衬底隔开。
18.根据权利要求17所述的锥形耗尽区器件，其中，所述第三垂直间距大于所述第二垂直间距；
其中所述第二垂直间距大于所述第一垂直间距，
其中埋岛之间的垂直间距随着埋岛在所述衬底内深度的增加而增加。
19.根据权利要求17所述的锥形耗尽区器件，还包括：
源极金属，其位于所述顶面上，用于连接第一端子；
从所述源极金属到所述源极的接触；
从所述源极金属到所述JFET抽头的接触；
背面金属，其形成背面接触，其中所述背面金属用于连接到第二端子。
20.根据权利要求17所述的锥形耗尽区器件，其中，所述MOSFET是垂直器件，其电流流过形成在所述体区中的沟道，所述沟道与所述高掺杂半导体衬底的平面基本正交；
其中所述埋岛都在饱和模式期间由所述衬底内的所述JFET产生的耗尽区内，其中在线性模式期间上面的埋岛位于耗尽区内，所述上面的埋岛位于下面的埋岛之上，其中在所述线性模式期间所述下面的埋岛不在所述耗尽区内。
CN202280001140.3A 2022-04-08 2022-04-13 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET) Pending CN115485855A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/716,178 US20230327018A1 (en) 2022-04-08 2022-04-08 Silicon-Carbide (SiC) Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET) with Short Circuit Protection
US17/716,178 2022-04-08
PCT/CN2022/086714 WO2023193288A1 (en) 2022-04-08 2022-04-13 Silicon-carbide (sic) metal-oxide-semiconductor field-effect transistor (mosfet) with short circuit protection

Publications (1)

Publication Number Publication Date
CN115485855A true CN115485855A (zh) 2022-12-16

Family

ID=84395697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280001140.3A Pending CN115485855A (zh) 2022-04-08 2022-04-13 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)

Country Status (1)

Country Link
CN (1) CN115485855A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110957A (zh) * 2023-04-17 2023-05-12 深圳平创半导体有限公司 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
CN117747611A (zh) * 2023-12-19 2024-03-22 无锡芯动半导体科技有限公司 一种低漏电流的碳化硅mosfet元胞结构及器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110957A (zh) * 2023-04-17 2023-05-12 深圳平创半导体有限公司 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
CN117747611A (zh) * 2023-12-19 2024-03-22 无锡芯动半导体科技有限公司 一种低漏电流的碳化硅mosfet元胞结构及器件

Similar Documents

Publication Publication Date Title
TWI804649B (zh) 絕緣閘極半導體器件及用於製造絕緣閘極半導體器件的區域的方法
CN112993039B (zh) Ldmos晶体管及相关系统和方法
JP4198469B2 (ja) パワーデバイスとその製造方法
US8362550B2 (en) Trench power MOSFET with reduced on-resistance
CN110998861B (zh) 功率晶体管及其制造方法
JP4945055B2 (ja) 半導体装置およびその製造方法
US7786507B2 (en) Symmetrical bi-directional semiconductor ESD protection device
US8878283B2 (en) Quasi-vertical gated NPN-PNP ESD protection device
DE112004003046B4 (de) Leistungshalbleitervorrichtungen
KR101654250B1 (ko) 증가된 항복 전압 특성을 갖는 트렌치형 전력 반도체 소자
US20170271511A1 (en) Embedded JFETs for High Voltage Applications
US7825480B2 (en) Power semiconductor device and manufacturing method of the same
US20130037853A1 (en) Semiconductor device
US6198130B1 (en) Semiconductor device and method for manufacturing the same
CN115485855A (zh) 具有短路保护功能的碳化硅(SiC)金属氧化物半导体场效应晶体管(MOSFET)
US7009228B1 (en) Guard ring structure and method for fabricating same
US11631763B2 (en) Termination for trench field plate power MOSFET
US6339243B1 (en) High voltage device and method for fabricating the same
JP4645069B2 (ja) 半導体装置
WO2023193288A1 (en) Silicon-carbide (sic) metal-oxide-semiconductor field-effect transistor (mosfet) with short circuit protection
US20200279912A1 (en) Super junction semiconductor device and method of manufacturing the same
KR20120004954A (ko) 반도체 장치
CN107994075B (zh) 沟槽栅超结器件及其制造方法
US12002849B2 (en) Super junction semiconductor device and method of manufacturing the same
TWI838929B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 40091191

Country of ref document: HK