JPS62141754A - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

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JPS62141754A
JPS62141754A JP60283891A JP28389185A JPS62141754A JP S62141754 A JPS62141754 A JP S62141754A JP 60283891 A JP60283891 A JP 60283891A JP 28389185 A JP28389185 A JP 28389185A JP S62141754 A JPS62141754 A JP S62141754A
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conductivity type
conductivity
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impurity
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Hiroshi Hayama
浩 葉山
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高耐圧ＣＭＯ８に関するものである。
（発明が解決しようとする問題点） 低電圧制御回路により高電圧出力を制御する高耐圧集積
回路はディスプレイ駆動用や、プリンタ駆動用として重
要である。本発明者は、昭和６０年特許願第１８４７４
１号において［高耐圧半導体素子」を発明し、従来は製
造不可能であった拡散ウェル中のオフセットゲート形高
耐圧ＭＯＳトランジスタを製造可能にして、高耐圧ＣＭ
Ｏ８を１チツプ集積化できる高耐圧半導体素子を製造可
能にした。第２図は前記発明による高耐圧半導体素子の
断面図を示している。１のｐ形基板にｎ形つェルを形成
し、そのｎ形つェルが２のｎ形つェル領域と、３の補償
拡散により不純物濃度が低くなったｎ形つェル領域とを
第２図の様に有するウェル中にオフセットゲート形高耐
圧ＰＭＯＳトランジスタを製造したもので、４はｐ＋ド
レイン領域、５はｐ−オフセットゲート領域、６はｐ＋
ソース領域、７はｎ中領域、８はゲート酸化膜、９はゲ
ート電極である。
この様な構造の高耐圧ＭＯＳトランジスタでは、ｐ＋ソ
ース領域７の近傍のウェル不純物濃度も低くなっている
。一般に高耐圧ＭＯＳトランジスタを製造する場合には
、低不純物濃度の基板が用いられる。そのため、ドレイ
ン近傍でなだれ増倍により発生した多数キャリアが基板
に流れ込み、基板抵抗が高いため電圧降下を引きおこし
、ソースｌ基板接合が順バイアスされ素子の破壊を引き
起こす。
この現象は寄生バイポーラ効果と呼ばれている。
寄生バイポーラ効果は当然ウェル中に形成した高耐圧Ｍ
ＯＳトランジスタにも発生する。第２図に示した前記発
明による高耐圧半導体素子は、ｐｎ接合耐圧が不必要な
ソース領域６の近傍も低不純物濃度化されている。その
ため、寄生バイポーラ効果により素子の破壊が引き起こ
されやすい。また、ソース・ドレイン間のパンチスルー
現象も発生しやすい。
本発明は前記の発明による高耐圧半導体素子に発生する
寄生バイポーラ効果、および、パンチスルー現象を抑制
することが可能な高耐圧半導体装置を提供することを目
的とする。
（問題を解決するための手段） 上記した問題を解決するため、本発明では、（１）第１
導電形の基板に、第２導電形拡散ウェルを設け、該第２
導電形拡散ウェル中に、単数、又は、複数の第１導電形
オフセットゲート形高耐圧ＭＯＳトランジスタを有する
半導体装置において、該第１導電形オフセットゲート形
高耐圧ＭＯＳトランジスタのドレイン部とオフセットゲ
ート部の近傍のみを、表面近傍で濃度を高めた第１導電
形不純物により、第２導電形不純物を補償し、表面近傍
で実効的な第２導電形不純物濃度を下げた構造の前記第
２導電形拡散ウェルを有することを特徴とする高耐圧半
導体装置、又は、 （２）第１導電形の基板に、第２導電形拡散ウェルを設
け、該第２導電形拡散ウェル中に、単数、又は、複数の
第１導電形オフセットゲート形高耐圧ＭＯＳトランジス
タを有する半導体装置において、該第１導電形オフセッ
トゲート形高耐圧ＭＯＳトランジスタ部全体を、表面近
傍で濃度を高めた第１導電形不純物により、第２導電形
不純物を補償し、表面近傍で実効的な第２導電形不純物
を下げた構造を有し、さらに、該第１導電形オフセット
ゲート形高耐圧ＭＯＳトランジスタのソース部のみを覆
うように第２導電形拡散ウェルを設けた構造の前記第２
導電形拡散ウェルを有することを特徴とする高耐圧半導
体装置を用いる。
（作用） 第１図は本発明の作用を示す高耐圧半導体装置の断面図
である。図中の各部の番号と名称は第２図と同じである
。第１図において、補償拡散により不純物濃度が低くな
ったｎ形つェル領域３は、ｐｎ接合耐圧が必要なｐ＋ド
レイン領域４、及びｐ−オフセットゲート領域５の近傍
のみに形成し、ｐ＋ソース領域６の近傍は不純物濃度が
高いまままの状態にしておく。ソース近傍のウェル不純
物濃度が高いために、ドレイン近傍でのなだれ増倍によ
り発生した多数キャリアによるソース近傍のウェルの電
位の変化を防止できる。その結果、寄生バイポーラ効果
による素子の破壊を抑制することが可能となる。さらに
、ソース・ドレイン間のパンチスルー現象を防止するこ
とにも効果がある。ｎ形つェル領域３はｎ形つェル２を
形成した後、ボロン等の不純物を補償拡散することによ
り簡単に得られる。
第３図も本発明の作用を示す高耐圧半導体装置の断面図
である。図中の各部の番号と名称は第２図と同じである
が、補償拡散により不純物濃度が低くなったｎ形つェル
領域３は、高耐圧ＭＯＳトランジスタ部全体に形成する
、さらに、高耐圧ＭＯＳトランジスタのソース部のみを
覆うように、１０のｎ形つェル領域を設ける。第１図の
構造の高耐圧ＭＯＳトランジスタでは、チャンネル領域
のウェル不純物濃度が高くなりすぎ閾値電圧が上昇して
しまう場合がある。一方、第３図の構造の高耐圧ＭＯＳ
トランジスタでは、ｎ形つェル領域１０により、閾値電
圧を制御できる。ｎ形つェル領域３はｎ形つェル２を形
成した後、ボロン等の不純物を補償拡散すること等によ
り形成できる。ｎ形つェル領域１０はさらに、リンを拡
散するなどして簡単に形成できる。第３図においてはｎ
形つェル領域３はｎ十領域７の外側まで形成されている
が、ソース部まで形成されていれば本発明を実施できる
。
（実施例） 第１図と第３図は本発明の実施例も示す高耐圧半導体装
置の断面図である。その内容については（作用）におい
て詳述している。
第４図と第５図は別の実施例を示す高耐圧半導体装置の
断面図であり、ひとつのウェル中に複数のオフセットゲ
ート形高耐圧ＭＯＳトランジスタを形成した例である。
ソース電位が共通な高耐圧ＭＯＳトランジスタはひとつ
のウェル中に形成可能である。その場合、第４図の様に
ウェル中の複数のオフセットゲート形高耐圧ＭＯＳトラ
ンジスタのｐ＋ドレイン領域４、及び、ｐ−オフセット
ゲート領域５の近傍に対応して、複数の、補償拡散によ
り不純物濃度が低くなったｎ形つェル領域３を形成する
。また、第５図のように、補償拡散により不純物濃度が
低くなったｎ形つェル領域３と、複数のｎ形つェル領域
１０を形成する。高耐圧のウェルはウェルの周辺部に大
きな平面的レイアウトマージンを必要とするから、同一
ソース電位で動作させるトランジスタは同一のウェル中
に形成すれば、チップ面積を減少させることが可能とな
る。
以上の例では、第１導電形としてｐ形を、第２導電形と
してｎ形を例にとり説明したが、第１導電形をｎ形、第
２導電形をｐ形としても、本発明を容易に実施できるこ
とは以上の説明により明らかである。
（発明の効果） 本発明によれば、寄生バイポーラ効果による素子の破壊
を抑制することが可能な、拡散ウェル中のオフセットゲ
ート形高耐圧ＭＯＳトランジスタを製造することが可能
となり、１チツプ内に高性能の高耐圧ＣＭＯ８を製造す
ることが可能となる。また、高耐圧半導体素子のパンチ
スルー現象を防止する効果もある。
【図面の簡単な説明】
第１図と第３図は本発明の作用と実施例を示す高耐圧半
導体装置の断面図、第２図は本発明者が既に出願してい
る高耐圧半導体断面図、第４図と第５図は本発明の他の
実施例を示す高耐圧半導体装置の断面図である。 １・・・ｐ形基板　　２・・・ｎ形つェル領域３・・・
補償拡散により不純物濃度が低くなったｎ形つェル領域 ４−ｐ＋ドレイン領域 ５・・・ｐ−オフセットゲート領域 ６・・・ｐ＋ソース領域 ７・・・ｎ十領域 ８・・・ゲート酸化膜 ９・−・ゲート電極 Ｔ”ＴＩ弁頂＋内原　晋、

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電形の基板に、第２導電形拡散ウェルを設
    け、該第２導電形拡散ウェル中に、単数、又は、複数の
    第１導電形オフセットゲート形高耐圧ＭＯＳトランジス
    タを有する半導体装置において、該第１導電形オフセッ
    トゲート形高耐圧ＭＯＳトランジスタのドレイン部とオ
    フセットゲート部の近傍のみを、表面近傍で濃度を高め
    た第１導電形不純物により、第２導電形不純物を補償し
    、表面近傍で実効的な第２導電形不純物濃度を下げた構
    造の前記第２導電形拡散ウェルを有することを特徴とす
    る高耐圧半導体装置。
  2. （２）第１導電形の基板に、第２導電形拡散ウェルを設
    け、該第２導電形拡散ウェル中に、単数、又は、複数の
    第１導電形オフセットゲート形高耐圧ＭＯＳトランジス
    タを有する半導体装置において、該第１導電形オフセッ
    トゲート形高耐圧ＭＯＳトランジスタ部全体を、表面近
    傍で濃度を高めた第１導電形不純物により、第２導電形
    不純物を補償し、表面近傍で実効的な第２導電形不純物
    濃度を下げた構造を有し、さらに、該第１導電形オフセ
    ットゲート形高耐圧ＭＯＳトランジスタのソース部のみ
    を覆うように第２導電形拡散ウェルを設けた構造の前記
    第２導電形拡散ウェルを特徴とする高耐圧半導体装置。
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