JPH03169080A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH03169080A JPH03169080A JP30955189A JP30955189A JPH03169080A JP H03169080 A JPH03169080 A JP H03169080A JP 30955189 A JP30955189 A JP 30955189A JP 30955189 A JP30955189 A JP 30955189A JP H03169080 A JPH03169080 A JP H03169080A
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- Japan
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電界効果型トランジスタに間し、特に高集積度
、高速動作に適したＭＯＳ型電界効果トランジスタに間
する。
、高速動作に適したＭＯＳ型電界効果トランジスタに間
する。
［従来の技術］
従来のＭＯＳ型電界効果トランジスタは、第３図（ａ）
に示すように、第１導電型単結晶シリコン基板３０１の
一生面にゲート酸化膜３０２、ゲート電極３０３および
第２導電型の高濃度不純物領域（ソースおよびドレイン
）３０４が形成された構造となっている。
に示すように、第１導電型単結晶シリコン基板３０１の
一生面にゲート酸化膜３０２、ゲート電極３０３および
第２導電型の高濃度不純物領域（ソースおよびドレイン
）３０４が形成された構造となっている。
集積回路の高集積化および高速度化を達成するためには
、ＭＯＳ型トランジスタの寸法が縮少されなければなら
ず、その結果、ゲート長の微細なＭＯＳ型トランジスタ
では、その動作特性に悪影響を及ぼす短チャンネル効果
が顕著になってきた。
、ＭＯＳ型トランジスタの寸法が縮少されなければなら
ず、その結果、ゲート長の微細なＭＯＳ型トランジスタ
では、その動作特性に悪影響を及ぼす短チャンネル効果
が顕著になってきた。
そこでこの短チャンネル効果を抑制するため、第３図（
ｂ）に示すように基板と同じ導電型の不純物から成り、
基板に比べ不純物濃度の高い領域３Ｏ５を形成した構造
が多く用いられている。
ｂ）に示すように基板と同じ導電型の不純物から成り、
基板に比べ不純物濃度の高い領域３Ｏ５を形成した構造
が多く用いられている。
［発明が解決しようとする問題点コ
上述した従来のＭＯＳ型トランジスタでは、ノンチスル
ーを抑制するため半導体基板内部に半四体基板と同一導
電型の比較的高濃度の不純物領山が活性領域下全体に形
成されている。従って、この領域と逆の導電型で高濃度
ソースおよびドレ・ン領域との間に形成されるＰＮ接合
の接合容量ｉ大きくなり、トランジスタのスイッチング
速度尤向上しにくいという欠点がある。
ーを抑制するため半導体基板内部に半四体基板と同一導
電型の比較的高濃度の不純物領山が活性領域下全体に形
成されている。従って、この領域と逆の導電型で高濃度
ソースおよびドレ・ン領域との間に形成されるＰＮ接合
の接合容量ｉ大きくなり、トランジスタのスイッチング
速度尤向上しにくいという欠点がある。
［発明の従来技術に対する相違点］
上述した従来のＭＯＳ型トランジスタでは、ノ”ンチス
ルーを抑制するためにシリコン基板の不劃物濃度を高く
するか、比較的濃度の高い不純物荀域が活性領域下全体
に存在しているのに対し、オ発明ではソースおよびドレ
インを形成した溝内角に絶縁膜が存在しており、基板の
不純物濃度を漕ぐしたり、比較的濃度の高い不純物領域
を形成する必要がないという相違点を有する。
ルーを抑制するためにシリコン基板の不劃物濃度を高く
するか、比較的濃度の高い不純物荀域が活性領域下全体
に存在しているのに対し、オ発明ではソースおよびドレ
インを形成した溝内角に絶縁膜が存在しており、基板の
不純物濃度を漕ぐしたり、比較的濃度の高い不純物領域
を形成する必要がないという相違点を有する。
［課題を解決するための手段］
本発明の要旨は、低不純物濃度の第１導電型の半導体基
板と、該半導体基板上に設けられた高不純物濃度の第１
導電型の不純物層と、該不純物層上に互いに離隔して設
けられた第２導電型のソース・ドレイン領域と、ソース
・ドレイン領域間の上方に設けられソース・ドレイン領
域間のチャンネルを制御するゲート構造体とを備えた電
界効果トランジスタにおいて、上記ソース・ドレイン領
域下方の不純物層に溝をそれぞれ設け該溝の少なくとも
一方の表面を絶縁膜で被い、これら溝内に上記ソース・
ドレイン領域が延在することである。
板と、該半導体基板上に設けられた高不純物濃度の第１
導電型の不純物層と、該不純物層上に互いに離隔して設
けられた第２導電型のソース・ドレイン領域と、ソース
・ドレイン領域間の上方に設けられソース・ドレイン領
域間のチャンネルを制御するゲート構造体とを備えた電
界効果トランジスタにおいて、上記ソース・ドレイン領
域下方の不純物層に溝をそれぞれ設け該溝の少なくとも
一方の表面を絶縁膜で被い、これら溝内に上記ソース・
ドレイン領域が延在することである。
［発明の作用コ
溝内の絶縁膜はソース・ドレイン領域と高濃度不純物層
との間に空乏層が発生することを防止する。従って、寄
゛生容量は減少し、電界効果トランジスタのスイッチン
グ速度は向上する。
との間に空乏層が発生することを防止する。従って、寄
゛生容量は減少し、電界効果トランジスタのスイッチン
グ速度は向上する。
［実施例］
次に本発明の実施例について図画を参照して説明する。
第１図は本発明の第１実施例を示す断面図である。第１
実施例はＰチャンネル型ＭＯＳ｝ランジスタである。
実施例はＰチャンネル型ＭＯＳ｝ランジスタである。
１０１は単結晶Ｎ型シリコン基板、１０２はゲート酸化
膜、１０３はリンを１０”ｃｔｎ−３程度の濃度ドーブ
した多結晶シリコンからなるゲート電極，１０４は高濃
度のＰ型不純物が拡散された多結晶シリコンであり、ソ
ースおよびドレインとして機能する。１０５は低濃度Ｐ
型不純物領域、１０６はシリコン基板１０１にゲート電
極ｌ０３をはさんで分離して形成された溝、１０７は酸
化膜、１０８は窒化膜、１０９は！！紗膜で形成された
サイドウォール、１１０は基板と同じ導電型で基板に比
へ不純物濃度の高い領域である。酸化膜１０７の膜厚を
ＩＯＯＯＡとすると、これの単位面積当りの容量は３．
４５Ｘ １ ０−”Ｆ／ｅ＋ｎ２となる．Ｎ型不純
物領域１１０の不純物濃度が５ Ｘ １ ０ ”ｃｍ−
３以上であれば、ソース及びドレイン底面の酸化膜１０
７の容量と、この酸化膜の下部のＮ型半導体領域に広が
る空乏層容量の直列容量は、酸化膜１０８がない場合に
ソース及びドレインと基板の間に形成されるＰＮ接合の
容１１７ 〜１ ０Ｘ １ ０−”Ｆ／（７）２よりも
小さくすることができる。
膜、１０３はリンを１０”ｃｔｎ−３程度の濃度ドーブ
した多結晶シリコンからなるゲート電極，１０４は高濃
度のＰ型不純物が拡散された多結晶シリコンであり、ソ
ースおよびドレインとして機能する。１０５は低濃度Ｐ
型不純物領域、１０６はシリコン基板１０１にゲート電
極ｌ０３をはさんで分離して形成された溝、１０７は酸
化膜、１０８は窒化膜、１０９は！！紗膜で形成された
サイドウォール、１１０は基板と同じ導電型で基板に比
へ不純物濃度の高い領域である。酸化膜１０７の膜厚を
ＩＯＯＯＡとすると、これの単位面積当りの容量は３．
４５Ｘ １ ０−”Ｆ／ｅ＋ｎ２となる．Ｎ型不純
物領域１１０の不純物濃度が５ Ｘ １ ０ ”ｃｍ−
３以上であれば、ソース及びドレイン底面の酸化膜１０
７の容量と、この酸化膜の下部のＮ型半導体領域に広が
る空乏層容量の直列容量は、酸化膜１０８がない場合に
ソース及びドレインと基板の間に形成されるＰＮ接合の
容１１７ 〜１ ０Ｘ １ ０−”Ｆ／（７）２よりも
小さくすることができる。
このように同じウヱル構造でもソース・ドレインの下部
に酸化膜を設ければ拡散層容量の底面成分を低減できる
。また酸化膜により高い不純物濃度のソース・ドレイン
からの拡散を抑えることができるため、拡散層深さを浅
くでき短チャンネル効果を抑制できる。
に酸化膜を設ければ拡散層容量の底面成分を低減できる
。また酸化膜により高い不純物濃度のソース・ドレイン
からの拡散を抑えることができるため、拡散層深さを浅
くでき短チャンネル効果を抑制できる。
第２図は本発明の第２実施例を示す縦断面図である．Ｌ
ＤＤの寄生抵抗はソース側の低濃度Ｐ型領域で決まるた
め、トレイン側だけにサイドゥオールを形成し、ソース
側は横方向濃度勾配を急峻にする。この構造により、パ
ンチスルー耐性向上、低寄生抵抗、ホットキャリア耐性
向上の３つを満足させてＭＯＳ゜｝ランジスタを構成で
きる。
ＤＤの寄生抵抗はソース側の低濃度Ｐ型領域で決まるた
め、トレイン側だけにサイドゥオールを形成し、ソース
側は横方向濃度勾配を急峻にする。この構造により、パ
ンチスルー耐性向上、低寄生抵抗、ホットキャリア耐性
向上の３つを満足させてＭＯＳ゜｝ランジスタを構成で
きる。
［発明の効果コ
以上説明したように本発明は、ソースまたはドレインを
形成した溝の内面に絶縁膜を設けることによりソース及
びドレインと基板間の容量を低減することができる。
形成した溝の内面に絶縁膜を設けることによりソース及
びドレインと基板間の容量を低減することができる。
第１図は本発明の第１実施例を示す縦断面図、第２図は
本発明の第２実施例を示す縦断面図、第３図（ａ）（ｂ
）は従来のＭＯＳ｝ランジスタをそれぞれ示す縦断面図
である。 １０１，２０１．３０１・・・・単結晶Ｎ型シリコン基
板、 １０２，２０２．３０２・・・・ゲート絶縁膜、１０３
，２０３・・・・・・・Ｐ型不純物領域、１０４，２０
４．３０３・・・ゲート電極、１０５，２０５・・・・
・・・．高濃度Ｐ型導電膜、３０５・・・・・・・・第
１導電型の不純物領域、１０６，２０６・・・・低濃度
Ｐ型不純物領域、１０７，２０７・・・・溝、 １０８， １０９， ２０８， ２０９ ◆ ・絶縁膜、 １ １０， ２ １ ０ ・ ・サイドウォール。
本発明の第２実施例を示す縦断面図、第３図（ａ）（ｂ
）は従来のＭＯＳ｝ランジスタをそれぞれ示す縦断面図
である。 １０１，２０１．３０１・・・・単結晶Ｎ型シリコン基
板、 １０２，２０２．３０２・・・・ゲート絶縁膜、１０３
，２０３・・・・・・・Ｐ型不純物領域、１０４，２０
４．３０３・・・ゲート電極、１０５，２０５・・・・
・・・．高濃度Ｐ型導電膜、３０５・・・・・・・・第
１導電型の不純物領域、１０６，２０６・・・・低濃度
Ｐ型不純物領域、１０７，２０７・・・・溝、 １０８， １０９， ２０８， ２０９ ◆ ・絶縁膜、 １ １０， ２ １ ０ ・ ・サイドウォール。
Claims (1)
- 【特許請求の範囲】 低不純物濃度の第１導電型の半導体基板と、該半導体基
板上に設けられた高不純物濃度の第１導電型の不純物層
と、該不純物層上に互いに離隔して設けられた第２導電
型のソース・ドレイン領域と、ソース・ドレイン領域間
の上方に設けられソース・ドレイン領域間のチャンネル
を制御するゲート構造体とを備えた電界効果トランジス
タにおいて、 上記ソース・ドレイン領域下方の不純物層に溝をそれぞ
れ設け該溝の少なくとも一方の表面を絶縁膜で被い、こ
れら溝内に上記ソース・ドレイン領域が延在することを
特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30955189A JP2817285B2 (ja) | 1989-11-29 | 1989-11-29 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30955189A JP2817285B2 (ja) | 1989-11-29 | 1989-11-29 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169080A true JPH03169080A (ja) | 1991-07-22 |
| JP2817285B2 JP2817285B2 (ja) | 1998-10-30 |
Family
ID=17994376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30955189A Expired - Lifetime JP2817285B2 (ja) | 1989-11-29 | 1989-11-29 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817285B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
| JP2008514016A (ja) * | 2004-09-20 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動性バルク・シリコンｐｆｅｔ |
-
1989
- 1989-11-29 JP JP30955189A patent/JP2817285B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| JP4537014B2 (ja) * | 2002-10-08 | 2010-09-01 | 三星電子株式会社 | 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 |
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
| JP2008514016A (ja) * | 2004-09-20 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動性バルク・シリコンｐｆｅｔ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817285B2 (ja) | 1998-10-30 |
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