JPS63158866A - 相補形半導体装置 - Google Patents
相補形半導体装置Info
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- JPS63158866A JPS63158866A JP61306977A JP30697786A JPS63158866A JP S63158866 A JPS63158866 A JP S63158866A JP 61306977 A JP61306977 A JP 61306977A JP 30697786 A JP30697786 A JP 30697786A JP S63158866 A JPS63158866 A JP S63158866A
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- 230000000295 complement effect Effects 0.000 title claims abstract description 16
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- 238000009792 diffusion process Methods 0.000 claims description 11
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、低消費電力でかつ高集積化に適した相補形半
導体装置、詳しくは、金属−絶縁体一半導体（以下、Ｍ
ＩＳと略す）の三層構造でなる、いわゆる、ＭＩＳ構造
対の回路素子、すなわち、インタバータに関するもので
ある。
導体装置、詳しくは、金属−絶縁体一半導体（以下、Ｍ
ＩＳと略す）の三層構造でなる、いわゆる、ＭＩＳ構造
対の回路素子、すなわち、インタバータに関するもので
ある。
従来の技術
半導体集積回路の大規模化にともない、消費電力の低減
が重要な課題になってきているが、その目的には相補形
ＭＩＳ集積回路が適している。
が重要な課題になってきているが、その目的には相補形
ＭＩＳ集積回路が適している。
従来、相補形ＭＩＳ集積回路を構成する単位の回路素子
、すなわち、相補形ＭＩＳインバータの構造は、第２図
に示すようなものであった。
、すなわち、相補形ＭＩＳインバータの構造は、第２図
に示すようなものであった。
この相補形ＭＩＳインバータは、Ｎ形半導体基板１内に
Ｐ形つェル２およびＰ＋十形−ス領域３とＰ＋形トドレ
イン領域４が形成され、ウェル２内にはＮ十形ソース領
域５とＮ十形ドレイン領域６とが形成され、ソース領域
３とドレイン領域４との間の半導体基板１の上およびソ
ース領域５とドレイン領域６との間のウェル２の上には
ゲート絶縁膜７および７゛が形成され、ゲート絶縁膜７
の上にはたがいに接続されたく不図示）ゲート電極８お
よび８′が形成され、半導体基板１の上およびウェル２
の上に選択的に素子分離用絶縁膜９が形成され、ゲート
電極８と素子分離用絶縁膜９との上に層間絶縁膜１０が
形成され、この層間絶縁膜１０の上にコンタクト窓１１
を通してドレイン領域４とドレイン領域６とに接続され
る出力電極１２と、ソース領域３に接続される電源線１
３と、ソース領域５に接続される接地線１４とが形成さ
れた構造である。
Ｐ形つェル２およびＰ＋十形−ス領域３とＰ＋形トドレ
イン領域４が形成され、ウェル２内にはＮ十形ソース領
域５とＮ十形ドレイン領域６とが形成され、ソース領域
３とドレイン領域４との間の半導体基板１の上およびソ
ース領域５とドレイン領域６との間のウェル２の上には
ゲート絶縁膜７および７゛が形成され、ゲート絶縁膜７
の上にはたがいに接続されたく不図示）ゲート電極８お
よび８′が形成され、半導体基板１の上およびウェル２
の上に選択的に素子分離用絶縁膜９が形成され、ゲート
電極８と素子分離用絶縁膜９との上に層間絶縁膜１０が
形成され、この層間絶縁膜１０の上にコンタクト窓１１
を通してドレイン領域４とドレイン領域６とに接続され
る出力電極１２と、ソース領域３に接続される電源線１
３と、ソース領域５に接続される接地線１４とが形成さ
れた構造である。
発明が解決しようとする問題点
上記のような従来例の相補形ＭＩＳインバータでは、Ｎ
チャネルトランジスタとＰチャネルトランジスタとが半
導体基板の主面と平行な位置関係で形成されている。こ
のような構造の下では、たがいに同一の導電形を有する
ソース領域またはドレイン領域とウェルまたは半導体基
板との間の距離は短絡またはもれ電流の発生を防止する
ために、空乏層の幅よりも太き（とる必要があり、必然
的に素子面積の増大を招（。さらに、Ｐ＋形トドレイン
領域Ｎ形半導体基板−Ｐ形つェル−Ｎ十形ドレイン領域
がＰ Ｎ Ｐ Ｎ接合を形成し、寄生サイリスタとなっ
て外部からの電圧スパイク等によりターン・オンするい
わゆるラッチアップ現象が生じるという問題もある。
チャネルトランジスタとＰチャネルトランジスタとが半
導体基板の主面と平行な位置関係で形成されている。こ
のような構造の下では、たがいに同一の導電形を有する
ソース領域またはドレイン領域とウェルまたは半導体基
板との間の距離は短絡またはもれ電流の発生を防止する
ために、空乏層の幅よりも太き（とる必要があり、必然
的に素子面積の増大を招（。さらに、Ｐ＋形トドレイン
領域Ｎ形半導体基板−Ｐ形つェル−Ｎ十形ドレイン領域
がＰ Ｎ Ｐ Ｎ接合を形成し、寄生サイリスタとなっ
て外部からの電圧スパイク等によりターン・オンするい
わゆるラッチアップ現象が生じるという問題もある。
問題点を解決するための手段
上記のような問題点を解決するための本発明の相補形半
導体装置は、表面に沿って第１のトランジスタのソース
領域となる一導電形の第１の拡散領域が形成された反対
導電形半導体基板に、その第１の拡散領域を貫通する孔
が形成され、同孔の底面に前記第１のトランジスタのド
レイン領域となる一導電形の第２の拡散領域が形成され
、さらに、前記孔の側壁に沿って第１のゲート酸化膜。
導体装置は、表面に沿って第１のトランジスタのソース
領域となる一導電形の第１の拡散領域が形成された反対
導電形半導体基板に、その第１の拡散領域を貫通する孔
が形成され、同孔の底面に前記第１のトランジスタのド
レイン領域となる一導電形の第２の拡散領域が形成され
、さらに、前記孔の側壁に沿って第１のゲート酸化膜。
ゲート電極、第２のゲート酸化膜、第２のトランジスタ
となる半導体膜、層間絶縁膜および出力電極が順次積層
され、前記孔の底面付近において前記半導体膜中に形成
された反対導電形の第３の拡散領域と前記第２の拡散領
域とが前記出力電極により接続され、前記孔の表面付近
において前記半導体膜中に前記第２のトランジスタのソ
ース領域となる反対導電形の第４の拡散領域が形成され
ている構造のものである。
となる半導体膜、層間絶縁膜および出力電極が順次積層
され、前記孔の底面付近において前記半導体膜中に形成
された反対導電形の第３の拡散領域と前記第２の拡散領
域とが前記出力電極により接続され、前記孔の表面付近
において前記半導体膜中に前記第２のトランジスタのソ
ース領域となる反対導電形の第４の拡散領域が形成され
ている構造のものである。
作用
本発明の相補形半導体装置では、ラッチアップ現象を完
全に防止することができ、しかも特性を劣化させること
なく素子面積を縮小することができる。
全に防止することができ、しかも特性を劣化させること
なく素子面積を縮小することができる。
実施例
本発明の相補形半導体装置の実施例を第１図に断面図で
示し、これを参照して説明する。
示し、これを参照して説明する。
図示するように、Ｐ形半導体基板２１の表面にＮチャネ
ルＭＩＳトランジスタのソース領域２２が形成され、こ
のソース領域２２を貫通してＰ形半導体基板２１の中に
孔２３が設けられている。
ルＭＩＳトランジスタのソース領域２２が形成され、こ
のソース領域２２を貫通してＰ形半導体基板２１の中に
孔２３が設けられている。
そして、孔２３の底面にはＮチャネルＭＩＳトランジス
タのドレイン領域２４が形成されている。
タのドレイン領域２４が形成されている。
さらに、孔２３の側壁に沿って、ＮチャネルＭＩＳトラ
ンジスタのゲート絶縁膜２５．ゲート電極２６、Ｐチャ
ネルＭＩＳトランジスタのゲート絶縁膜２７．Ｐチャネ
ルＭＩＳトランジスタ２８゜層間絶縁膜２９．出力電極
３０が順次積層され、孔２３の底面付近に形成されたＰ
チャネルＭＩＳトランジスタ２８のドレイン領域３１は
出力電極３０によってドレイン領域１４と接続されてい
る。また、孔２３の表面付近にはＰチャネルＭＩＳトラ
ンジスタ２８のソース領域３２が形成されている。
ンジスタのゲート絶縁膜２５．ゲート電極２６、Ｐチャ
ネルＭＩＳトランジスタのゲート絶縁膜２７．Ｐチャネ
ルＭＩＳトランジスタ２８゜層間絶縁膜２９．出力電極
３０が順次積層され、孔２３の底面付近に形成されたＰ
チャネルＭＩＳトランジスタ２８のドレイン領域３１は
出力電極３０によってドレイン領域１４と接続されてい
る。また、孔２３の表面付近にはＰチャネルＭＩＳトラ
ンジスタ２８のソース領域３２が形成されている。
なお、ＮチャネルＭＩＳトランジスタのチャネル領域３
３は、Ｐ形半導体基板２１の中の孔２３の側壁に沿った
部分に形成される。
３は、Ｐ形半導体基板２１の中の孔２３の側壁に沿った
部分に形成される。
ソース領域３２はインバータの電源側端子に、ソース領
域２２はインバータの接地側端子に、またゲート電極２
６はインバータの入力端子にそれぞれ相当するものであ
る。
域２２はインバータの接地側端子に、またゲート電極２
６はインバータの入力端子にそれぞれ相当するものであ
る。
この相補形ＭＩＳインバータの構造では、Ｎチャネルお
よびＰチャネル両者のＭＩＳトランジスタが同一の孔２
３を用いて立体的に配置されているため、平面的な配置
に比して面積を縮小することができる。また、ＭＩＳト
ランジスタのゲート長は孔２３の深さによって決定され
るため、短チヤネル効果やパンチスルー現象を抑制しつ
つ集積度を高めることができる。
よびＰチャネル両者のＭＩＳトランジスタが同一の孔２
３を用いて立体的に配置されているため、平面的な配置
に比して面積を縮小することができる。また、ＭＩＳト
ランジスタのゲート長は孔２３の深さによって決定され
るため、短チヤネル効果やパンチスルー現象を抑制しつ
つ集積度を高めることができる。
またウェルを用いていないためＰＮＰＮ接合が形成され
ず、ラッチアップ現象が発生することはない。
ず、ラッチアップ現象が発生することはない。
なお、第１図の実施例ではＰ形半導体基板を用い、Ｐチ
ャネル間ＸＳトランジスタを孔の中に形成する例を示し
たが、これはＮ形半導体基板を用い、ＮチャネルＭＩＳ
トランジスタを孔の中に形成してもよい。
ャネル間ＸＳトランジスタを孔の中に形成する例を示し
たが、これはＮ形半導体基板を用い、ＮチャネルＭＩＳ
トランジスタを孔の中に形成してもよい。
発明の効果
本発明の相補形半導体装置は、半導体基板の主面上に穿
たれた孔を用いて立体的に配置されたＮチャネルおよび
ＰチャネルのＭＩＳトランジスタによって構成されてい
るため、ＭＩＳ）ランジスタのゲート長が孔の開口面積
よりもその深さによって決定され、その結果短チヤネル
効果やパンチスルー現象を抑制しつつ高集積にできる。
たれた孔を用いて立体的に配置されたＮチャネルおよび
ＰチャネルのＭＩＳトランジスタによって構成されてい
るため、ＭＩＳ）ランジスタのゲート長が孔の開口面積
よりもその深さによって決定され、その結果短チヤネル
効果やパンチスルー現象を抑制しつつ高集積にできる。
またウェルを用いていないためＰＮＰＮ接合による寄生
サイリスクが形成されず、ラッチアップ現象の生じない
構造にすることができる。
サイリスクが形成されず、ラッチアップ現象の生じない
構造にすることができる。
第１図は本発明の相補形半導体装置の実施例を示す断面
図、第２図は従来例の相補形半導体装置を示す断面図で
ある。 ２１・・・・・・Ｐ形半導体基板、２２．３２・・・・
・・ソース領域、２３・・・・・・孔、２４．３１・・
・・・・ドレイン領域、２５．２７・・・・・・ゲート
絶縁膜、２６・・・・・・ゲート電極、２８・・・・・
・ＰチャネルＭＩＳトランジスタ、２９・・・・・・層
間絶縁膜、３０・・・・・・出力電極、３３・・・・・
・チャネル領域。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図
図、第２図は従来例の相補形半導体装置を示す断面図で
ある。 ２１・・・・・・Ｐ形半導体基板、２２．３２・・・・
・・ソース領域、２３・・・・・・孔、２４．３１・・
・・・・ドレイン領域、２５．２７・・・・・・ゲート
絶縁膜、２６・・・・・・ゲート電極、２８・・・・・
・ＰチャネルＭＩＳトランジスタ、２９・・・・・・層
間絶縁膜、３０・・・・・・出力電極、３３・・・・・
・チャネル領域。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図
Claims (1)
- 表面に沿って第１のトランジスタのソース領域となる一
導電形の第１の拡散領域が形成された反対導電形半導体
基板に、前記第１の拡散領域を貫通する孔が形成され、
同孔の底面に前記第１のトランジスタのドレイン領域と
なる一導電形の第２の拡散領域が形成され、さらに前記
孔の側壁に沿って第１のゲート酸化膜、ゲート電極、第
２のゲート酸化膜、第２のトランジスタとなる半導体膜
、層間絶縁膜および出力電極が順次積層され、前記孔の
底面付近において前記半導体膜中に形成された反対導電
形の第３の拡散領域と前記第２の拡散領域とが前記出力
電極により接続され、前記孔の表面付近において前記半
導体膜中に前記第２のトランジスタのソース領域となる
反対導電形の第４の拡散領域が形成されていることを特
徴とする相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306977A JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61306977A JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158866A true JPS63158866A (ja) | 1988-07-01 |
| JPH0722182B2 JPH0722182B2 (ja) | 1995-03-08 |
Family
ID=17963539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61306977A Expired - Lifetime JPH0722182B2 (ja) | 1986-12-23 | 1986-12-23 | 相補形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722182B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066105A (ja) * | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体装置 |
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
-
1986
- 1986-12-23 JP JP61306977A patent/JPH0722182B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8378425B2 (en) | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| JP2011066105A (ja) * | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体装置 |
| US8198654B2 (en) | 2009-09-16 | 2012-06-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9035384B2 (en) | 2011-12-19 | 2015-05-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9245889B2 (en) | 2011-12-19 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9362353B2 (en) | 2011-12-19 | 2016-06-07 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9478545B2 (en) | 2011-12-19 | 2016-10-25 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722182B2 (ja) | 1995-03-08 |
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