JPH07105493B2 - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
- Publication number
- JPH07105493B2 JPH07105493B2 JP32245687A JP32245687A JPH07105493B2 JP H07105493 B2 JPH07105493 B2 JP H07105493B2 JP 32245687 A JP32245687 A JP 32245687A JP 32245687 A JP32245687 A JP 32245687A JP H07105493 B2 JPH07105493 B2 JP H07105493B2
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- Japan
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- well region
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- mis
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ドレイン耐圧の高いMIS型トランジスタに関
するものである。
するものである。
従来の技術 MIS型集積回路は通常5V程度の電源電圧で使用される
が、応用分野によっては数十Ｖあるいは100V以上の高い
電源電圧が必要とされる場合が有る。その場合には、MI
S型トランジスタとしていわゆるドレイン耐圧の高いも
のが用いられる。
が、応用分野によっては数十Ｖあるいは100V以上の高い
電源電圧が必要とされる場合が有る。その場合には、MI
S型トランジスタとしていわゆるドレイン耐圧の高いも
のが用いられる。
このような高耐圧MIS型トランジスタに好適な構造は例
えば徳山巍著、「MOSデバイス」p276、1973年に記載さ
れている。
えば徳山巍著、「MOSデバイス」p276、1973年に記載さ
れている。
第２図は従来例の高耐圧MIS型トランジスタの断面図を
表しており、この図面を参照して説明する。
表しており、この図面を参照して説明する。
このMIS型トランジスタは、Ｐ型半導体基板１内にN+型
ソース領域２とN+型ドレイン領域３とが形成され、ドレ
イン領域３に接して長さLRを有するN-型低濃度ドレイン
領域４が形成され、ソース領域２と低濃度ドレイン領域
４との間の半導体基板１の上にゲート絶縁膜５が形成さ
れ、ゲート絶縁膜５の上に長さＬを有するゲート電極６
が形成された構造である。
ソース領域２とN+型ドレイン領域３とが形成され、ドレ
イン領域３に接して長さLRを有するN-型低濃度ドレイン
領域４が形成され、ソース領域２と低濃度ドレイン領域
４との間の半導体基板１の上にゲート絶縁膜５が形成さ
れ、ゲート絶縁膜５の上に長さＬを有するゲート電極６
が形成された構造である。
なお、７は層間絶縁膜、８はドレイン電極である。
発明が解決しようとする問題点 上記のような従来例の高耐圧MIS型トランジスタでは、
ドレイン近傍の電界を緩和するために低濃度のドレイン
領域が設けられている。この低濃度ドレイン領域の不純
物濃度および長さLRは、使用する半導体の物理的性質と
トランジスタとして必要な耐圧とから自動的に決定され
るため、いかに微細加工技術やプロセス技術が進歩して
もほとんど変えることができない。すなわちトランジス
タの占有面積を縮小することができない。また、5V程度
の電源電圧で使用するための微細なMIS型トランジスタ
を同一基板上に集積しようとすると半導体基板の不純物
濃度を高くする必要があるが、N+型ドレインと基板との
間の接合耐圧は基板の不純物濃度が高いほど低くなる傾
向があるため結果として基板の不純物濃度を微細なMIS
型トランジスタに適合させることができないという問題
点もある。
ドレイン近傍の電界を緩和するために低濃度のドレイン
領域が設けられている。この低濃度ドレイン領域の不純
物濃度および長さLRは、使用する半導体の物理的性質と
トランジスタとして必要な耐圧とから自動的に決定され
るため、いかに微細加工技術やプロセス技術が進歩して
もほとんど変えることができない。すなわちトランジス
タの占有面積を縮小することができない。また、5V程度
の電源電圧で使用するための微細なMIS型トランジスタ
を同一基板上に集積しようとすると半導体基板の不純物
濃度を高くする必要があるが、N+型ドレインと基板との
間の接合耐圧は基板の不純物濃度が高いほど低くなる傾
向があるため結果として基板の不純物濃度を微細なMIS
型トランジスタに適合させることができないという問題
点もある。
問題点を解決するための手段 上記のような問題点を解決するための本発明のMIS型ト
ランジスタは、表面に沿って一導電型のウェル領域が形
成された一導電型の半導体基板に、同ウェル領域を貫通
して前記半導体基板に達する孔が形成され、同孔の底面
にドレインとなる反対導電型の第１の拡散領域が形成さ
れ、さらに前記ウェル領域の一部表面および前記孔の側
壁に沿って前記第１の拡散領域よりも低不純物濃度でか
つ同一導電型の第２の拡散領域が形成され、前記ウェル
領域の表面に沿って選択的に形成された反対導電型の第
３の拡散領域と前記第２の拡散領域とにはさまれた前記
ウェル領域の表面上にゲート絶縁膜およびゲート電極が
順次積層されて形成されている構造のものである。
ランジスタは、表面に沿って一導電型のウェル領域が形
成された一導電型の半導体基板に、同ウェル領域を貫通
して前記半導体基板に達する孔が形成され、同孔の底面
にドレインとなる反対導電型の第１の拡散領域が形成さ
れ、さらに前記ウェル領域の一部表面および前記孔の側
壁に沿って前記第１の拡散領域よりも低不純物濃度でか
つ同一導電型の第２の拡散領域が形成され、前記ウェル
領域の表面に沿って選択的に形成された反対導電型の第
３の拡散領域と前記第２の拡散領域とにはさまれた前記
ウェル領域の表面上にゲート絶縁膜およびゲート電極が
順次積層されて形成されている構造のものである。
作用 本発明のMIS型トランジスタによれば、ドレイン耐圧を
十分高くして、しかも占有面積を小さくすることができ
る。また、低い電源電圧で使用する微細なMIS型トラン
ジスタを同一基板上に集積することができる。
十分高くして、しかも占有面積を小さくすることができ
る。また、低い電源電圧で使用する微細なMIS型トラン
ジスタを同一基板上に集積することができる。
実施例 本発明のMIS型トランジスタの実施例を第１図に示し、
これを参照して説明する。
これを参照して説明する。
図示するように、Ｐ型半導体基板11の表面に沿ってＰ型
ウェル領域12が形成され、このウェル領域12を貫通して
半導体基板11に達する孔13が形成されている。孔13の側
壁に沿って半導体基板11およびウェル領域12の両方にわ
たってN-型拡散領域14が形成されており、このN-型拡散
領域14は孔13の底部付近の半導体基板11内に形成された
N+型ドレイン領域15と接続されている。ウェル領域12の
表面にはN+型ソース領域16およびN-型拡散領域17が形成
されており、N-型拡散領域17はN-型拡散領域14と接続さ
れている。さらに、N-型拡散領域17とN+型ソース領域16
との間のウエル領域12上には、ゲート絶縁膜18およびゲ
ート電極19が順次積層されて形成されている。また、孔
13の側壁の内側に層間絶縁膜20が形成され、孔13の中に
はドレイン電極21が充填された構造である。
ウェル領域12が形成され、このウェル領域12を貫通して
半導体基板11に達する孔13が形成されている。孔13の側
壁に沿って半導体基板11およびウェル領域12の両方にわ
たってN-型拡散領域14が形成されており、このN-型拡散
領域14は孔13の底部付近の半導体基板11内に形成された
N+型ドレイン領域15と接続されている。ウェル領域12の
表面にはN+型ソース領域16およびN-型拡散領域17が形成
されており、N-型拡散領域17はN-型拡散領域14と接続さ
れている。さらに、N-型拡散領域17とN+型ソース領域16
との間のウエル領域12上には、ゲート絶縁膜18およびゲ
ート電極19が順次積層されて形成されている。また、孔
13の側壁の内側に層間絶縁膜20が形成され、孔13の中に
はドレイン電極21が充填された構造である。
このMIS型トランジスタの構造では、低不純物濃度のド
レイン領域がN-型拡散領域14と17とによって構成される
ため、低不純物濃度ドレイン領域の平面的な長さは孔13
の深さ分だけ小さくてすみ結果としてトランジスタの占
有面積を縮小することができる。
レイン領域がN-型拡散領域14と17とによって構成される
ため、低不純物濃度ドレイン領域の平面的な長さは孔13
の深さ分だけ小さくてすみ結果としてトランジスタの占
有面積を縮小することができる。
また、N+型ドレイン領域15はＰ型ウェル領域12と直接接
していないためウェル領域12の不純物濃度ある程度自由
に選択することができ、ウェル領域12内に5V程度の電源
電圧で使用する微細なMIS型トランジスタを集積するこ
とも容易である。
していないためウェル領域12の不純物濃度ある程度自由
に選択することができ、ウェル領域12内に5V程度の電源
電圧で使用する微細なMIS型トランジスタを集積するこ
とも容易である。
なお上記の実施例では説明の都合上Ｐ型半導体基板上の
ＮチャネルMIS型トランジスタを用いていたが、Ｎ型半
導体基板上のＰチャネルMIS型トランジスタを用いても
同様の効果が得られる。
ＮチャネルMIS型トランジスタを用いていたが、Ｎ型半
導体基板上のＰチャネルMIS型トランジスタを用いても
同様の効果が得られる。
発明の効果 本発明のMIS型トランジスタによれば、低不純物濃度の
ドレイン領域がウェル領域を貫通する孔の側壁に沿って
形成されているため、低不純物濃度ドレイン領域の平面
的な長さを小さくでき、この結果、占有面積を小さくす
ることができる。また高不純物濃度のドレイン領域がウ
ェル領域と直接接していないため、ウェル領域の不純物
濃度をある程度自由に選択することができ、同一のウェ
ル領域内に微細なMIS型トランジスタを集積することが
できる。
ドレイン領域がウェル領域を貫通する孔の側壁に沿って
形成されているため、低不純物濃度ドレイン領域の平面
的な長さを小さくでき、この結果、占有面積を小さくす
ることができる。また高不純物濃度のドレイン領域がウ
ェル領域と直接接していないため、ウェル領域の不純物
濃度をある程度自由に選択することができ、同一のウェ
ル領域内に微細なMIS型トランジスタを集積することが
できる。
第１図は本発明のMIS型トランジスタの実施例を示す断
面図、第２図は従来例の高耐圧MIS型トランジスタの断
面図である。 11……Ｐ型半導体基板、12……Ｐ型ウェル領域、13……
孔、14……N-型拡散領域、15……N+型ドレイン領域、16
……N+型ソース領域、17……N-型拡散領域、18……ゲー
ト絶縁膜、19……ゲート電極、20……層間絶縁膜、21…
…ドレイン電極。
面図、第２図は従来例の高耐圧MIS型トランジスタの断
面図である。 11……Ｐ型半導体基板、12……Ｐ型ウェル領域、13……
孔、14……N-型拡散領域、15……N+型ドレイン領域、16
……N+型ソース領域、17……N-型拡散領域、18……ゲー
ト絶縁膜、19……ゲート電極、20……層間絶縁膜、21…
…ドレイン電極。
Claims (1)
- 【請求項１】表面に沿って一導電型のウェル領域が形成
された一導電型の半導体基板に、同ウェル領域を貫通し
て同半導体基板に達する孔が形成され、同孔の底面にド
レインとなる反対導電型の第１の拡散領域が形成され、
さらに前記ウェル領域の一部表面および前記孔の側壁に
沿って前記第１の拡散領域よりも低不純物濃度でかつ同
一導電型の第２の拡散領域が形成され、前記ウェル領域
の表面に沿って選択的に形成された反対導電型の第３の
拡散領域と前記第２の拡散領域とにはさまれた前記ウェ
ル領域の表面上にゲート絶縁膜およびゲート電極が順次
積層されて形成されていることを特徴とするMIS型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32245687A JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32245687A JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162373A JPH01162373A (ja) | 1989-06-26 |
| JPH07105493B2 true JPH07105493B2 (ja) | 1995-11-13 |
Family
ID=18143860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32245687A Expired - Lifetime JPH07105493B2 (ja) | 1987-12-18 | 1987-12-18 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105493B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| JP3395473B2 (ja) * | 1994-10-25 | 2003-04-14 | 富士電機株式会社 | 横型トレンチｍｉｓｆｅｔおよびその製造方法 |
-
1987
- 1987-12-18 JP JP32245687A patent/JPH07105493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01162373A (ja) | 1989-06-26 |
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