KR890003047A - 2중의 웰을 갖는 cmos 반도체 장치 - Google Patents

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Abstract

내용없음

Description

2중의 웰을 갖는 CMOS 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도 A는 본 발명의 실시예 1에 있어서의 CMOS의 단면 구조도. 제 2 도 B는 제 2 도 A에 도시한 CMOS의 평면도. 제 3 도, 제 4 도 및 본 발명의 실시예 2에 있어서의 CMOS의 단면 구조도

Claims (20)

  1. 반도체 기판의 표면에 형성된 제 1 도 전형의 제 1 종의 깊은 웰을 갖는 제 2 도형의 절연 게이트형 전계효과 트랜지스터와 제 2 도 전형이 제 2 종의 깊은 웰을 갖는 제 1 도 전형의 절연 게이트 전계효과 트랜지스터에 의해서 구성되는 상ㅂ형 반도체 장치에 있어서, 상기 제 1 도 전형의 절연 게이트형 전계효과 트랜지스터는 상기 제 2 도 전형의 제 2 종의 깊은 웰의 표면에 형성된 여러개의 소자 분리용 절연막의 창에 의해서 규정된 영역에서 불순물을 확산해서 상기 제 2 종의 깊은웰보다도 얕은 제 2 도 전형의 제 3 종의 웰을 형성하며, 상기 제 3 종의 웰중에 상기 여러개의 소자 분리용 절연막의 같은 창에서 불순물을 첨가하여 사기 제 3 종의 웰보다도 얕은 제 1 도 전형의 소스, 드레인 확산층을 마련한 구조로 하고, 상기 제 2 도 전형의 절연 게이트형 전계효과 트랜지스터는 상기 제 1 도전형의 제 1 종의 깊은 웰의 표면에 형성된 여러개의 소자 분리용 절연막의 창에 의해서 규정된 영역에서 불순물을 확산해서 상기 제 1 종의 깊은 웰보다도 얕은 제 1 도전형의 제 4 종의 웰을 형성하며, 상기 제 4 종의 웰중에 상기 여러개의 소자 분리용 절연막의 같은 창에서 불순물을 첨가하여, 상기 제 4 종의 웰보다도 얕은 제 2 도전형의 소스, 드레인 확산층을 마련한 구조로 하는 것을 특징으로 하는 상보형 반도체 장치.
  2. 특허청구의 범위 제 1 항에 있어서, 제 3종의 웰과 제 4 종의 웰 경계에 제 1 종 및제 2 종의 웰보다도 얕고, 제 3 종 및 제 4 종의 웰보다도 깊은 절연막을 마련한 것을 특징으로 하는 상보형 반도체 장치.
  3. 특허청구의 범위 제 1 항에 있어서, 제 3 종의 웰과 제 4 종으 ㅣ웰을 소자으 베이스 영역에 사용한 세토형 바이폴라 트랜지스터를 회로 구성 소자의 하나로서 사용한 것을 특징으로 하는 상보형 반도체 장치.
  4. 반도체 본체, 상기 반도체 본체내에 마련된 제 1 의 n웰 영역과 상기 제 1 의 n웰 영역내에 마련된 제 2 의 n웰 영역, 상기 반도체 본체내에 마련된 제 1 의 p웰 영역과 상기 제 1 의 p웰 영역내에 마련된 제 2 의 p웰 영역, 상기 제 2 의 n웰 영역내에 마련된 p절연 게이트형 전계 효과 트랜지스터, 상기 제 2 의 p웰 영역내에 마련된 n절연 게이트형 전계 효과 트랜지스터, 및 상기 반도체 본체내에 마련된 메모리셀을 포함하는 반도체 메모리.
  5. 특허청구의 범위 제 4 항에 있어서, 상기 제 2의 n웰 영역과 상기 제 2의 p웰 영역은 접촉하고 있는 반도체 메모리.
  6. 특허청구의 범위 제 5 항에 있어서, 상기 제 1의 n웰 영역과 상기 제 1의 p웰 영역은 접촉하고 있는 반도체 메모리.
  7. 특허청구의 범위 제 4 항에 있어서, 상기 메모리셀은 상기 반도체 본체내에 마련된 제 3 의 p웰 영역에 마련되고, 상기 제 3 의 p웰 영역은 상기 제 2 의 p웰 영역과 동일한 깊이를 갖는 반도체 메모리.
  8. 특허청구의 범위 제 7 항에 있어서, 상기제 3 의 p웰 영역은 제 3 의 n웰 영역내에 마련되고, 상기 제 3 의 n웰 영역은 상기 제 1 의 n웰 영역과 동일한 깊이를 갖는 반도체 메모리.
  9. 특허청구의 범위 제 8 항에 있어서, 상기 제 3 의 n웰 영역은 전원 전압, 접지 전압 또는 이들의 중간 전압이 인가되어 있는 반도체 메모리.
  10. 특허청구의 범위 제 9 항에 있어서, 상기 제 3 의 n웰 영역은 외부 잡음에 의해 발생한 전자 또는 정공이 상기 제 3 의 p웰 영역으로 침입하는 것을 방지하는 반도체 메모리.
  11. 특허청구의 범위 제 7 항에 있어서, 상기 메모리셀은 상기 반도체 본체상에 마련되어 있는 절연막상에 마련된 부하 소자를 갖는 스테이틱 메모리인 반도체 메모리.
  12. 특허청구의 범위 제 7 항에 있어서, 상기 메모리셀은 상기 반도체 본체상에 마련된 소자 분리용 절연막상에 신장해서 존재하는 용량 전극을 갖는 적층 용량형 다이나믹 메모리인 반도체 메모리.
  13. 반도체 본체, 상기 반도체 본체내에 마련된 제 1 의 n웰 영역과 상기 제 1 의 n웰 영역내에 마련된제 2의 n웰 영역, 상기 반도체 본체내에 마련된 제 1 의 p웰 영역과 상기 제 1 의 p웰 영역 내에 마련된 제 2 의 p웰 영역, 상기 제 2 의 n웰 영역내에 마련된 p 절연 게이트형 전계효과 트랜지스터, 상기 제 2 의 p웰 영역내에 마련된 n 절연 게이트형 전계효과 트랜지스터, 및 상기 제 2의 n웰 영역과 제 2의 p웰 영역 사이에는 아이솔레이션 영역이 마련되어 있는 것을 포함하는 반도체 장치.
  14. 특허청구의 범위 제 13 항에 있어서, 제 2 의 n웰 영역과 상기 제 2의 p웰 영역은 일부에서 접속되어 있고, 상기 아이솔레이션 영역은 상기 반도체 본체의 표면에 마련되어 있는 반도체 장치.
  15. 특허청구의 범위 제 14 항에 있어서, 상기 제 1 의 n웰 영역과 상기 제 1 의 p웰 영역은 접촉되어 있는 반도체 장치.
  16. 특허청구의 범위 제 13 항에 있어서, 상기 아이솔레이션 여역은 상기 반도체 본체에 마련된 홈과 상기 홈내에 마련된 실리콘 산화막으로 되는 반도체 장치.
  17. 특허청구의 범위 제 16 항에 있어서, 상기 홈은상기 제 2의 n웰 영역과 제 2 의 p웰 영역보다 깊이 마련되어 있는 반도체 장치.
  18. 특허청구의 범위 제 13 항에 있어서, 상기 아이솔레이션 영역은 LOCOS 막으로 되는 반도체 장치.
  19. 상기반도체 본체내에 마련된 메모리셀을 또 포함하고, 상기 메모리셀은 상기 반도체 본체내에 마련된 제 3 의 p웰 영역에 마련되며 상기 제 3 의 p웰 여역은 상기 제 2의 p웰 영역과 동일한 깊이를 갖는 특허청구의 범위 제 13 항의 반도체 메모리.
  20. 특허청구의 범위 제 19 항에 있어서, 상기 제 3의 p웰 영역은 제 3의 n웰 영역내에 마련되며 상기 제 3의 n웰 영역은 상기 제 1의 n웰 영역과 동일한 깊이를 갖고, 상기 제 3 의 n웰 영역은 전원전압, 접지전압 또는 이들의 중간 전압이 인가되어 잇는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019880007550A 1987-07-03 1988-06-22 2중의 웰을 갖는 cmos 반도체 장치 KR890003047A (ko)

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US4907058A (en) 1990-03-06

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