KR950010051A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

본 발명에 따른 반도체장치는 p기판의 주표면에 기억회로영역과 주변회로를 포함한다.
n웰은 기억회로영역을 포함하는 p웰과 주변회로영역을 포함하는 p웰을 둘러싼다.
그 결과, 커패시터소자가 반도체기판에 형성된다.
반도체장치를 미세화하고, 소자간의 접속의 신뢰성을 향상하는 것이 가능하다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 반도체장치의 단면구조를 나타내는 제1다이어그램.
제2도는 본 발명에 따른 제1실시예의 반도체장치의 단면구조를 나타내는 제2다이어그램.
제3도는 본 발명에 따른 제2실시예의 반도체장치의 단면구조를 나타내는 제1다이어그램.
제4도는 본 발명에 따른 제2실시예의 반도체장치의 단면구조를 나타내는 제2다이어그램.
제5도는 본 발명에 따른 제3실시예의 반도체장치의 구조를 나타내는 단면도.

Claims (34)

  1. 제1도전형의 반도체기판과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지도록 형성되고, 제1회로영역을 가지는 제2도전형의 제1불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물 영역과, 제2회로영역을 가지는 제1도전형의 제2불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에 형성되고, 제3회로영역을 가지는 제1도전형의 제3불순물영역과를 포함하고, 상기 반도체기판과 상기 제3불순물영역이 동일한 전위로 설정되고, 상기 제1불순물영역이 상기 반도체기판과 상기 제3불순물영역과는 다른 전위로 설정되며, 상기 제2불순물영역이 상기 제1불순물영역과는 다른 전위로 설정되는 반도체장치.
  2. 제1항에 있어서, 상기 반도체기판과 상기 제3불순물영역이 p형의 제1전위로 설정되고, 상기 제1불순물영역이 상기 제1전위보다 높은 n형의 제2전위로 설정되며, 상기 제2불순물영역이 상기 제2전위보다 낮은 p형의 제3전위로 설정되는 반도체장치.
  3. 제1항에 있어서, 상기 반도체기판과 상기 제3불순물영역이 n형의 제1전위로 설정되고, 상기 제1불순물영역이 상기 제1전위보다 낮은 p형의 제2전위로 설정되며, 상기 제2불순물영역이 상기 제2전위보다 높은 n형의 제3전위로 설정되는 반도체장치.
  4. 제1항에 있어서, 상기 제1회로영역과 상기 제3회로영역이 주변회로를 형성하고, 상기 제2회로영역이 기억회로영역을 형성하는 반도체장치.
  5. 제1도전형의 반도체기판과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지도록 형성되고, 제1회로영역을 가지는 제2도전형의 제1불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에 형성되고, 제2회로영역을 가지는 제1도전형의 제2불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에 일측면과 저면의 일부가 있도록 형성되며, 제3회로영역을 가지는 제1도전형의 제3불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제3불순물영역의 타측면과 저면의 일부를 둘러싸도록 형성되는 제2도전형의 제4불순물영역과를 포함하고, 상기 반도체기판과 상기 제3불순물영역이 동일한 전위로 설정되고, 상기 제1불순물영역과 상기 제4불순물영역이 다른 전위로 설정되며, 상기 제2불순물영역과 상기 제3불순물영역이 다른 전위로 설정되는 반도체장치.
  6. 제5항에 있어서, 상기 반도체기판과 상기 제3불순물영역이 p형의 제1전위로 설정되고, 상기 제1불순물영역이 상기 제1전위보다 높은 n형의 제2전위로 설정되며, 상기 제2불순물영역이 상기 제2전위보다 낮은 p형의 제3전위로 설정되고, 상기 제4불순물영역이 상기 제1전위보다 높은 n형의 제4전위로 설정되는 반도체장치.
  7. 제5항에 있어서, 상기 반도체기판과 상기 제3불순물영역이 n형의 제1전위로 설정되고, 상기 제1불순물영역이 상기 제1전위보다 낮은 p형의 제2전위로 설정되며, 상기 제2불순물영역이 상기 제2전위보다 높은 n형의 제3전위로 설정되고, 상기 제4불순물영역이 상기 제1전위보다 낮은 p형의 제4전위로 설정되는 반도체장치.
  8. 제5항에 있어서, 상기 제1회로영역과 상기 제3회로영역이 주변회로를 형성하고, 상기 제2회로영역이 기억회로영역을 형성하는 반도체장치.
  9. 제1도전형의 반도체기판과, 상기 반도체기판의 주표면으로부터 소정깊이에서 형성되는 제2도전형의 제1불순물층과, 상기 제1불순물층의 상면과 접하도록 형성하는 제1도전형의 제2불순물층과, 상기 제2불순물층의 상면과 접하도록 형성되고, 상기 제1불순물층과 전기적으로 접속되는 제2도전형의 제3불순물층과, 상기 제3불순물층의 상면과 접하도록 형성되고, 상기 제2불순물층에 전기적으로 접속되는 제1도전형의 제4불순물층과를 포함하고, 상기 제1불순물층과 상기 제3불순물층이 상기 제1불순물층과 상기 제4불순물층과는 다른 전위로 설정되는 반도체장치.
  10. 제9항에 있어서, 상기 제1불순물층과 상기 제3불순물층이 접지전위로 설정되고, 제2불순물층과 상기 제4불순물층이 전원전위로 설정되는 반도체장치.
  11. 제9항에 있어서, 반도체소자가 상기 반도체기판과 상기 제4불순물층 사이에 형성되어 있는 불순물활성화영역을 포함하되, 상기 불순물활성화영역이, 상기 제4불순물층에 전기적으로 접속되는 제1도전형의 제5불순물층과, 상기 제3불순물층에 전기적으로 접속되는 제2도전형의 제6불순물층과를 포함하는 반도체장치.
  12. 제1도전형의 반도체영역과, 상기 반도체영역의 주표면으로부터 소정깊이를 가지도록 형성되는 제1전형의 제1불순물영역과, 상기 제1불순물영역에 인접하게 형성되는 제2도전형의 제2불순물영역과, 상기 반도체영역의 주표면으로부터 소정깊이에서 상기 제1불순물영역과 상기 제2불순물영역의 상방으로 연장되도록 형서되는 제2도전형의 불순물층과를 포함하고, 상기 제1불순물영역과 상기 제2불순물영역이 다른 전위로 설정되고, 상기 제2불순물영역과 상기 불순물층이 동일한 전위로 설정되는 반도체 장치.
  13. 제12항에 있어서, 상기 복수의 불순물층이 깊이방향으로 다른 위치에서 형성되는 반도체장치.
  14. 제12항에 있어서, 상기 제1불순물영역이 접지전위로 설정되고, 상기 불수물물층이 전원전위로 설정되는 반도체장치.
  15. 제12항에 있어서, 상기 제1불순물영역이 전원전위로 설정되고, 상기 불수물물층이 전원전위보다 낮은 전위로 설정되는 반도체장치.
  16. 제1도전형의 반도체영역과, 상기 반도체영역의 주표면으로부터 제1깊이를 가지도록 형성되는 제1전형의 제1불순물영역과, 상기 제1불순물영역에 인접하게 상기 반도체영역의 주표면으로부터 제1깊이보다 큰 제2깊이를 가지도록 형성되는 제2도전형의 제2불순물영역과, 상기 제1깊이와 상기 제2깊이 사이의 깊이에서 상기 반도체영역과 상기 제2불순물영역 상방으로 연장되도록 형성되는 제2도전형의 제3불순물영역과를 포함하고, 상기 반도체영역과 상기 제3불순물영역이 다른 전위로 설정되는 반도체장치.
  17. 제16항에 있어서, 상기 반도체영역이 접지전위로 설정되고 상기 제3불순물 영역이 전원전위로 설정되는 반도체장치.
  18. 제1도전형의 반도체영역과, 상기 반도체영역의 주표면으로부터 소정깊이를 가지고 상기 주표면과 평행하게 연장되도록 형성되는 제1도전형의 제1불순물영역과, 상기 제1불순물영역에 인접하면서 상기 주표면과 평행하게 연장되도록 형성되는 제2도전형의 제2불순물영역과, 상기 제2불순물영역에 인접하면서 상기 주표면과 평행하게 연장되도록 형성되는 제1도전형의 제3불순물영역과, 상기 제3불순물영역에 인접하면서 상기 주표면과 평행하게 연장되도록 형성되는 제2도전형의 제4불순물영역과를 포함하고, 상기 제1불순물영역과 상기 제3불순물영역이 각 일방단측에서 전기적으로 접속되고, 상기 제2불순물영역과 상기 제4불순물영역이 상기 제1불순물영역과 상기 제3불순물영역의 상기 일방단측에 대향하는 타단측에 전기적으로 접속되고, 상기 제1불순물영역과 상기 제3불순물영역이 상기 제2불순물영역과 상기 제4불순물영역과는 다른 전위로 설정되는 반도체장치.
  19. 제18항에 있어서, 상기 제1불순물영역과 상기 제3불순물영역이 접지전위로 설정되고, 상기 제2불순물영역과 상기 제4불순물영역이 전원전위로 설정되는 반도체장치.
  20. 제1도전형의 반도체영역과, 상기 반도체영역의 주표면으로부터 소정깊이를 가지도록 형성되는 제1도전형의 제1불순물영역과, 상기 반도체영역과 상기 제1불순물영역에 상방에서 연장되면서 상기 반도체영역의 주표면과 평행하게 연장되도록 형성되는 제2도전형의 제2불순물영역과, 상기 제1불순물영역에 인접하고 상기 제2불순물영역과 평행하게 연장되도록 형성되는 제2도전형의 제3불순물영역과를 포함하고, 상기 제2불순물영역과 상기 제3불순물영역이 각 단부에서 전기적으로 접속되고 상기 제1불순물영역이 상기 제2불순물영역과 상기 제3불순물영역과는 다른 전위로 설정되는 반도체장치.
  21. 제20항에 있어서, 상기 제1불순물영역이 접지전위로 설정되고, 상기 제2불순물영역과 상기 제3불순물영역이 전원전위로 설정되는 반도체장치.
  22. 제20항에 있어서, 상기 복수의 제2불순물영역이 평행하게 형성되는 반도체장치.
  23. 제1도전형의 반도체영역과, 상기 반도체영역의 주표면으로부터 소정깊이를 가지도록 형성되는 제1도전형의 제1불순물영역과, 상기 제1불순물영역에 인접하게 형성되는 제2도전형의 제2불순물영역과, 상기 제1불순물영역의 저면과 상기 제2불순물영역과 접하도록 형성되는 제2도전형의 제3불순물영역과, 상기 제1불순물영역과상기 제3불순물영역 상방으로 연장되도록 형성되는 제2도전형의 제4불순물영역과를 포함하고, 상기 제1불순물영역과 상기 제4불순물영역이 다른 전위로 설정되는 반도체장치.
  24. 제23항에 있어서, 상기 제1불순물영역이 접지전위로 설정되고, 상기 제4불순물영역이 전원전위로 설정되는 반도체장치.
  25. 제23항에 있어서, 상기 복수의 제4불순물영역이 평행하게 형성되는 반도체장치.
  26. 주표면을 가지는 제1도전형의 불순물층과, 상기 주표면으로부터 소정깊이를 가지도록 형성하는 제2도전형의 제1활성화영역과, 상기 제1활성화영역과 전기적으로 접속되며, 상기 제1활성화영역으로부터 아래쪽으로 연장되도록 형성되는 제2활성화영역과를 포함하고, 상기 불순물층과 상기 제2활성화영역이 다른 전위로 설정되는 반도체장치.
  27. 제26항에 있어서, 상기 불순물층이 접지전위로 설정되고, 상기 불순물층이 전원전위로 설정되는 반도체장치.
  28. 제1도전형의 반도체기판과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지도록 형성되는 제2도전형의 제1불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에서 형성되고, 제1회로영역을 가지는 제1도전형의 제2불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에 인접하게 형성되면서, 제2회로영역을 가지는 제1도전형의 제3불순물영역과, 상기 제3불순물영역의 저면의 일부를 둘러싸도록 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제3불순물영역에 인접하게 형성되면서, 제3회로영역을 가지는 제2도전형의 제4불순물 영역과를 포함하고, 상기 제1불순물영역과 상기 제2불순물영역이 다른 전위로 설정되고, 상기 제3불순물영역과 상기 제4불순물영역이 다른 전위로 설정되는 반도체장치.
  29. 제28항에 있어서, 상기 제1불순물영역이 n형의 제1전위로 설정되고, 상기 제4불순물영역이 상기 제2전위로 설정되며, 상기 제2불순물영역이 상기 제1전위보다 낮은 p형의 제3전위로 설정되고, 상기 제3불순물영역이 상기 제2전위보다 낮은 p형의 제4전위로 설정되는 반도체장치.
  30. 제28항에 있어서, 상기 제1회로영역과 상기 제3회로영역이 주변회로영역을 형성하고, 상기 제2회로영역이 기억회로영역을 형성하는 반도체장치.
  31. 제1도전형의 반도체기판과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지도록 형성되고, 제1회로영역을 가지는 제1도전형의 제1불순물영역과, 상기 제1불순물영역의 저면의 일부를 둘러싸도록 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 상기 제1불순물영역에 인접하게 형성되는 제2도전형의 제2불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지도록 형성되고, 제2회로영역을 가지는 제2도전형의 제3불순물영역과, 상기 반도체기판의 주표면으로부터 소정깊이를 가지는 제3불순물영역에서 형성되고, 제3회로영역을 가지는 제4불순물영역을 포함하고 상기 제1불순물영역과 상기 제2불순물영역이 다른 전위로 설정되고, 상기 제3불순물영역과 상기 제4불순물영역이 다른 전위로 설정되는 반도체장치.
  32. 제31항에 있어서, 상기 제2불순물영역이 n형의 제1전위로 설정되고, 상기 제3불순물영역이 n형의 제2전위로 설정되며, 상기 제1불순물영역이 상기 제1전위보다 낮은 p형의 제3전위로 설정되고, 상기 제4불순물영역이 상기 제2전위보다 낮은 p형의 제4전위로 설정되는 반도체장치.
  33. 제31항에 있어서, 상기 제1회로영역과 상기 제3회로영역이 주변회로영역을 형성하고, 상기 제2회로영역이 기억회로영역을 형성하는 반도체장치.
  34. 제2도전형의 제1불순물층을 형성하기 위하여 제1레지스트막을 사용하여 고이온에너지주입법으로 제2도전형의 이온을 제1도전형의 반도체기판의 주표면으로부터의 소정깊이의 영역에 주입하는 공정과, 상기 제1불순물층과 부분적으로 겹치도록 상기 제1불순물층에 제2도전형의 제2불순물층을 형성하기 위하여 제2레지스트막을 사용하여 고이온에너지주입법으로 제1도전형의 이온을 주입하는 공정과, 제2도전형의 제3불순물층을 상기 제2불순물층에 형성하기 위하여 제1레지스트막을 사용하여 고이온에너지주입법으로 제2도전형의 이온을 주입하는 공정과, 제1도전형의 제4불순물층을 상기 제2불순물층에 형성하기 위하여 제2레지스트막을 사용하여 고이온에너지 주입법으로 제1도전형의 이온을 주입하는 공정과를 포함하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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