KR970072432A - Mos 커패시터를 갖는 반도체 디바이스 및 제조 방법 - Google Patents
Mos 커패시터를 갖는 반도체 디바이스 및 제조 방법 Download PDFInfo
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- 239000003990 capacitor Substances 0.000 title claims abstract 7
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- 239000012535 impurity Substances 0.000 claims abstract 10
- 239000000758 substrate Substances 0.000 claims abstract 5
- 230000000873 masking effect Effects 0.000 claims 8
- 238000005468 ion implantation Methods 0.000 claims 2
- 238000000034 method Methods 0.000 claims 2
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Abstract
커패시터 양단에 인가된 전압으로 인해 커패시터의 커패시턴스의 하강을 억제할 수 있도록 반도체 디바이스가 제공된다. 이 디바이스의 제1도전형의 반도체 기판내에 형성된 웰을 포함한다. 이 웰을 제1도전형과 반대인 제2도전형으로 된다. 웰의 표면 영역은 최소한 제1 및 제2부분으로 나누어진다. 제1부분은 제1도전형으로 되고 제2부분은 제2도전형으로 된다. 절연층은 제1 및 제2부분과 접촉될 웰 상에 형성된다. 전극은 절연층상에 형성되고 제1 및 제2부분에 걸쳐 위치된다. 웰, 절연층, 및 전극에 의해 형성된 커패시터는 제1부분을 포함하는 제1서브커패시터 및 제2부분을 포함하는 제2서브커패시터에 의해 구성된 커패시터와 동일하다. 웰의 제1 및 제2부분의 불순물 농도의 나머지 웰의 불순물 농도보다 높거나 낮을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 웰에 형성된 절연층이 생략된, 본 발명의 제1실시예에 따른 반도체 디바이스의 부분적인 평면도, 제3도는 제2도의 선 Ⅲ-Ⅲ을 따른 부분적인 단면도, 제4도는 제2도의 Ⅳ-Ⅳ를 따른 부분적인 단면도.
Claims (10)
- 반도체 디바이스에 있어서, (a) 제1도전형의 반도체 기판; (b) 상기 기판내에 형성되고, 상기 제1도전형과 반대인 제2도전형으로 된 웰(well)로서, 상기 웰의 표면 영역은 적어도 제1 및 제2부분으로 나누어지고, 상기 제1부분은 상기 제1도전형이고 상기 제2부분은 상기 도전형인 웰; (c) 상기 웰 상에 형성되고 상기 제1 및 제2부분과 접촉하는 절연층; 및 (d) 상기 절연층 상에 형성되고 상기 제1 및 제2부분에 걸쳐 위치한 전극을 포함하고, 상기 웰, 상기 절연층, 및 상기 전극은 커패시터를 이루는 것을 특징으로 하는 반도체 디바이스.
- 제1항에 있어서, 상기 웰의 상기 제1 및 제2부분의 불순물(dopant) 농도는 나머지 웰의 불순물 농도 보다 높은 것을 특징으로 하는 반도체 디바이스.
- 제1항에 있어서, 상기 웰의 상기 제1 및 제2부분의 불순물 농도는 나머지 웰의 불순물 농도 보다 낮은 것을 특징으로 하는 반도체 디바이스.
- 제3항에 있어서, 상기 웰의 표면 영역은 상기 제1도전형의 제3부분과 상기 웰과 전기적 접속하기 위한 상기 제2도전형의 제4부분을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제1항에 있어서, 상기 웰이 상기 제1 및 제2부분은 동일한 평면 크기를 갖는 것을 특징으로 하는 반도체 디바이스.
- 반도체 디바이스의 제조방법에 있어서, (a) 제1도전형의 반도체 기판을 준비하는 단계; (b) 상기 기판내에 상기 제1도전형과 반대인 제2도전형의 웰을 형성하는 단계; (c) 상기 웰 영역상에 제1마스킹층을 형성되고 상기 웰의 특정 영역을 덮는 단계; (d) 상기 제1마스킹층을 사용하여 상기 웰의 표면 영역내로 상기 제1도전형의 제1불순물을 선택적으로 이온 주입하여, 상기 표면 영역내에 상기 제1도전형의 제1부분을 형성하는 단계; (e) 상기 제1마스킹층을 제거하는 단계; (f) 상기 웰 상에 제2마스킹층을 형성하여 상기 웰의 나머지 영역을 덮는 단계; (g) 상기 제2마스킹층을 사용하여 상기 웰의 표면 영역내로 상기 제2도전형의 제2불순물을 선택적으로 이온 주입하여, 상기 표면영역내에 상기 제2도전형의 제2부분을 형성하는 단계; (h) 상기 제2마스킹층을 제거하는 단계; (i) 상기 웰 영역상에 상기 웰의 상기 표면 영역의 상기 제1 및 제2부분과 접촉하게 될 절연층을 형성하는 단계; 및 (j) 상기 절연층상에 상기 제1 및 제2부분에 걸쳐 위치하게 될 전극을 형성하는 단계를 포함하고, 상기 웰층, 상기 절연층, 및 상기 전극은 커패시터를 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제6항에 있어서, 상기 이온 주입 단계 (d) 및 (g)의 주입량(dose)은 상기 웰의 상기 제1 및 제2부분의 불순물 농도가 상기 나머지 웰의 불순물 농도보다 높도록 설정되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제6항에 있어서, 상기 이온 주입 단계(d) 및 (g)의 주입량은 상기 웰의 상기 제1 및 제2부분의 불순물농도가 상기 나머지 웰의 불순물 농도보다 낮도록 설정되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제6항에 있어서, 상기 제1마스킹층은 상기 단계 (c)에서 상기 웰의 반부를 덮도록 형성하고, 상기 제2마스킹층은 상기 단계 (f)에서 상기 웰의 다른 반부를 덮도록 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제6항에 있어서, (k) 상기 웰의 상기 표면 영역에 상기 제1도전형의 제3부분을 형성하는 단계; 및 (l) 상기 웰의 상기 표면 영역에 상기 제2도전형의 제4부분을 형성하는 단계를 포함하고, 상기 제3 및 제4부분은 상기 웰과의 전기적 접속을 위해 제공되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP96-095718 | 1996-04-17 | ||
| JP8095718A JP2795259B2 (ja) | 1996-04-17 | 1996-04-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970072432A true KR970072432A (ko) | 1997-11-07 |
| KR100230901B1 KR100230901B1 (ko) | 1999-11-15 |
Family
ID=14145268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970014178A KR100230901B1 (ko) | 1996-04-17 | 1997-04-17 | Mos 커패시터를 갖는 반도체 디바이스 및 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5965928A (ko) |
| JP (1) | JP2795259B2 (ko) |
| KR (1) | KR100230901B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3900542B2 (ja) * | 1997-03-24 | 2007-04-04 | セイコーエプソン株式会社 | 半導体容量装置及びそれを用いた半導体装置 |
| JP4332244B2 (ja) * | 1998-10-30 | 2009-09-16 | シャープ株式会社 | Ｍｏｓ型容量素子 |
| US6320237B1 (en) * | 1999-11-08 | 2001-11-20 | International Business Machines Corporation | Decoupling capacitor structure |
| US6828638B2 (en) * | 1999-12-22 | 2004-12-07 | Intel Corporation | Decoupling capacitors for thin gate oxides |
| US7151036B1 (en) * | 2002-07-29 | 2006-12-19 | Vishay-Siliconix | Precision high-frequency capacitor formed on semiconductor substrate |
| US6538300B1 (en) * | 2000-09-14 | 2003-03-25 | Vishay Intertechnology, Inc. | Precision high-frequency capacitor formed on semiconductor substrate |
| DE10139396A1 (de) * | 2001-08-10 | 2003-01-16 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Varaktor |
| US7541250B2 (en) * | 2006-03-07 | 2009-06-02 | Atmel Corporation | Method for forming a self-aligned twin well region with simplified processing |
| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| KR20220021191A (ko) * | 2020-08-13 | 2022-02-22 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245231A (en) * | 1978-12-26 | 1981-01-13 | Motorola Inc. | Combination capacitor and transistor structure for use in monolithic circuits |
| US4816894A (en) * | 1987-01-29 | 1989-03-28 | Seiko Instruments & Electronics Ltd. | Semiconductor variable capacitance element |
| JPH06103735B2 (ja) * | 1988-11-17 | 1994-12-14 | 日本電気株式会社 | 半導体集積回路 |
| JP2740038B2 (ja) * | 1990-06-18 | 1998-04-15 | 株式会社東芝 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| US5608258A (en) * | 1995-03-16 | 1997-03-04 | Zilog, Inc. | MOS precision capacitor with low voltage coefficient |
-
1996
- 1996-04-17 JP JP8095718A patent/JP2795259B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-17 US US08/837,393 patent/US5965928A/en not_active Expired - Fee Related
- 1997-04-17 KR KR1019970014178A patent/KR100230901B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100230901B1 (ko) | 1999-11-15 |
| JP2795259B2 (ja) | 1998-09-10 |
| JPH09283708A (ja) | 1997-10-31 |
| US5965928A (en) | 1999-10-12 |
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