KR20220021191A - 이미지 센싱 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며, 상기 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 영역 및 상기 제 1 플로팅 디퓨전 영역을 공유하는 복수의 유닛 픽셀들을 포함하는 제 1 서브 픽셀 블록 및 제 1 방향으로 상기 제 1 서브 픽셀 블록의 일측에 위치하는 컨버젼 게인 캐패시터를 포함하며, 상기 컨버젼 게인 캐패시터는 컨버젼 게인 신호 입력 노드와 연결되는 소스/드레인 영역 및 상기 소스/드레인 영역을 둘러싸며 상기 제 1 플로팅 디퓨전 영역에 연결되는 게이트를 포함할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 비디오 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이러한 이미지 센서는 센서의 해상도가 높아짐에 따라 칩 사이즈(Chip Size)의 증가 없이 픽셀(Pixel)들의 수를 증가시키기 위해 픽셀 사이즈가 점점 작아지고 있다.
본 발명의 실시예는 컨버젼 게인(conversion gain)을 조절하여 저조도 및 고조도 특성을 모두 확보할 수 있는 이미지 센싱 장치를 제공한다.
본 기술의 일 실시예에 따른 이미지 센싱 장치는 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며, 상기 유닛 픽셀 블록들 각각은 제 1 플로팅 디퓨전 영역 및 상기 제 1 플로팅 디퓨전 영역을 공유하는 복수의 유닛 픽셀들을 포함하는 제 1 서브 픽셀 블록 및 제 1 방향으로 상기 제 1 서브 픽셀 블록의 일측에 위치하는 컨버젼 게인 캐패시터를 포함하며, 상기 컨버젼 게인 캐패시터는 컨버젼 게인 신호 입력 노드와 연결되는 소스/드레인 영역 및 상기 소스/드레인 영역을 둘러싸며 상기 제 1 플로팅 디퓨전 영역에 연결되는 게이트를 포함할 수 있다.
본 기술의 다른 실시예에 따른 이미지 센싱 장치는 입사광을 변환시켜 광전하를 생성하는 적어도 하나의 광전변환소자, 상기 광전하를 저장하는 플로팅 디퓨전 영역, 전송 신호에 근거하여 상기 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 적어도 하나의 전송 트랜지스터 및 상기 플로팅 디퓨전 영역에 연결되며 컨버젼 게인 신호에 근거하여 상기 플로팅 디퓨전 영역의 캐패시턴스를 변화시키는 컨버젼 게인 캐패시터를 포함하며, 상기 컨버젼 게인 캐패시터는 상기 컨버젼 게인 신호를 인가받는 소스/드레인 영역 및 상기 소스/드레인 영역을 둘러싸며 상기 플로팅 디퓨전 영역에 연결되는 게이트를 포함할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 이미지 센싱 장치는 컨버젼 게인을 조절함으로써 저조도 및 고조도 특성을 모두 확보할 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 일 실시예를 예시적으로 나타낸 레이아웃 도면.
도 3은 도 2의 유닛 픽셀 블록에 대응되는 등가회로도.
도 4는 본 실시예에 따른 링 타입의 MOS 캐패시터와 일반적인 트랜지스터를 이용한 MOS 캐패시터의 차이를 비교 설명하기 위한 도면.
도 5a는 도 2에서 X-X’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
도 5b는 도 2에서 Y-Y’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 상관 이중 샘플러(correlated double sampler, CDS, 200), 아날로그-디지털 컨버터(analog digital converter, ADC, 300), 버퍼(Buffer, 400), 로우 드라이버(row driver, 500), 타이밍 제너레이터(timing generator, 600), 제어 레지스터(control register, 700) 및 램프 신호 제너레이터(ramp signal generator, 800)를 포함할 수 있다.
픽셀 어레이(100)는 연속적으로 배열된 복수의 유닛 픽셀 블록(PB)들을 포함할 수 있다. 각 유닛 픽셀 블록(PB)은 플로팅 디퓨전 영역 및 픽셀 트랜지스터들을 공유하는 복수 개의 유닛 픽셀들을 포함할 수 있다. 예컨대, 유닛 픽셀 블록(PB)은 8개의 유닛 픽셀들이 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터 및 선택(Select) 트랜지스터를 공유하며, 4개의 유닛 픽셀들 마다 1개의 플로팅 디퓨전 영역이 형성되는 8-공유 픽셀 구조(8-shared pixel structure)로 형성될 수 있다. 각 유닛 픽셀은 외부에서 입사된 광신호를 변환시켜 광전하를 생성하는 광전변환소자 및 광전변환소자에서 생성된 광전하를 플로팅 디퓨전 영역으로 전달하는 전송(Transfer) 트랜지스터를 포함할 수 있다. 각 유닛 픽셀 플록(PB)은 컨버젼 게인(conversion gain)을 조절하기 위한 컨버젼 게인 캐패시터를 포함할 수 있다. 이때, 컨버젼 게인 캐패시터는 소스 및 드레인이 하나의 공통 정션으로 형성되며 게이트가 그 공통 정션을 둘러싸도록 형성되는 모스 캐패시터(MOS capacitor)를 포함할 수 있다. 이러한 컨버젼 게인 캐패시터의 구조는 보다 상세하게 후술된다. 유닛 픽셀 블록(PB)은 각 유닛 픽셀들의 전기적 이미지 신호인 픽셀 신호들을 컬럼 라인(column line)을 통하여 상관 이중 샘플러(200)로 출력할 수 있다.
상관 이중 샘플러(200)는 픽셀 어레이(100)의 유닛 픽셀 블록(PB)들로부터 수신된 픽셀 신호들을 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(200)는 타이밍 제너레이터(600)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 픽셀 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(300)로 전송할 수 있다.
아날로그-디지털 컨버터(300)는 램프 신호 제너레이터(800)로부터 출력된 램프 신호와 상관 이중 샘플러(200)로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 아날로그-디지털 컨버터(300)는 타이밍 제너레이터(600)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(400)로 출력할 수 있다.
버퍼(400)는 아날로그-디지털 컨버터(300)로부터 출력된 복수의 디지털 신호들을 저장한 후 이들을 감지 증폭하여 출력할 수 있다.
로우 드라이버(500)는 타이밍 제너레이터(600)의 신호에 따라 픽셀 어레이(100)를 구동시킬 수 있다. 예를 들어, 로우 드라이버(500)는 유닛 픽셀 블록(PB)들에 포함된 트랜지스터들 및 컨버젼 게인 캐패시터를 제어하기 위한 구동 신호들을 픽셀 어레이(100)로 출력할 수 있다.
타이밍 제너레이터(600)는 로우 드라이버(500), 상관 이중 샘플링(200), 아날로그-디지털 컨버터(300) 및 램프 신호 제너레이터(800)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(700)는 램프 신호 제너레이터(800), 타이밍 제너레이터(600) 및 버퍼(400)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
램프 신호 제너레이터(800)는 제어 레지스터(700)의 제어 신호와 타이밍 제너레이터(600)의 타이밍 신호에 근거하여 아날로그-디지털 컨버터(300)로부터 출력되는 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 8-공유 픽셀 구조를 갖는 유닛 픽셀 블록의 일 실시예를 예시적으로 나타낸 레이아웃 도면이며, 도 3은 도 2의 유닛 픽셀 블록에 대응되는 등가회로도이다.
도 2 및 도 3을 참조하면, 각 유닛 픽셀 블록(PB)은 유닛 픽셀들(PX1~PX8), 플로팅 디퓨전 영역들(FD1, FD2), 소스 팔로워 트랜지스터(DX), 선택 트랜지스터(SX), 리셋 트랜지스터(RX) 및 컨버젼 게인 캐패시터(110)를 포함할 수 있다.
도 2에서는, 설명의 편의를 위해, 각 트랜지스터에 대한 참조부호들(DX, SX, RX, TX1~TX8)은 해당 트랜지스터의 게이트에 표시되었다.
유닛 픽셀들(PX1~PX8) 각각은 입사광에 응답하여 광전하를 생성하는 1개의 광전변환소자(PD1~PD8) 및 대응되는 광전변환소자(PD1~PD8)에서 생성된 광전하를 전송 신호에 근거하여 플로팅 디퓨전 영역(FD1, FD2)으로 전달하는 1개의 전송 트랜지스터(TX1~TX8)를 포함할 수 있다.
광전변환소자들(PD1~PD8)은 포토다이오드(photodiode)를 포함할 수 있다. 예를 들어, 광전변환소자들(PD1~PD8)은 기판 내에 형성될 수 있으며, 서로 상보적인 도전형을 갖는 불순물 영역들(P형 및 N형 불순물 영역)이 수직방향으로 적층된 구조로 형성될 수 있다.
플로팅 디퓨전 영역들(FD1, FD2)은 기판의 상부 영역(upper portion)에 형성될 수 있으며, 전송 트랜지스터(TX1~TX4, TX5~TX8)에 의해 전달된 광전하들을 임시적으로 저장할 수 있다. 플로팅 디퓨전 영역들(FD1, FD2)은 도전라인(예를 들어, 메탈라인)을 통해 서로 연결될 수 있다. 또한, 플로팅 디퓨전 영역들(FD1, FD2)은 도전라인을 통해 소스 팔로워 트랜지스터(DX)의 게이트 및 리셋 트랜지스터(RX)의 소스/드레인 영역과 연결될 수 있다.
전송 트랜지스터들(TX1~TX8) 각각은 대응되는 광전변환소자(PD1~PD8) 및 플로팅 디퓨전 영역(FD1, FD2)에 연결될 수 있다. 예를 들어, 전송 트랜지스터들(TX1~TX8)의 일측 단자는 광전변환소자(PD1~PD8)와 연결되고 다른 일측 단자는 플로팅 디퓨전 영역(FD1, FD2)과 연결될 수 있다. 전송 트랜지스터들(TX1~TX8)은 광전변환소자(PD1~PD8)에서 생성된 광전하들을 전송 게이트에 인가되는 전송 신호들에 근거하여 플로팅 디퓨전 영역(FD1, FD2)으로 전송할 수 있다.
본 실시예에서 복수의 유닛 픽셀들(PX1~PX8)과 플로팅 디퓨전 영역들(FD1, FD2)은 4개의 유닛 픽셀들이 서로 일정 간격으로 이격되면서 하나의 플로팅 디퓨전 영역(FD1, FD2)을 둘러싸도록 배치될 수 있다. 예를 들어, 8개의 유닛 픽셀들(PX1~PX8) 중 4개의 유닛 픽셀들(PX1~PX4)은 플로팅 디퓨전 영역(FD1)을 둘러싸도록 배치되고, 나머지 4개의 유닛 픽셀들(PX5~PX8)은 플로팅 디퓨전 영역(FD2)을 둘러싸도록 배치될 수 있다.
이하에서는, 설명의 편의를 위해, 유닛 픽셀 블록(PB) 내에서, 플로팅 디퓨전 영역(FD1) 및 이를 둘러싸는 4개의 유닛 픽셀들(PX1~PX4)을 묶어서 서브 픽셀 블록(PB_S1)으로 정의하고, 플로팅 디퓨전 영역(FD2) 및 이를 둘러싸는 4개의 유닛 픽셀들(PX5~PX8)을 묶어서 서브 픽셀 블록(PB_S2)으로 정의한다.
유닛 픽셀 블록(PB) 내에서, 서브 픽셀 블록들(PB_S1, PB_S2)은 Y 방향을 따라 일정 간격 이격되게 배치될 수 있다. 서브 픽셀 블록들(PB_S1, PB_S2)은 서로 동일한 배치 구조를 가지며 동일한 크기로 형성될 수 있다.
유닛 픽셀 블록(PB) 내에서, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 일측 영역에는 소스 팔로워 트랜지스터(DX) 및 선택 트랜지스터(SX)가 형성될 수 있다. 소스 팔로워 트랜지스터(DX)와 선택 트랜지스터(SX)는 액티브 영역을 공유하면서 X 방향으로 직렬 연결될 수 있다. 소스 팔로워 트랜지스터(DX)의 일측 단자(소스/드레인 영역)는 픽셀 전압(VP) 노드와 연결될 수 있으며, 선택 트랜지스터(SX)의 일측 단자(소스/드레인 영역)는 출력 노드(OUT)와 연결될 수 있다. 즉, 소스 팔로워 트랜지스터(DX)와 선택 트랜지스터(SX)는 픽셀 전압(VP) 노드와 출력 노드(OUT) 사이에서 직렬로 연결될 수 있다. 소스 팔로워 트랜지스터(DX)의 게이트는 플로팅 디퓨전 영역들(FD1, FD2)과 연결될 수 있다.
유닛 픽셀 블록(PB) 내에서, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 다른 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에는 리셋 트랜지스터(RX)와 컨버젼 게인 캐패시터(110)가 형성될 수 있다. 리셋 트랜지스터(RX)와 컨버젼 게인 캐패시터(110)는 X 방향으로 일정 거리 이격되게 형성될 수 있다. 리셋 트랜지스터(RX)와 컨버젼 게인 캐패시터(110)는 기판이 식각된 트렌치형 소자 분리(device isolation) 구조에 의해 소자분리되지 않고, 기판에 불순물들이 주입된 불순물 영역 즉 정션 아이솔레이션(junction isolation) 구조에 의해 소자분리될 수 있다. 컨버젼 게인 캐패시터(110)는 리셋 트랜지스터(RX)뿐만 아니라 다른 트랜지스터들(TX, DX, SX) 및 플로팅 디퓨전 영역들(FD1, FD2)과도 정션 아이솔레이션 구조에 의해 소자분리될 수 있다.
이러한 컨버젼 게인 캐패시터(110)는 MOS 캐패시터 형태로 형성될 수 있다. 이때, 본 실시예에서의 컨버젼 게인 캐패시터(110)는 통합된 하나의 불순물 영역(소스/드레인 영역)(114) 및 소스/드레인 영역(114)을 링(ring) 형태로 둘러싸는 게이트(112)를 포함할 수 있다. 예를 들어, 게이트(112)는 사각의 링 형태로 형성될 수 있다.
일반적으로 MOS 캐패시터는 게이트의 양측에 소스/드레인 영역들이 형성되고 그 소스/드레인 영역들이 도전라인을 통해 전기적으로 연결됨으로써 형성된다. 그러나, 본 실시예에서의 컨버젼 게인 캐패시터(110)는 소스/드레인 영역들이 하나의 통합된 불순물 영역(114)으로 형성될 수 있으며, 게이트(112)는 그러한 통합된 불순물 영역(소스/드레인 영역)(114)을 링(ring) 형태로 둘러싸도록 형성될 수 있다. 본 실시예에서와 같이, 게이트(112)가 소스/드레인 영역(114)을 둘러싸는 형태로 형성된 MOS 캐패시터는 게이트의 양측에 소스/드레인 영역들이 형성되는 MOS 캐패시터에 비해 상대적으로 좁은 영역에도 형성이 가능하다.
도 4는 본 실시예에 따른 링 타입의 MOS 캐패시터와 일반적인 트랜지스터를 이용한 MOS 캐패시터의 차이를 비교 설명하기 위한 도면이다.
인접한 소자들 간의 소자 분리를 위해서는 인접한 소자들 간의 거리가 충분히 떨어져 있어야 한다. 예를 들어, 인접한 트랜지스터들의 경우 소스/드레인 영역들이 일정 거리 이상 떨어져 있어야 한다. 본 실시예에서는 그러한 거리를 최소 이격 거리라고 정의하였다. 그러한 최소 이격 거리는, 본 실시예에서와 같이, 소자 분리를 위해 불순물이 이용되는 정션 아이솔레이션 구조에서는 더욱 길어질 수 있다.
그런데, 본 실시예에서와 같이, 게이트가 소스/드레인 영역을 둘러싸도록 형성되는 경우, 최소 이격 거리를 유지하면서 게이트가 형성되는 영역을 확장시킬 수 있다. 즉, MOS 캐패시터의 캐패시턴스를 보다 크게 할 수 있다. 바꾸어 말하면, 같은 캐패시턴스를 갖는 MOS 캐패시터를 형성하는 경우, MOS 캐패시터의 크기를 상대적으로 작게 형성할 수 있어 좁은 영역에도 형성이 가능하다.
컨버젼 게인 캐패시터(110)의 게이트(112)는 폴리 실리콘 또는 메탈을 포함할 수 있다. 소스/드레인 영역(114)은 도전라인을 통해 컨버젼 게인 신호(SDCG) 입력 노드와 연결될 수 있으며, 게이트(112)는 도전라인을 통해 플로팅 디퓨전 영역들(FD1, FD2) 및 리셋 트랜지스터(RX)의 소스/드레인 영역과 연결될 수 있다. 즉, 플로팅 디퓨전 영역들(FD1, FD2) 및 컨버젼 게인 캐패시터(110)가 하나의 공통 플로팅 디퓨전 노드(CFD)를 구성할 수 있다. 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스는 컨버젼 게인 캐패시터(110)의 소스/드레인 영역(114)에 인가되는 컨버젼 게인 신호(SDCG)에 따라 조절될 수 있다. 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스가 조절됨으로써 이미지 센싱 장치의 컨버젼 게인이 조절될 수 있다.
리셋 트랜지스터(RX)는 리셋 신호에 근거하여 플로팅 디퓨전 영역들(FD1, FD2)을 픽셀 전압(VP) 레벨로 초기화시킬 수 있다.
도 2에서, 소스 팔로워 트랜지스터(DX) 및 선택 트랜지스터(SX)가 형성되는 위치와 리셋 트랜지스터(RX) 및 컨버젼 게인 캐패시터(110)가 형성되는 위치는 서로 바뀔 수도 있다. 예를 들어, Y 방향으로 서브 픽셀 블록(PB_S1)의 일측 영역에 리셋 트랜지스터(RX)와 컨버젼 게인 캐패시터(110)가 형성되고, 그 반대편 일측 영역 즉 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에 소스 팔로워 트랜지스터(DX)와 선택 트랜지스터(SX)가 형성될 수도 있다. 또한, 유닛 픽셀 블록(PB) 내에서 트랜지스터들(DX, SX, RX)과 컨버젼 게인 캐패시터(110)는 X 방향으로 서브 픽셀 블록들(PB_S1, PB_S2)의 일측 영역에 형성될 수도 있다.
상술한 실시예에서는 컨버젼 게인 캐패시터(110)가 8-공유 픽셀 구조에 적용되는 경우에 대해 설명하였으나, 4-공유 픽셀 구조에도 적용이 가능하다. 예를 들어, 픽셀 트랜지스터들(DX, SX, RX), 컨버젼 게인 캐패시터(110) 및 서브 픽셀 블록(PB_S1)이 하나의 유닛 픽셀 블록을 구성할 수도 있다.
도 5a는 도 2에서 X-X’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이며, 도 5b는 도 2에서 Y-Y’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 단면도이다.
도 5a 및 도 5b를 참조하면, 유닛 픽셀 블록들(PB)이 형성된 기판(10)은 제 1 면 및 제 1 면과 반대편에 위치하는 제 2 면을 포함할 수 있다.
기판(10)의 제 1 면 위에서, 서브 픽셀 블록들(PB_S1, PB_S2) 사이의 영역에는 컨버젼 게인 캐패시터(110)와 리셋 트랜지스터(RX)가 형성될 수 있다. 컨버젼 게인 캐패시터(110)는 기판(10)의 제 1 면과 접하도록 기판(10)의 상부 영역에 형성되는 불순물 영역(소스/드레인 영역)(114) 및 소스/드레인 영역(114)을 둘러싸는 게이트(112)를 포함할 수 있다. 도 4a 및 도 4b에서는 게이트(112)가 분리된 형태로 도시되었으나, 도 2에서와 같이, 게이트(112)는 링 형태로 형성될 수 있다. 리셋 트랜지스터(RX)의 소스/드레인 영역들(132, 134)은 기판(10)의 제 1 면과 접하도록 기판(10)의 상부 영역에 형성될 수 있다.
컨버젼 게인 캐패시터(110)와 리셋 트랜지스터(RX)는 소자 분리 구조(120)에 의해 분리될 수 있다. 이때, 소자 분리 구조(120)는 기판(10)의 상부 영역에 P형 불순물들이 주입된 정션 아이솔레이션 구조를 포함할 수 있다.
도 5a 및 도 5b에는 도시되지 않았으나, 트랜지스터들(TX, DX, SX)이 형성되는 액티브 영역들도 정션 아이솔레이션 구조에 의해 소자분리될 수 있다. 따라서, 본 실시예의 유닛 픽셀 블록(PB) 내에는, 트랜지스터들(TX, DX, SX, RX) 및 컨버젼 게인 캐패시터(110)를 소자분리시키기 위한 트렌치형 소자 분리 구조가 형성되지 않을 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 픽셀 어레이
110: 컨버젼 게인 캐패시터
120: 소자 분리 구조
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터

Claims (18)

  1. 복수의 유닛 픽셀 블록들이 어레이 형태로 배열되는 픽셀 어레이를 포함하며,
    상기 유닛 픽셀 블록들 각각은
    제 1 플로팅 디퓨전 영역 및 상기 제 1 플로팅 디퓨전 영역을 공유하는 복수의 유닛 픽셀들을 포함하는 제 1 서브 픽셀 블록; 및
    제 1 방향으로 상기 제 1 서브 픽셀 블록의 일측에 위치하는 컨버젼 게인 캐패시터를 포함하며,
    상기 컨버젼 게인 캐패시터는
    컨버젼 게인 신호 입력 노드와 연결되는 소스/드레인 영역; 및
    상기 소스/드레인 영역을 둘러싸며 상기 제 1 플로팅 디퓨전 영역에 연결되는 게이트를 포함하는 이미지 센싱 장치.
  2. 청구항 1에 있어서, 상기 게이트는
    사각의 링 형태로 상기 소스/드레인 영역을 둘러싸는 것을 특징으로 하는 이미지 센싱 장치.
  3. 청구항 1에 있어서, 상기 유닛 픽셀 블록들 각각은
    상기 제 1 플로팅 디퓨전 영역과 연결되는 제 2 플로팅 디퓨전 영역 및 상기 제 2 플로팅 디퓨전 영역을 공유하는 복수의 유닛 픽셀들을 포함하는 제 2 서브 픽셀 블록을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  4. 청구항 3에 있어서, 상기 컨버젼 게인 캐패시터는
    상기 제 1 서브 픽셀 블록과 상기 제 2 서브 픽셀 블록 사이에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  5. 청구항 3에 있어서, 상기 유닛 픽셀 블록들 각각은
    리셋 신호에 근거하여 상기 제 1 및 제 2 플로팅 디퓨전 영역들을 초기화시키는 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  6. 청구항 5에 있어서, 상기 리셋 트랜지스터는
    상기 제 1 방향과 교차되는 제 2 방향으로 상기 컨버젼 게인 캐패시터의 일측에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  7. 청구항 5에 있어서, 상기 유닛 픽셀 블록들 각각은
    상기 컨버젼 게인 캐패시터, 상기 리셋 트랜지스터 및 상기 제 1 플로팅 디전 영역을 서로 소자분리 시키는 불순물 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  8. 청구항 7에 있어서, 상기 불순물 영역은
    P형 불순물 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  9. 청구항 1에 있어서, 상기 복수의 유닛 픽셀들 각각은
    입사광을 변환시켜 광전하를 생성하는 광전변환소자; 및
    상기 광전변환소자에서 생성된 광전하를 전송 신호에 근거하여 상기 제 1 플로팅 디퓨전 영역으로 전송하는 전송 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  10. 청구항 1에 있어서, 상기 복수의 유닛 픽셀들은
    서로 일정 간격 이격되면서 상기 제 1 플로팅 디퓨전 영역을 둘러싸는 4개의 유닛 픽셀들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  11. 입사광을 변환시켜 광전하를 생성하는 적어도 하나의 광전변환소자;
    상기 광전하를 저장하는 플로팅 디퓨전 영역;
    전송 신호에 근거하여 상기 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 적어도 하나의 전송 트랜지스터; 및
    상기 플로팅 디퓨전 영역에 연결되며 컨버젼 게인 신호에 근거하여 상기 플로팅 디퓨전 영역의 캐패시턴스를 변화시키는 컨버젼 게인 캐패시터를 포함하며,
    상기 컨버젼 게인 캐패시터는
    상기 컨버젼 게인 신호를 인가받는 소스/드레인 영역; 및
    상기 소스/드레인 영역을 둘러싸며 상기 플로팅 디퓨전 영역에 연결되는 게이트를 포함하는 이미지 센싱 장치.
  12. 청구항 11에 있어서, 상기 게이트는
    사각의 링 형태로 상기 소스/드레인 영역을 둘러싸는 것을 특징으로 하는 이미지 센싱 장치.
  13. 청구항 11에 있어서, 상기 적어도 하나의 전송 트랜지스터는
    상기 적어도 하나의 광전변환소자와 일대일 대응되며, 대응되는 광전변환소자에서 생성된 광전하를 상기 플로팅 디퓨전 영역으로 전송하는 복수의 전송 트랜지스터들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  14. 청구항 11에 있어서, 상기 적어도 하나의 전송 트랜지스터는
    서로 일정 간격으로 이격되면서 상기 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수의 전송 트랜지스터들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  15. 청구항 11에 있어서,
    리셋 신호에 근거하여 상기 플로팅 디퓨전 영역을 초기화시키는 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  16. 청구항 15에 있어서, 상기 리셋 트랜지스터는
    상기 컨버젼 게인 캐패시터의 일측에 위치하며 도전라인을 통해 상기 게이트와 연결되는 것을 특징으로 하는 이미지 센싱 장치.
  17. 청구항 15에 있어서,
    상기 컨버젼 게인 캐패시터, 상기 리셋 트랜지스터 및 상기 플로팅 디전 영역을 서로 소자분리 시키는 불순물 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  18. 청구항 17에 있어서, 상기 불순물 영역은
    P형 불순물 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
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