KR20220118022A

KR20220118022A - 이미지 센싱 장치

Info

Publication number: KR20220118022A
Application number: KR1020210021623A
Authority: KR
Inventors: 하동호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-02-18
Filing date: 2021-02-18
Publication date: 2022-08-25
Also published as: US20240107197A1; US20220264049A1; US11838669B2; CN114979516A

Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 픽셀 그룹들이 로우 방향 및 컬럼 방향으로 연속적으로 배열된 픽셀 어레이를 포함하며, 상기 픽셀 그룹들 각각은 입사된 광을 변환하여 광전하들을 생성하는 복수의 유닛 픽셀들을 포함하며, 상기 복수의 유닛 픽셀들에서 생성된 광전하들을 이용하여 하나의 유닛 픽셀에서 생성되는 광전하들에 대응되는 싱글 픽셀 신호 및 복수개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 SUM 픽셀 신호를 출력할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 발명은 이미지 센싱 장치에 관한 것이다.

이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 비디오 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.

본 발명의 실시예는 한 번의 노출만으로 여러 모드들의 픽셀 신호들(싱글 픽셀 신호 및 SUM 픽셀 신호)을 모두 얻을 수 있는 이미지 센싱 장치를 제공하고자 한다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 이미지 센싱 장치는 픽셀 그룹들이 로우 방향 및 컬럼 방향으로 연속적으로 배열된 픽셀 어레이를 포함할 수 있다. 상기 픽셀 그룹들 각각은 입사된 광을 변환하여 광전하들을 생성하는 복수의 유닛 픽셀들을 포함하며, 상기 복수의 유닛 픽셀들에서 생성된 광전하들을 이용하여 하나의 유닛 픽셀에서 생성되는 광전하들에 대응되는 싱글 픽셀 신호 및 복수개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 SUM 픽셀 신호를 출력할 수 있다.

본 발명의 실시예에 따른 이미지 센싱 장치는 한 번의 노출만으로 여러 모드들의 픽셀 신호들(싱글 픽셀 신호 및 SUM 픽셀 신호)을 모두 얻을 수 있다.

도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 도 1의 픽셀 어레이에서 픽셀 그룹들의 배치 구조를 예시적으로 보여주는 도면.
도 3은 도 2에서 어느 한 픽셀 그룹의 평면 구조를 예시적으로 보여주는 도면
도 4는 도 3의 픽셀 그룹에 대응되는 회로 구조를 예시적으로 보여주는 도면.
도 5는 도 1의 픽셀 어레이에서 픽셀 그룹들의 다른 배치 구조를 예시적으로 보여주는 도면.
도 6은 도 5에서 어느 한 픽셀 그룹의 다른 실시예에 따른 평면 구조를 예시적으로 보여주는 도면.
도 7은 도 6의 픽셀 그룹에 대응되는 회로 구조를 예시적으로 보여주는 도면.

이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블록도이다.

도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 로우 드라이버(row driver, 200), 상관 이중 샘플러(correlated double sampler, CDS, 300), 아날로그-디지털 컨버터(analog digital converter, ADC, 400), 출력 버퍼(output buffer, 500), 컬럼 드라이버(column driver, 600) 및 타이밍 컨트롤러(timing controller, 700)를 포함할 수 있다. 여기서, 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.

픽셀 어레이(100)는 복수의 로우들(rows) 및 복수의 컬럼들(columns)로 배열된 복수의 픽셀 그룹(PXG)들을 포함할 수 있다. 일 실시예에서, 복수의 픽셀 그룹(PXG)들은 로우들 및 컬럼들을 포함하는 2차원 어레이로 배열될 수 있다. 다른 실시예에서, 복수의 픽셀 그룹(PXG)들은 3차원 픽셀 어레이로 배열될 수 있다.

픽셀 그룹(PXG)들 각각은 광신호를 변환하여 광전하들을 생성하는 복수의 유닛 픽셀들 및 유닛 픽셀들에서 생성된 광전하에 대응되는 픽셀 신호를 출력하는 픽셀 트랜지스터들을 포함할 수 있다. 같은 픽셀 그룹(PXG) 내의 유닛 픽셀들은 동일한 컬러의 광을 수신할 수 있다. 각 픽셀 그룹(PXG)의 픽셀 트랜지스터들은 해당 픽셀 그룹(PXG) 내에서 하나의 유닛 픽셀에서 생성된 광전하들에 대응되는 픽셀 신호(싱글 픽셀 신호) 또는 복수개의 유닛 픽셀들에서 생성된 광전하들에 대응되는 픽셀 신호들(2-SUM 픽셀 신호 또는 4-SUM 픽셀 신호)을 출력할 수 있다. 이때, 2-SUM 픽셀 신호는 2개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 픽셀 신호를 의미할 수 있으며, 4-SUM 픽셀 신호는 4개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 픽셀 신호를 의미할 수 있다.

픽셀 어레이(100)는 로우 선택 신호, 리셋 신호, 전송 신호 및 패스 신호와 같은 구동 신호들을 로우 드라이버(200)로부터 제공받을 수 있다. 유닛 픽셀들 및 픽셀 트랜지스터들은 구동 신호가 수신되면 활성화되어 전송 신호, 패스 신호, 로우 선택 신호 및 리셋 신호에 대응되는 동작을 수행할 수 있다.

로우 드라이버(200)는 타이밍 컨트롤러(700)와 같은 제어 회로로부터 제공되는 제어 신호들에 근거하여 유닛 픽셀들을 동작시킬 수 있다. 로우 드라이버(200)는 픽셀 어레이(100)의 적어도 하나의 로우 라인에 연결된 적어도 하나의 픽셀 그룹들을 선택할 수 있다. 로우 드라이버(200)는 복수의 로우 라인들 중 적어도 하나의 로우 라인을 선택하기 위한 로우 선택 신호를 생성할 수 있다. 로우 드라이버(200)는 선택된 로우 라인의 픽셀 그룹들에 대한 리셋 신호, 전송 신호 및 패스 신호를 순차적으로 인에이블시킬 수 있다. 선택된 로우 라인의 픽셀 그룹들에서 생성된 픽셀 신호들(싱글 픽셀 신호, 2-SUM 픽셀 신호, 4-SUM 픽셀 신호)은 상관 이중 샘플러(300)에 출력될 수 있다.

상관 이중 샘플러(300)는 상관 이중 샘플링(CDS: correlated double sampling) 방식을 사용하여 유닛 픽셀들의 원치 않는 오프셋(offset) 값들을 제거할 수 있다. 예를 들어, 상관 이중 샘플러(300)는 입사광에 의해 생성된 광전하가 센싱 노드(플로팅 디퓨전 노드)에 축적되기 전후에 얻어진 픽셀 신호들의 크기를 비교하여 원치 않는 오프셋 값들을 제거할 수 있다. 이를 통해, 노이즈 성분이 없이 입사광에 의해서만 생성된 픽셀 신호를 얻을 수 있다. 상관 이중 샘플러(300)는 타이밍 컨트롤러(700)로부터 제공된 클럭 신호에 근거하여 기준 신호의 전압 레벨과 복수의 컬럼 라인들을 통해 픽셀 어레이(100)로부터 수신되는 픽셀 신호의 전압 레벨을 순차적으로 샘플링 및 홀딩할 수 있다. 상관 이중 샘플러(300)는 기준 신호와 픽셀 신호를 상관 이중 샘플링(CDS) 신호로서 아날로그-디지털 컨버터(400)에 출력할 수 있다.

아날로그-디지털 컨버터(400)는 상관 이중 샘플러(300)로부터 수신되는CDS 신호를 디지털 신호로 변환할 수 있다. 아날로그-디지털 컨버터(400)는 램프-비교 타입 아날로그-디지털 컨버터를 포함할 수 있다. 아날로그-디지털 컨버터(400)는 타이밍 컨트롤러(700)로부터 제공되는 램프 신호와 상관 이중 샘플러(200)로부터 제공되는 CDS 신호를 서로 비교하여 비교 신호를 생성할 수 있다. 아날로그-디지털 컨버터(400)는 타이밍 컨트롤러(700)로부터 제공되는 램프 신호에 근거하여 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 출력 버퍼(500)에 출력할 수 있다.

출력 버퍼(500)는 아날로그-디지털 컨버터(300)로부터 제공되는 각각의 컬럼 단위의 데이터를 타이밍 컨트롤러(170)의 제어에 따라 일시 저장할 수 있다. 출력 버퍼(500)는 이미지 센싱 장치와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.

컬럼 드라이버(600)는 타이밍 컨트롤러(700)의 제어에 따라 출력 버퍼(500)의 컬럼을 선택하고, 선택된 출력 버퍼(500)의 컬럼에 일시 저장된 데이터를 순차적으로 출력할 수 있다. 컬럼 드라이버(600)는 타이밍 컨트롤러(700)로부터 어드레스 신호가 수신되면, 그 어드레스 신호에 근거하여 컬럼 선택 신호를 생성하여 출력 버퍼(500)의 컬럼을 선택함으로써, 선택된 출력 버퍼(500)의 컬럼으로부터의 영상 데이터가 출력 신호로서 출력되도록 제어할 수 있다.

타이밍 컨트롤러(700)는 로우 드라이버(200), 아날로그-디지털 컨버터(400), 출력 버퍼(500) 및 컬럼 드라이버(600)의 동작들을 제어하기 위한 신호들을 생성할 수 있다. 타이밍 컨트롤러(700)는 이미지 센싱 장치의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 디코더(200), 컬럼 드라이버(600), 아날로그-디지털 컨버터(400) 및 출력 버퍼(500)에 제공할 수 있다. 실시예에 따라, 타이밍 컨트롤러(700)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.

도 2는 도 1의 픽셀 어레이에서 픽셀 그룹들의 배치 구조를 예시적으로 보여주는 도면이다.

도 2를 참조하면, 픽셀 어레이(100)는 로우 방향 및 컬럼 방향으로 연속적으로 배열되는 복수의 픽셀 그룹들(PXG_R, PXG_G, PXG_B)을 포함할 수 있다. 픽셀 그룹들(PXG_R, PXG_G, PXG_B) 각각은 동일한 컬러의 광을 수신하는 복수의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 예를 들어, 픽셀 그룹(PXG_R)은 레드 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있으며, 픽셀 그룹(PXG_G)은 그린 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 또한, 픽셀 그룹(PXG_B)은 블루 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 이러한 픽셀 그룹들(PXG_R, PXG_G, PXG_B)은 각각 4ㅧ4 구조로 인접하게 배열된 16개의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 픽셀 그룹들(PXG_R, PXG_G, PXG_B)은 픽셀 어레이(100) 내에서 베이어 패턴(bayer pattern)으로 연속적으로 배열될 수 있다.

각 픽셀 그룹(PXG_R, PXG_G, PXG_B)은 하나의 유닛 픽셀에서 생성된 광전하들에 대응되는 픽셀 신호 및 복수개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 픽셀 신호를 출력할 수 있다. 예를 들어, 픽셀 그룹(PXG_G)은 유닛 픽셀들(PX1, PX2, PX3, PX4) 각각에서 생성된 광전하들에 대응되는 픽셀 신호(싱글 픽셀 신호), 2개의 유닛 픽셀들(PX5-PX6 또는 PX7-PX8)에서 생성된 광전하들에 대응되는 픽셀 신호(2-SUM 픽셀 신호) 및 4개의 유닛 픽셀들(PX9-PX12 또는 PX13-PX16)에서 생성된 광전하들에 대응되는 픽셀 신호(4-SUM 픽셀 신호)를 출력할 수 있다.

이하에서는 설명의 편의를 위해, 싱글 픽셀 신호를 출력하기 위한 하나의 유닛 픽셀들 각각을 싱글 픽셀(112a-112d)이라 정의하고, 2-SUM 픽셀 신호를 출력하기 위한 2개의 유닛 픽셀들을 묶어서 2-SUM 픽셀 블록(114a, 114b)이라 정의하고, 4-SUM 픽셀 신호를 출력하기 위한 4개의 유닛 픽셀들을 묶어서 4-SUM 픽셀 블록(116a, 116b)이라 정의한다.

도 3은 도 2에서 어느 한 픽셀 그룹(PXG_G)의 평면 구조를 예시적으로 보여주는 도면이며, 도 4는 도 3의 픽셀 그룹에 대응되는 회로 구조를 예시적으로 보여주는 도면이다.

도 3 및 도 4를 참조하면, 픽셀 그룹(PXG_G)은 로우 방향 및 컬럼 방향으로 연속적으로 배열된 복수의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 예를 들어, 픽셀 그룹(PXG_G)은 4ㅧ4 구조로 인접하게 배열된 16개의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 본 실시예에서는 예시적으로 그린 컬러에 대한 픽셀 그룹(PXG_G)의 구조에 대해서만 설명하고 있지만, 픽셀 그룹들(PXG_R, PXG_G, PXG_B)은 동일한 구조로 형성될 수 있다.

본 실시예에서의 픽셀 그룹(PXG_G)은 유닛 픽셀들(PX1-PX16), 플로팅 디퓨전 영역들(FD1-FD5), 패스 트랜지스터들(TR1-TR5) 및 픽셀 트랜지스터들(DX, SX, RX)을 포함할 수 있다.

유닛 픽셀들(PX1-PX16)은 입사광에 응답하여 광전하들을 생성하는 하나의 광전변환소자(PD1-PD16) 및 대응되는 광전변환소자(PD1-PD16)에서 생성된 광전하들을 전송 신호(TS1-TS16)에 근거하여 대응되는 플로팅 디퓨전 영역(FD1-FD5)으로 전달하는 하나의 전송 트랜지스터(TX1-TX16)를 포함할 수 있다. 이러한 유닛 픽셀들(PX1-PX16)은 싱글 픽셀들(112a-112d), 2-SUM 픽셀 블록들(114a, 114b) 및 4-SUM 픽셀 블록들(116a, 116b)로 구분될 수 있다.

광전변환소자들(PD1-PD16)은 포토다이오드(photodiode)를 포함할 수 있다. 예를 들어, 광전변환소자들(PD1-PD16)은 기판 내에 형성될 수 있으며, 서로 상보적인 도전형을 갖는 불순물 영역들(P형 및 N형 불순물 영역들)이 수직방향으로 적층된 구조로 형성될 수 있다.

전송 트랜지스터들(TX1-TX16)은 대응되는 광전변환소자(PD1-PD16)와 플로팅 디퓨전 영역(FD1-FD5)에 연결되며, 대응되는 광전변환소자(PD1-PD16)에서 생성된 광전하들을 전송 신호(TS1-TS16)에 응답하여 대응되는 플로팅 디퓨전 영역(FD1-FD5)에 전송할 수 있다.

예를 들어, 싱글 픽셀(112a-112d)의 전송 트랜지스터들(TX1-TX4) 각각은 대응되는 광전변환소자(PD1-PD4)에서 생성된 광전하들을 전송 신호(TS1-TS4)에 응답하여 플로팅 디퓨전 영역(FD1)에 전송할 수 있다. 2-SUM 픽셀 블록(114a)의 전송 트랜지스터들(TX5, TX6) 각각은 대응되는 광전변환소자(PD5, PD6)에서 생성된 광전하들을 전송 신호(TS5, TS6)에 응답하여 플로팅 디퓨전 영역(FD2)에 전송할 수 있다. 2-SUM 픽셀 블록(114b)의 전송 트랜지스터들(TX7, TX8) 각각은 대응되는 광전변환소자(PD7, PD8)에서 생성된 광전하들을 전송 신호(TS7, TS8)에 응답하여 플로팅 디퓨전 영역(FD3)에 전송할 수 있다. 4-SUM 픽셀 블록(116a)의 전송 트랜지스터들(TX9-TX12) 각각은 대응되는 광전변환소자(PD9-PD12)에서 생성된 광전하들을 전송 신호(TS9-TS12)에 응답하여 플로팅 디퓨전 영역(FD4)에 전송할 수 있다. 4-SUM 픽셀 블록(116b)의 전송 트랜지스터들(TX13-TX16) 각각은 대응되는 광전변환소자(PD13-PD16)에서 생성된 광전하들을 전송 신호(TS13-TS16)에 응답하여 플로팅 디퓨전 영역(FD5)에 전송할 수 있다.

플로팅 디퓨전 영역들(FD1-FD5)은 기판의 상부 영역(upper portion)에 불순물들(예를 들어, N형 불순물들)이 주입된 불순물 영역을 포함할 수 있으며, 전송 트랜지스터들(TX1-TX16)에 의해 전달된 광전하들을 저장할 수 있다.

플로팅 디퓨전 영역(FD1)은 싱글 픽셀들(112a-112d)에 공유되며, 전송 트랜지스터들(TX1-TX4) 중 어느 하나에 의해 전달된 광전하들을 저장할 수 있다. 전송 트랜지스터들(TX1-TX4)은 전송 신호들(TS1-TS4)에 근거하여 순차적으로 턴온 될 수 있다. 플로팅 디퓨전 영역(FD1)은 하나의 유닛 픽셀에서 생성된 광전하를 저장할 수 있는 크기(용량)를 가질 수 있다.

플로팅 디퓨전 영역(FD2)은 2-SUM 픽셀 블록(114a) 내 유닛 픽셀들(PX5, PX6)에 공유되며, 전송 트랜지스터들(TX5, TX6)에 의해 전달된 광전하들을 합하여 저장할 수 있다. 전송 트랜지스터들(TX5, TX6)은 전송 신호들(TS5, TS6)에 근거하여 순차적으로 턴온되거나 동시에 턴온 될 수 있다.

플로팅 디퓨전 영역(FD3)은 2-SUM 픽셀 블록(114b) 내 유닛 픽셀들(PX7, PX8)에 공유되며, 전송 트랜지스터들(TX7, TX8)에 의해 전달된 광전하들을 합하여 저장할 수 있다. 전송 트랜지스터들(TX5, TX6)은 전송 신호들(TS7, TS8)에 근거하여 순차적으로 턴온되거나 동시에 턴온 될 수 있다.

이러한 2-SUM 픽셀 블록(114a, 114b)의 플로팅 디퓨전 영역들(FD2, FD3)은 싱글 픽셀들(112a-112d)에 공유되는 플로팅 디퓨전 영역(FD1) 보다 광전하를 저장할 수 있는 용량이 2배 이상 크게 형성될 수 있다. 즉, 플로팅 디퓨전 영역들(FD2, FD3)은 적어도 2개의 유닛 픽셀들에서 생성된 광전하들을 모두 저장할 수 있는 크기(용량)를 가질 수 있다.

플로팅 디퓨전 영역(FD4)은 4-SUM 픽셀 블록(116a) 내 유닛 픽셀들(PX9-PX12)에 공유되며, 전송 트랜지스터들(TX9-TX12)에 의해 전달된 광전하들을 합하여 저장할 수 있다. 전송 트랜지스터들(TX9-TX12)은 전송 신호들(TS9-TS12)에 근거하여 순차적으로 턴온되거나 동시에 턴온 될 수 있다.

플로팅 디퓨전 영역(FD4)은 4-SUM 픽셀 블록(116b) 내 유닛 픽셀들(PX13-PX16)에 공유되며, 전송 트랜지스터들(TX13-TX16)에 의해 전달된 광전하들을 합하여 저장할 수 있다. 전송 트랜지스터들(TX13-TX16)은 전송 신호들(TS13-TS16)에 근거하여 순차적으로 턴온되거나 동시에 턴온 될 수 있다.

이러한 4-SUM 픽셀 블록(116a, 116b)의 플로팅 디퓨전 영역들(FD4, FD5)은 2-SUM 픽셀 블록(114a, 114b)의 플로팅 디퓨전 영역들(FD2, FD3) 보다 광전하를 저장할 수 있는 용량이 2배 이상 크게 형성될 수 있다. 즉, 플로팅 디퓨전 영역들(FD4, FD5)은 적어도 4개의 유닛 픽셀들에서 생성된 광전하들을 모두 저장할 수 있는 크기(용량)를 가질 수 있다.

플로팅 디퓨전 영역들(FD1-FD5)은 도전라인(예를 들어, 메탈라인)을 통해 대응되는 패스 트랜지스터(TR1-TR5)의 일측 단자(소스 또는 드레인)와 연결될 수 있다. 패스 트랜지스터들(TR1-TR5)의 다른 일측 단자들(드레인 또는 소스)은 공통 노드(CL)에 연결될 수 있으며, 공통 노드(CL)는 소스 팔로워 트랜지스터(DX)의 게이트 및 리셋 트랜지스터(RX)의 일측 단자(소스 또는 드레인)와 연결될 수 있다.

패스 트랜지스터들(TR1-TR5)은 패스 신호들(TRS1-TRS5)에 근거하여 턴온 또는 턴오프될 수 있다.

예를 들어, 패스 신호(TRS1)는 싱글 픽셀들(112a-112d)에 공유되는 플로팅 디퓨전 영역(FD1)을 소스 팔로워 트랜지스터(DX)의 게이트와 연결시키고자 할 때 하이 레벨로 인에이블되어 패스 트랜지스터(TR1)를 턴온 시킬 수 있다. 즉, 패스 트랜지스터(TR1)는 싱글 픽셀들(112a-112d) 각각에 대응되는 싱글 픽셀 신호의 출력을 위해 턴온 될 수 있으며, 패스 트랜지스터(TR1)가 턴온 될 때 다른 패스 트랜지스터들(TR2-TR5)은 턴오프 될 수 있다.

패스 신호(TRS2)는 2-SUM 픽셀 블록(114a)의 플로팅 디퓨전 영역(FD2)을 소스 팔로워 트랜지스터(DX)의 게이트와 연결시키고자 할 때 하이 레벨로 인에이블되어 패스 트랜지스터(TR2)를 턴온 시킬 수 있다. 즉, 패스 트랜지스터(TR2)는 2-SUM 픽셀 블록(114a) 내 2개의 유닛 픽셀들(PX5, PX6)의 광전하들의 합에 대응되는 2-SUM 픽셀 신호의 출력하기 위해 턴온 될 수 있으며, 패스 트랜지스터(TR2)가 턴온 될 때 다른 패스 트랜지스터들(TR1, TR3-TR5)은 턴오프 될 수 있다.

패스 신호(TRS3)는 2-SUM 픽셀 블록(114b)의 플로팅 디퓨전 영역(FD3)을 소스 팔로워 트랜지스터(DX)의 게이트와 연결시키고자 할 때 하이 레벨로 인에이블되어 패스 트랜지스터(TR3)를 턴온 시킬 수 있다. 즉, 패스 트랜지스터(TR3)는 2-SUM 픽셀 블록(114b) 내 2개의 유닛 픽셀들(PX7, PX8)의 광전하들의 합에 대응되는 2-SUM 픽셀 신호의 출력하기 위해 턴온 될 수 있으며, 패스 트랜지스터(TR3)가 턴온 될 때 다른 패스 트랜지스터들(TR1-TR2, TR4-TR5)은 턴오프 될 수 있다.

패스 신호(TRS4)는 4-SUM 픽셀 블록(116a)의 플로팅 디퓨전 영역(FD4)을 소스 팔로워 트랜지스터(DX)의 게이트와 연결시키고자 할 때 하이 레벨로 인에이블되어 패스 트랜지스터(TR4)를 턴온 시킬 수 있다. 즉, 패스 트랜지스터(TR4)는 4-SUM 픽셀 블록(116a) 내 4개의 유닛 픽셀들(PX9-PX12)의 광전하들의 합에 대응되는 4-SUM 픽셀 신호의 출력하기 위해 턴온 될 수 있으며, 패스 트랜지스터(TR4)가 턴온 될 때 다른 패스 트랜지스터들(TR1-TR3, TR5)은 턴오프 될 수 있다.

패스 신호(TRS5)는 4-SUM 픽셀 블록(116b)의 플로팅 디퓨전 영역(FD5)을 소스 팔로워 트랜지스터(DX)의 게이트와 연결시키고자 할 때 하이 레벨로 인에이블되어 패스 트랜지스터(TR5)를 턴온 시킬 수 있다. 즉, 패스 트랜지스터(TR5)는 4-SUM 픽셀 블록(116b) 내 4개의 유닛 픽셀들(PX13-PX16)의 광전하들의 합에 대응되는 4-SUM 픽셀 신호의 출력하기 위해 턴온 될 수 있으며, 패스 트랜지스터(TR5)가 턴온 될 때 다른 패스 트랜지스터들(TR1-TR4)은 턴오프 될 수 있다.

소스 팔로워 트랜지스터(DX)의 일측 단자(소스 또는 드레인)는 픽셀 전압(VDD) 노드와 연결되고 다른 일측 단자(드레인 또는 소스)는 선택 트랜지스터(SX)의 일측 단자(소스 또는 드레인)와 연결될 수 있다. 선택 트랜지스터(SX)의 다른 일측 단자(드레인 또는 소스)는 출력 노드(OUT)와 연결될 수 있다. 즉, 소스 팔로워 트랜지스터(DX)와 선택 트랜지스터(SX)는 픽셀 전압(VDD) 노드와 출력 노드(OUT) 사이에서 직렬로 연결될 수 있다.

소스 팔로워 트랜지스터(DX)는 패스 트랜지스터(TR1-TR5)에 의해 공통 노드(CL)에 전달된 광전하들의 크기(광전하량)에 대응되는 픽셀 신호(싱글 픽셀 신호, 2-SUM 픽셀 신호 또는 4-SUM 픽셀 신호)를 생성하여 선택 트랜지스터(SX)에 출력할 수 있다. 선택 트랜지스터(SX)는 소스 팔로워 트랜지스터(DX)로부터의 픽셀 신호를 선택 신호(SS)에 응답하여 출력 노드(OUT)에 출력할 수 있다.

리셋 트랜지스터(RX)의 일측 단자(소스 또는 드레인)는 공통 노드(CL)에 연결되고, 다른 일측 단자(드레인 또는 소스)는 픽셀 전압(VDD) 노드와 연결될 수 있다. 리셋 트랜지스터(RX)는 리셋 신호(RS)에 응답하여 공통 노드(CL)를 픽셀 전압(VDD)으로 초기화할 수 있다.

픽셀 트랜지스터들(TR1-TR5, DX, SX, RX)이 형성된 액티브 영역들, 전송 트랜지스터들(TX1-TX16)이 형성된 액티브 영역들 및 플로팅 디퓨전 영역들(FD1-FD5)이 형성된 액티브 영역들은 소자분리구조에 의해 분리될 수 있다. 이때, 소자분리구조는 기판이 식각되어 형성된 트렌치형 소자 분리(device isolation) 구조 또는 기판에 불순물들(예를 들어, P형 불순물)이 주입된 정션 아이솔레이션(junction isolation) 구조를 포함할 수 있다.

전송 신호들(TS1-TS16), 패스 신호들(TRS1-TRS5), 선택 신호(SX) 및 리셋 신호(RS)는 로우 드라이버(200)로부터 제공될 수 있다.

도 5는 도 1의 픽셀 어레이에서 픽셀 그룹들의 다른 배치 구조를 예시적으로 보여주는 도면이다.

도 5를 참조하면, 픽셀 어레이(100)는 로우 방향 및 컬럼 방향으로 연속적으로 배열되는 복수의 픽셀 그룹들(PXG_R, PXG_G, PXG_B)을 포함할 수 있다. 픽셀 그룹들(PXG_R, PXG_G, PXG_B) 각각은 동일한 컬러의 광을 수신하는 복수의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 예를 들어, 픽셀 그룹(PXG_R)은 레드 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있으며, 픽셀 그룹(PXG_G)은 그린 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 또한, 픽셀 그룹(PXG_B)은 블루 컬러의 가시광을 수신하여 그에 대응되는 광전하들을 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 이러한 픽셀 그룹들(PXG_R, PXG_G, PXG_B)은 각각 4ㅧ4 구조로 인접하게 배열된 16개의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다.

본 실시예에서 각 픽셀 그룹(PXG_R, PXG_G, PXG_B)에 포함되는 복수의 유닛 픽셀들은, 상술된 실시예들에서와 같이 싱글 픽셀, 2-SUM 픽셀 블록 또는 4-SUM 픽셀 블록으로 구분되게 배치되지 않고, 4개의 유닛 픽셀들 단위로 동일한 패턴으로 배치될 수 있다.

각 픽셀 그룹(PXG_R, PXG_G, PXG_B)은 하나의 유닛 픽셀 또는 복수개의 유닛 픽셀들에서 생성된 광전하들에 대응되는 픽셀 신호들을 출력할 수 있다. 예를 들어, 픽셀 그룹(PXG_G)은 하나의 유닛 픽셀에서 생성된 광전하들에 대응되는 픽셀 신호(싱글 픽셀 신호) 및 2개 내지 7개의 유닛 픽셀들에서 생성된 광전하들에 대응되는 픽셀 신호들(2-SUM 픽셀 신호 내지 7-SUM 픽셀 신호)을 출력할 수 있다.

도 6은 도 5에서 어느 한 픽셀 그룹(PXG_G)의 평면 구조를 예시적으로 보여주는 도면이며, 도 7은 도 6의 픽셀 그룹에 대응되는 회로 구조를 예시적으로 보여주는 도면이다.

도 6 및 도 7을 참조하면, 픽셀 그룹(PXG_G)은 로우 방향 및 컬럼 방향으로 연속적으로 배열된 복수의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 예를 들어, 픽셀 그룹(PXG_G)은 4ㅧ4 구조로 인접하게 배열된 16개의 유닛 픽셀들(PX1-PX16)을 포함할 수 있다. 본 실시예에서는 예시적으로 그린 컬러에 대한 픽셀 그룹(PXG_G)의 구조에 대해서만 설명하고 있지만, 픽셀 그룹들(PXG_R, PXG_G, PXG_B)은 동일한 구조로 형성될 수 있다.

본 실시예에서의 픽셀 그룹(PXG_G)은 유닛 픽셀들(PX1-PX16), 공통 접속부들(CC1-CC4), 광전하 저장부들(122, 124, 126) 및 픽셀 트랜지스터들(DX, SX, RX)을 포함할 수 있다.

유닛 픽셀들(PX1-PX16)은 입사광에 응답하여 광전하들을 생성하는 하나의 광전변환소자(PD1-PD16) 및 대응되는 광전변환소자(PD1-PD16)에서 생성된 광전하들을 전송 신호(TS1-TS16)에 근거하여 대응되는 공통 접속부(CC1-CC4)에 전송하는 하나의 전송 트랜지스터(TX1-TX16)를 포함할 수 있다.

전송 트랜지스터들(TX1-TX16)은 대응되는 광전변환소자(PD1-PD16)와 공통 접속부(CC1-CC4)에 연결되며, 대응되는 광전변환소자(PD1-PD16)에서 생성된 광전하들을 전송 신호(TS1-TS16)에 근거하여 대응되는 공통 접속부(CC1-CC4)에 전송할 수 있다.

예를 들어, 전송 트랜지스터들(TX1-TX4)은 대응되는 광전변환소자(PD1-PD4)에서 생성된 광전하들을 전송 신호(TS1-TS4)에 근거하여 공통 접속부(CC1)에 전송할 수 있다. 전송 트랜지스터들(TX5-TX8)은 대응되는 광전변환소자(PD5-PD8)에서 생성된 광전하들을 전송 신호(TS5-TS8)에 근거하여 공통 접속부(CC2)에 전송할 수 있다. 전송 트랜지스터들(TX9-TX12)은 대응되는 광전변환소자(PD9-PD12)에서 생성된 광전하들을 전송 신호(TS9-TS12)에 근거하여 공통 접속부(CC3)에 전송할 수 있다. 전송 트랜지스터들(TX13-TX16)은 대응되는 광전변환소자(PD13-PD16)에서 생성된 광전하들을 전송 신호(TS13-TS16)에 근거하여 공통 접속부(CC4)에 전송할 수 있다.

공통 접속부들(CC1-CC4)은 복수의 유닛 픽셀들(본 실시예에서는 4개의 유닛 픽셀들)에 공통으로 연결될 수 있다. 예를 들어, 공통 접속부(CC1)는 4개의 유닛 픽셀들(PX1-PX4)에 공통 연결되며, 공통 접속부(CC2)는 4개의 유닛 픽셀들(PX5-PX8)에 공통 연결될 수 있다. 또한, 공통 접속부(CC3)는 4개의 유닛 픽셀들(PX9-PX12)에 공통 연결될 수 있으며, 공통 접속부(CC4)는 4개의 유닛 픽셀들(PX13-PX16)에 공통 연결될 수 있다. 공통 접속부들(CC1-CC4)은 도전 라인을 통해 광전하 저장부들(122, 124, 126)의 일측 단자(소스 또는 드레인)와 연결될 수 있다. 즉, 공통 접속부들(CC1-CC4)에 전송된 광전하들은 도전 라인을 통해 바로 광전하 저장부들(122, 124, 126)에 전송될 수 있다.

이러한 공통 접속부들(CC1-CC4)은 기판의 상부 영역(upper portion)에 불순물들(예를 들어, N형 불순물들)이 주입된 불순물 영역을 포함할 수 있다. 공통 접속부들(CC1-CC4)은, 도 3에서의 플로팅 디퓨전 영역들(FD1, FD4, FD5)과 같은 위치에 위치할 수 있으나, 플로팅 디퓨전 영역들(FD1, FD4, FD5)과는 그 기능이 상이하다. 공통 접속부들(CC1-CC4)은 단순히 도전 라인을 통해 유닛 픽셀들(PX1-PX16)과 광전하 저장부들(122, 124, 126)을 연결시켜주는 접속 영역(interconnecting region)으로서의 기능만을 수행할 수 있다. 따라서, 공통 접속부들(CC1-CC4)은 도전 라인과 전기적으로 연결될 수 있는 크기로, 플로팅 디퓨전 영역들(FD1, FD4, FD5) 보다 작게 형성될 수 있다.

광전하 저장부들(122, 124, 126)은 유닛 픽셀들(PX1-PX16)에서 생성된 광전하들을 패스 신호들(TRS11-TRS32)에 응답하여 플로팅 디퓨전 영역(FD1-FD3)에 저장하고 플로팅 디퓨전 영역(FD1-FD3)에 저장된 광전하들을 공통 노드(CL2)에 출력할 수 있다. 이때, 플로팅 디퓨전 영역들(FD1-FD3)은 광전하들을 저장할 수 있는 크기(용량)가 서로 다를 수 있다.

예를 들어, 광전하 저장부(122)는 액티브 영역(ACT1)에서 직렬 연결되게 형성된 패스 트랜지스터들(TR11, TR12) 및 액티브 영역(ACT1)에서 패스 트랜지스터들(TR11, TR12)의 게이트들 사이에 위치하는 플로팅 디퓨전 영역(FD1)을 포함할 수 있다. 즉, 플로팅 디퓨전 영역(FD1)은 패스 트랜지스터들(TR11, TR12)에 공통 연결된 불순물 영역(소스 또는 드레인)을 포함할 수 있다. 이때, 플로팅 디퓨전 영역(FD1)은 하나의 유닛 픽셀에서 생성된 광전하들을 저장할 수 있는 크기(용량)를 가질 수 있다.

광전하 저장부(122)는 패스 트랜지스터(TR11)가 턴온 되고 패스 트랜지스터(TR12)가 턴오프 됨으로써 광전하들을 플로팅 디퓨전 영역(FD1)에 저장할 수 있다. 또한, 광전하 저장부(122)는 패스 트랜지스터(TR11)가 턴오프 되고 패스 트랜지스터(TR12)가 턴온 됨으로써 플로팅 디퓨전 영역(FD1)에 저장된 광전하들을 공통 노드(CL2)에 출력할 수 있다. 패스 트랜지스터(TR11)는 패스 신호(TRS11)에 근거하여 턴온 또는 턴오프 될 수 있으며, 패스 트랜지스터(TR12)는 패스 신호(TRS12)에 근거하여 턴온 또는 턴오프 될 수 있다.

광전하 저장부(124)는 액티브 영역(ACT2)에서 직렬 연결되게 형성된 패스 트랜지스터들(TR21, TR22) 및 액티브 영역(ACT2)에서 패스 트랜지스터들(TR21, TR22)의 게이트들 사이에 위치하는 플로팅 디퓨전 영역(FD2)을 포함할 수 있다. 즉, 플로팅 디퓨전 영역(FD2)은 패스 트랜지스터들(TR21, TR22)에 공통 연결된 불순물 영역(소스 또는 드레인)을 포함할 수 있다. 이때, 플로팅 디퓨전 영역(FD2)은 광전하 저장부(122)의 플로팅 디퓨전 영역(FD1) 보다 광전하를 저장할 수 있는 용량이 2배 이상 크게 형성될 수 있다. 즉, 플로팅 디퓨전 영역(FD2)은 적어도 2개의 유닛 픽셀들에서 생성된 광전하들을 모두 저장할 수 있는 크기(용량)를 가질 수 있다.

광전하 저장부(124)는 패스 트랜지스터(TR21)가 턴온 되고 패스 트랜지스터(TR22)가 턴오프 됨으로써 광전하들을 플로팅 디퓨전 영역(FD2)에 저장할 수 있다. 이때, 광전하 저장부(124)는 2개의 유닛 픽셀들에서 생성된 광전하들이 연속적으로 저장될 때까지 패스 트랜지스터(TR21)가 턴온 되고 패스 트랜지스터(TR22)가 턴오프된 상태를 유지할 수 있다. 또한, 광전하 저장부(124)는 패스 트랜지스터(TR21)가 턴오프 되고 패스 트랜지스터(TR22)가 턴온 됨으로써 플로팅 디퓨전 영역(FD2)에 저장된 광전하들을 공통 노드(CL2)에 출력할 수 있다. 패스 트랜지스터(TR21)는 패스 신호(TRS21)에 근거하여 턴온 또는 턴오프 될 수 있으며, 패스 트랜지스터(TR22)는 패스 신호(TRS22)에 근거하여 턴온 또는 턴오프 될 수 있다.

광전하 저장부(126)는 액티브 영역(ACT3)에서 직렬 연결되게 형성된 패스 트랜지스터들(TR31, TR32) 및 액티브 영역(ACT3)에서 패스 트랜지스터들(TR31, TR32)의 게이트들 사이에 위치하는 플로팅 디퓨전 영역(FD3)을 포함할 수 있다. 즉, 플로팅 디퓨전 영역(FD3)은 패스 트랜지스터들(TR31, TR32)에 공통 연결된 불순물 영역(소스 또는 드레인)을 포함할 수 있다. 이때, 플로팅 디퓨전 영역(FD3)은 광전하 저장부(124)의 플로팅 디퓨전 영역(FD2) 보다 광전하를 저장할 수 있는 용량이 2배 이상 크게 형성될 수 있다. 즉, 플로팅 디퓨전 영역(FD3)은 적어도 4개의 유닛 픽셀들에서 생성된 광전하들을 모두 저장할 수 있는 크기(용량)를 가질 수 있다.

광전하 저장부(126)는 패스 트랜지스터(TR31)가 턴온 되고 패스 트랜지스터(TR32)가 턴오프 됨으로써 광전하들을 플로팅 디퓨전 영역(FD3)에 저장할 수 있다. 이때, 광전하 저장부(126)는 4개의 유닛 픽셀들에서 생성된 광전하들이 연속적으로 저장될 때까지 패스 트랜지스터(TR31)가 턴온 되고 패스 트랜지스터(TR32)가 턴오프된 상태를 유지할 수 있다. 또한, 광전하 저장부(126)는 패스 트랜지스터(TR31)가 턴오프 되고 패스 트랜지스터(TR32)가 턴온 됨으로써 플로팅 디퓨전 영역(FD3)에 저장된 광전하들을 공통 노드(CL2)에 출력할 수 있다. 패스 트랜지스터(TR31)는 패스 신호(TRS31)에 근거하여 턴온 또는 턴오프 될 수 있으며, 패스 트랜지스터(TR32)는 패스 신호(TRS32)에 근거하여 턴온 또는 턴오프 될 수 있다.

광전하 저장부들(122, 124, 126) 중 어느 하나가 자신의 플로팅 디퓨전 영역(FD1, FD2, FD3)에 광전하들을 저장할 때는, 다른 광전하 저장부들은 동작하지 않을 수 있다. 반면에 광전하 저장부들(122, 124, 126)이 자신의 플로팅 디퓨전 영역(FD1, FD2, FD3)에 저장된 광전하들을 공통 노드(CL2)에 출력할 때는, 패스 신호(TS12, TS22, TS32)에 응답하여 적어도 하나의 광전하 저장부들(122, 124, 126)이 동작할 수 있다. 이때, 어느 광전하 저장부들을 동작시킬지는 몇 개의 유닛 픽셀들의 광전하들의 합에 대응되는 픽셀 신호를 출력할지에 따라 달라질 수 있다.

픽셀 그룹(PXG_G)은 하나의 유닛 픽셀에서 생성된 광전하들에 대응되는 싱글 픽셀 신호 및 2개 내지 7개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 2-SUM 픽셀 신호 내지 7-SUM 픽셀 신호를 출력할 수 있다. 즉, 픽셀 그룹(PXG_G)은 광전하 저장부들(122, 124, 126)에서 출력되는 광전하들의 조합을 통해 싱글 픽셀 신호 또는 2-SUM 픽셀 신호 내지 7-SUM 픽셀 신호를 출력할 수 있다.

예를 들어, 싱글 픽셀 신호는 광전하 저장부(122)에서 출력되는 광전하들을 이용하여 생성될 수 있다. 2-SUM 픽셀 신호는 광전하 저장부(124)에서 출력되는 광전하들을 이용하여 생성될 수 있다. 3-SUM 픽셀 신호는 광전하 저장부들(122, 124)에서 출력되는 광전하들을 합함으로써 생성될 수 있다. 4-SUM 픽셀 신호는 광전하 저장부(126)에서 출력되는 광전하들을 이용하여 생성될 수 있다. 5-SUM 픽셀 신호는 광전하 저장부들(122, 126)에서 출력되는 광전하들을 합함으로써 생성될 수 있다. 6-SUM 픽셀 신호는 광전하 저장부들(124, 126)에서 출력되는 광전하들을 합함으로써 생성될 수 있다. 7-SUM 픽셀 신호는 광전하 저장부들(122, 124, 126)에서 출력되는 광전하들을 합함으로써 생성될 수 있다.

소스 팔로워 트랜지스터(DX), 선택 트랜지스터(SX) 및 리셋 트랜지스터(RX)의 구조 및 기능은 상술된 다른 실시예들에서와 동일하다. 다만, 본 실시예에서의 소스 팔로워 트랜지스터(DX)는 게이트가 광전하 저장부들(122, 124, 126)과 연결됨으로써, 광전하 저장부들(122, 124, 126)에서 출력되는 광전하들의 크기(광전하량)에 대응되는 픽셀 신호(싱글 픽셀 신호, 2-SUM 픽셀 신호 또는 4-SUM 픽셀 신호)를 생성하여 선택 트랜지스터(SX)에 출력할 수 있다.

전송 신호들(TS1-TS16), 패스 신호들(TRS11-TRS32), 선택 신호(SX) 및 리셋 신호(RS)는 로우 드라이버(200)로부터 제공될 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.

따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 픽셀 어레이
112a-112d: 싱글 픽셀
114a, 114b: 2-SUM 블록
116a, 116b: 4-SUM 블록
122, 124, 126: 광전하 저장부
200: 로우 드라이버
300: 상관 이중 샘플러
400: 아날로그-디지털 컨버터
500: 출력 버퍼
600: 컬럼 드라이버
700: 타이밍 컨트롤러
PXG: 픽셀 그룹

Claims

픽셀 그룹들이 로우 방향 및 컬럼 방향으로 연속적으로 배열된 픽셀 어레이를 포함하며,
상기 픽셀 그룹들 각각은
입사된 광을 변환하여 광전하들을 생성하는 복수의 유닛 픽셀들을 포함하며, 상기 복수의 유닛 픽셀들에서 생성된 광전하들을 이용하여 하나의 유닛 픽셀에서 생성되는 광전하들에 대응되는 싱글 픽셀 신호 및 복수개의 유닛 픽셀들에서 생성된 광전하들의 합에 대응되는 SUM 픽셀 신호를 출력하는 이미지 센싱 장치.
청구항 1에 있어서, 상기 픽셀 그룹은
제 1 플로팅 디퓨전 영역을 공유하는 복수의 제 1 유닛 픽셀들;
제 2 플로팅 디퓨전 영역을 공유하는 복수의 제 2 유닛 픽셀들;
상기 제 1 플로팅 디퓨전 영역과 연결되며, 제 1 패스 신호에 근거하여 상기 제 1 플로팅 디퓨전 영역에 저장된 광전하들을 공통 노드에 전달하는 제 1 패스 트랜지스터; 및
상기 제 2 플로팅 디퓨전 영역과 연결되며, 제 2 패스 신호에 근거하여 상기 제 2 플로팅 디퓨전 영역에 저장된 광전하들을 상기 공통 노드에 전달하는 제 2 패스 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 2에 있어서,
상기 제 1 플로팅 디퓨전 영역과 상기 제 2 플로팅 디퓨전 영역은
광전하들을 저장할 수 있는 용량이 서로 다른 것을 특징으로 하는 이미지 센싱 장치.
청구항 2에 있어서,
상기 제 1 플로팅 디퓨전 영역은 상기 제 1 유닛 픽셀들 중 어느 하나의 유닛 픽셀에서 생성된 광전하들을 저장하며,
상기 제 2 플로팅 디퓨전 영역은 상기 제 2 유닛 픽셀들 모두에서 생성된 광전하들을 함께 저장하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 2에 있어서, 상기 픽셀 그룹은
제 3 플로팅 디퓨전 영역을 공유하는 복수의 제 3 유닛 픽셀들; 및
상기 제 3 플로팅 디퓨전 영역과 연결되며, 제 3 패스 신호에 근거하여 상기 제 3 플로팅 디퓨전 영역에 저장된 광전하들을 상기 공통 노드에 전달하는 제 3 패스 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 5에 있어서, 상기 제 3 플로팅 디퓨전 영역은
상기 제 2 플로팅 디퓨전 영역보다 큰 용량을 갖는 것을 특징으로 하는 이미지 센싱 장치.
청구항 5에 있어서, 상기 제 3 플로팅 디퓨전 영역은
상기 제 3 유닛 픽셀들 모두에서 생성된 광전하들을 함께 저장하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 2에 있어서,
게이트가 상기 공통 노드에 연결되어 상기 공통 노드에 전달된 광전하들의 크기에 대응되는 픽셀 신호를 출력하는 소스 팔로워 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 1에 있어서, 상기 픽셀 그룹은
제 1 공통 접속부에 공통 연결된 복수의 제 1 유닛 픽셀들;
상기 제 1 공통 접속부와 연결된 제 2 공통 접속부에 공통 연결된 복수의 제 2 유닛 픽셀들;
상기 제 1 공통 접속부 및 상기 제 2 공통 접속부와 연결되며, 상기 제 1 유닛 픽셀들 또는 상기 제 2 유닛 픽셀들에서 생성된 광전하들을 제 1 패스 신호에 근거하여 저장하고, 저장된 광전하들을 제 2 패스 신호에 근거하여 공통 노드에 출력하는 제 1 광전하 저장부; 및
상기 제 1 공통 접속부 및 상기 제 2 공통 접속부와 연결되며, 상기 제 1 유닛 픽셀들 또는 상기 제 2 유닛 픽셀들에서 생성된 광전하들을 제 3 패스 신호에 근거하여 저장하고, 저장된 광전하들을 제 4 패스 신호에 근거하여 공통 노드에 출력하는 제 2 광전하 저장부를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 9에 있어서, 상기 제 1 광전하 저장부는
상기 제 1 패스 신호에 근거하여 턴온 또는 턴오프되는 제 1 패스 트랜지스터;
상기 제 1 패스 트랜지스터와 직렬 연결되며, 상기 제 2 패스 신호에 근거하여 턴온 또는 턴오프되는 제 2 패스 트랜지스터; 및
상기 제 1 패스 트랜지스터 및 상기 제 2 패스 트랜지스터에 공통 연결되도록 상기 제 1 패스 트랜지스터와 상기 제 2 패스 트랜지스터 사이에 위치하는 제 1 플로팅 디퓨전 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 10에 있어서, 상기 제 1 플로팅 디퓨전 영역은
하나의 유닛 픽셀에서 생성된 광전하들을 저장할 수 있는 크기의 용량을 가지는 것을 특징으로 하는 이미지 센싱 장치.
청구항 10에 있어서,
상기 제 1 패스 트랜지스터, 상기 제 2 패스 트랜지스터 및 상기 제 1 플로팅 디퓨전 영역은 제 1 액티브 영역에 형성되는 것을 특징으로 하는 이미지 센싱 장치.
청구항 9에 있어서, 상기 제 2 광전하 저장부는
상기 제 3 패스 신호에 근거하여 턴온 또는 턴오프되는 제 3 패스 트랜지스터;
상기 제 3 패스 트랜지스터와 직렬 연결되며, 상기 제 4 패스 신호에 근거하여 턴온 또는 턴오프되는 제 4 패스 트랜지스터; 및
상기 제 3 패스 트랜지스터 및 상기 제 4 패스 트랜지스터에 공통 연결되도록 상기 제 3 패스 트랜지스터와 상기 제 4 패스 트랜지스터 사이에 위치하는 제 2 플로팅 디퓨전 영역을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
청구항 13에 있어서, 상기 제 2 플로팅 디퓨전 영역은
복수의 유닛 픽셀들에서 생성된 광전하들을 함께 저장할 수 있는 크기의 용량을 가지는 것을 특징으로 하는 이미지 센싱 장치.
청구항 13에 있어서,
상기 제 3 패스 트랜지스터, 상기 제 4 패스 트랜지스터 및 상기 제 2 플로팅 디퓨전 영역은 제 2 액티브 영역에 형성되는 것을 특징으로 하는 이미지 센싱 장치.
청구항 9에 있어서,
게이트가 상기 공통 노드에 연결되어 상기 공통 노드에 출력된 광전하들의 크기에 대응되는 픽셀 신호를 출력하는 소스 팔로워 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.