KR20210004595A - 이미지 센싱 장치 - Google Patents

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KR20210004595A
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곽평수
사승훈
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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 제 1 분리구조에 의해 복수의 단위 픽셀들로 구분된 기판, 상기 단위 픽셀들 각각에서 상기 기판의 하부 영역에 형성되는 광전변환영역, 상기 단위 픽셀들 각각에서 상기 기판의 상부면과 접하도록 상기 기판의 상부 영역에 형성되어 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 제 2 분리구조, 상기 단위 픽셀들 각각에서 상기 제 1 액티브 영역에 형성되는 플로팅 디퓨전, 상기 단위 픽셀들 각각에서 상기 플로팅 디퓨전과 인접하게 상기 제 1 액티브 영역에 형성되는 제 1 픽셀 트랜지스터, 및 상기 단위 픽셀들 각각에서 상기 제 2 액티브 영역에 형성되는 제 2 픽셀 트랜지스터를 포함하며, 상기 제 2 분리구조는 상기 기판의 상부면으로부터 일정 깊이 만큼 불순물이 주입된 불순물 영역을 포함할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 단위 픽셀 내에서 액티브 영역을 정의하는 분리(isolation) 구조를 개선한 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 광학적 이미지를 전기 신호들로 변환하는 반도체 장치이다. 이미지 센싱 장치는 CCD(charge coupled device) 이미지 센서와 CMOS(complementary metal oxide semiconductor) 이미지 센서로 분류될 수 있다.
CMOS 이미지 센서의 성능이 향상되면서, CMOS 이미지 센서는 스마트폰(smart phone) 또는 디지털 카메라(digital camera) 이외의 다양한 가전 제품들에서도 널리 사용되고 있다. CMOS 이미지 센서는 외부로부터 입사되는 입사광으로부터 전하들을 생성하는 광전 변환 소자와, 생성된 전하들에 상응하는 전기 신호들을 처리하는 처리 회로를 포함한다.
최근 CMOS 이미지 센서의 해상도가 높아짐에 따라, 칩 사이즈(Chip Size)의 증가 없이 픽셀(Pixel)들의 수를 증가시키기 위해 픽셀 사이즈가 점점 작아지고 있다. 따라서, 픽셀들 사이에서의 간섭 현상, 예를 들어 크로스토크(cross talk)가 발생할 수 있다.
본 발명의 기술적 사상은 픽셀 내에 형성되는 소자들 간의 아이솔레이션 구조를 개선하여 동작 특성이 향상된 이미지 센싱 장치를 제공한다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 제 1 분리구조에 의해 복수의 단위 픽셀들로 구분된 기판, 상기 단위 픽셀들 각각에서 상기 기판의 하부 영역에 형성되는 광전변환영역, 상기 단위 픽셀들 각각에서 상기 기판의 상부면과 접하도록 상기 기판의 상부 영역에 형성되어 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 제 2 분리구조, 상기 단위 픽셀들 각각에서 상기 제 1 액티브 영역에 형성되는 플로팅 디퓨전, 상기 단위 픽셀들 각각에서 상기 플로팅 디퓨전과 인접하게 상기 제 1 액티브 영역에 형성되는 제 1 픽셀 트랜지스터, 및 상기 단위 픽셀들 각각에서 상기 제 2 액티브 영역에 형성되는 제 2 픽셀 트랜지스터를 포함하며, 상기 제 2 분리구조는 상기 기판의 상부면으로부터 일정 깊이 만큼 불순물이 주입된 불순물 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 입사된 광신호를 전기신호로 변환하는 복수의 단위 픽셀들을 형성된 기판을 포함하되, 상기 복수의 단위 픽셀들 각각은, 상기 기판의 상부 영역에 형성되며 제 1 픽셀 트랜지스터가 형성되는 제 1 액티브 영역, 및 상기 기판의 상부 영역에 형성되며 제 2 픽셀 트랜지스터가 형성되는 제 2 액티브 영역을 포함하며, 상기 제 1 액티브 영역과 상기 제 2 액티브 영역은 불순물 영역에 의해 소자분리될 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예는 이미지 센싱 장치의 동작 특성을 향상시킬 수 있다. 특히, 본 발명의 실시예에 따른 이미지 센싱 장치는 암전류(dark current) 발생 및 핫 픽셀(Hot Pixel) 발생을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도.
도 2는 도 1에 도시된 픽셀 어레이의 일 실시예를 나타낸 도면.
도 3은 도 1에 도시된 픽셀 어레이의 다른 실시예를 나타낸 도면.
도 4는 도 3의 단위 픽셀들 중 어느 하나의 구조를 예시적으로 보다 상세하게 보여주는 평면도.
도 5A는 도 4에서 X1-X1′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 5B는 도 4에서 X2-X2′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 5C는 도 4에서 Y-Y′ 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도.
도 6은 본 발명의 다른 실시예를 예시적으로 보여주는 도면.
도 7은 도 6에서 X3-X3' 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도
도 8 및 도 9는 본 발명의 또 다른 실시예들을 예시적으로 보여주는 도면들.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 디코더(row decoder, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 디코더(column decoder, 160) 및 타이밍 컨트롤러(timing controller, 170)를 포함할 수 있다. 여기서, 이미지 센서(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(110)는 기판에 형성되며, 2차원으로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 각 단위 픽셀은 광신호를 전기신호로 변환하는 광센싱(photosensing) 픽셀을 포함할 수 있다. 픽셀 어레이(110)는 로우 디코더(120)로부터 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호 등을 포함하는 구동 신호를 수신할 수 있으며, 구동 신호에 의하여 픽셀 어레이(110)는 구동될 수 있다.
로우 디코더(120)는 타이밍 컨트롤러(170)의 제어에 따라 픽셀 어레이(110)를 구동할 수 있다. 구체적으로, 로우 디코더(120)는 픽셀 어레이(110)의 적어도 하나의 로우를 선택할 수 있다. 로우 디코더(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 그리고, 로우 디코더(120)는 선택된 적어도 하나의 로우에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호와 영상 신호는 픽셀 신호로 통칭될 수 있다.
상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다.
상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. ADC(140)는 각각의 컬럼에 대한 상관 이중 샘플링 신호 및 타이밍 컨트롤러(170)로부터 제공되는 램프 신호(ramp signal)를 기반으로 카운팅 동작과 연산 동작을 수행함에 따라 각각의 컬럼에 해당하는 노이즈(예를 들어, 각 픽셀 고유의 리셋 노이즈)가 제거된 디지털 형태의 영상 데이터를 생성할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함하고, 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 캡쳐하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 ADC(140)에서 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센서(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 디코더(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 컬럼을 선택하고, 선택된 출력 버퍼(150) 컬럼에 일시 저장된 영상 데이터가 순차적으로 출력될 수 있다. 구체적으로, 컬럼 디코더(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있다. 컬럼 디코더(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 선택된 출력 버퍼(150)의 컬럼으로부터 영상 데이터가 출력 신호(SO)로 출력되도록 제어할 수 있다.
타이밍 컨트롤러(170)는 로우 디코더(120), ADC(140), 출력 버퍼(150) 및 컬럼 디코더(160)를 제어할 수 있다.
타이밍 컨트롤러(170)는 이미지 센서(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 디코더(120), 컬럼 디코더(160), ADC(140) 및 출력 버퍼(150)에 제공할 수 있다. 실시예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 도 1에 도시된 픽셀 어레이의 일 실시예를 나타낸 도면이다.
도 2를 참조하면, 픽셀 어레이(110)는 도 1에 도시된 픽셀 어레이(100)의 일 실시예를 나타낸다. 픽셀 어레이(110)는 픽셀 그룹(200)이 매트릭스(matrix) 형태로 반복적으로 배열된 구조를 가질 수 있다.
도 2의 우측에는 픽셀 그룹(200)이 보다 상세히 도시되어 있다. 각 픽셀 그룹(200)은 6 개의 단위 픽셀들(PX1~PX6)을 포함할 수 있다.
단위 픽셀들(PX1~PX6) 각각은 인접하는 단위 픽셀들과 물리적으로 분리된 고립형 픽셀일 수 있다. 따라서, 단위 픽셀들(PX1~PX6) 각각은 인접하는 단위 픽셀들과 광전변환영역(photoelectric conversion element, PD), 플로팅 디퓨전(floating diffusion, FD) 또는 트랜지스터(transistor)를 물리적으로 공유할 수 없다. 여기서, 물리적으로 공유한다는 것은, 하나의 광전변환영역, 하나의 플로팅 디퓨전 또는 하나의 트랜지스터는 하나의 단위 픽셀에만 포함될 수 있을 뿐 인접하는 2 이상의 단위 픽셀들에 걸쳐서 형성될 수 없음을 의미할 수 있다.
실시예에 따라, 단위 픽셀들(PX1~PX6) 각각은 고립형 픽셀로서, 인접하는 단위 픽셀들과 트렌치(trench)형 분리구조(예를 들어, STI(Shallow Trench Isolation) 구조, DTI(Deep Trench Isolation) 구조)에 의해 물리적으로 분리될 수 있다. 이때, 트렌치형 분리구조는 기판이 일정 깊이로 식각된 후 식각된 영역 내에 절연물이 매립된 분리구조를 의미한다. 본 실시예에서, 트렌치형 분리구조는 STI 구조와 DTI 구조가 적층된 구조를 포함할 수 있다.
단위 픽셀들(PX1~PX6) 각각은 BSI(Back Side Illumination) 또는 FSI(Front Side Illumination) 방식의 구조를 가질 수 있다.
한편, 서로 다른 단위 픽셀에 속한 소자들 간의 전기적인 연결은 메탈 라인을 통해 이루어질 수 있다.
단위 픽셀들(PX1~PX6) 각각은 하나의 광전변환영역(PD), 하나의 플로팅 디퓨전(FD) 및 두 개의 픽셀 트랜지스터들(TA, TB)을 포함할 수 있다. 예를 들어, 제 1 단위 픽셀(PX1)은 하나의 광전변환영역(PD1), 하나의 플로팅 디퓨전(FD1) 및 두 개의 픽셀 트랜지스터들(TA1, TB1)을 포함할 수 있다.
이때, 픽셀 트랜지스터(TA1)는 광전변환영역(PD1)에서 생성된 광전하를 플로팅 디퓨전(FD1)으로 전달하는 전송 트랜지스터(transfer transistor)일 수 있다. 그리고, 픽셀 트랜지스터(TB1)는 구동 트랜지스터들 중 어느 하나일 수 있다. 예를 들어, 픽셀 트랜지스터(TB1)는 리셋신호에 응답하여 플로팅 디퓨전(FD)을 초기화시키는 리셋(Reset) 트랜지스터, 플로팅 디퓨전(FD)의 광전하에 대응하는 픽셀신호를 생성하는 소스 팔로워(Source follower) 트랜지스터, 선택신호에 따라 픽셀신호를 컬럼라인에 출력하는 선택(Select) 트랜지스터 중 어느 하나일 수 있다.
특히, 각 단위 픽셀(PX1~PX6)에서, 플로팅 디퓨전(FD), 픽셀 트랜지스터들(TA, TB) 및 기판의 웰 영역에 바이어스 전압을 인가하기 위한 탭(Tap) 영역이 형성되는 액티브 영역들은 기판이 식각된 트렌치형 소자 분리(device isolation) 구조에 의해 소자분리되지 않고 기판에 불순물이 주입된 불순물 영역 즉 정션형 분리(junction isolation) 구조에 의해 소자분리될 수 있다. 즉, 각 단위 픽셀(PX1~PX6) 내에는 소자분리를 위한 트렌치형 구조가 형성되지 않는다.
또한, 단위 픽셀들(PX1~PX6)에 포함된 광전변환영역들(PD1~PD6)은 각각 해당 단위 픽셀의 기판의 하부 영역(lower portion)에 형성된다. 이때, 수광 효율을 높이기 위해, 광전변환영역들(PD1~PD6)은 기판의 하부 영역에 전체적으로 형성될 수 있다.
이하에서는 단위 픽셀들(PX1~PX6)에 포함된 플로팅 디퓨전 및 트랜지스터들의 배치에 대해 설명하기로 한다.
도 2에서는 플로팅 디퓨전 및 트랜지스터들 각각이 각 단위 픽셀을 상하로 균등 분할하고 좌우로 균등 분할한 4개의 영역들 중 어느 하나의 영역에만 배치되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐 필요에 따라 배치 위치는 변형될 수 있다. 예를 들어, 트랜지스터들은 2 이상의 영역들에 걸쳐 형성될 수 있다.
4개의 단위 픽셀들 단위로, 해당 단위 픽셀들에 포함된 플로팅 디퓨전들은 서로 최대한 가까운 위치에 배치되도록 형성될 수 있다. 예를 들어, 단위 픽셀들(PX1~PX4)에 포함된 플로팅 디퓨전들(FD1~FD4)은 해당 단위 픽셀의 코너(corner) 영역에 형성되되, 단위 픽셀들(PX1~PX4)이 만나는 코너 영역에 배치될 수 있다.
이러한 플로팅 디퓨전들(FD1~FD4)은 메탈 라인(미도시)을 통해 전기적으로 공통 연결되어 하나의 노드를 구성하게 된다. 따라서, 플로팅 디퓨전들(FD1~FD4)은 서로를 연결하는 메탈 라인의 길이가 최소화될 수 있는 위치에 배치된다.
또한, 본 실시예에서는 제 1 방향(예를 들어, 도면상에서 좌우 방향) 및 제 1 방향과 수직한 제 2 방향(예를 들어, 도면상에서 상하 방향)으로 인접한 단위 픽셀들의 플로팅 디퓨전들과 트랜지스터들은 단위 픽셀들의 경계면을 기준으로 서로 대칭되게 배치된다. 그리고, 각 단위 픽셀에서, 전송 트랜지스터들(TA1~TA6) 각각은 대응되는 플로팅 디퓨전(FD1~FD6)에 대해 제 1 방향으로 인접하게 배치되고, 구동 트랜지스터들(TB1~TB6) 각각은 대응되는 플로팅 디퓨전(FD1~FD4)에 대해 제 2 방향으로 인접하게 배치될 수 있다.
예를 들어, 플로팅 디퓨전들(FD1~FD4)이 공통 연결되는 4개의 단위 픽셀들(PX1~PX4)에서, 좌측에 배치된 단위 픽셀들(PX1, PX3)의 트랜지스터들(TA1, TA3)은 각각 대응되는 플로팅 디퓨전(FD1, FD3)의 좌측에 배치될 수 있다. 우측에 배치된 단위 픽셀들(PX2, PX4)의 전송 트랜지스터들(TA2, TA4)은 대응되는 플로팅 디퓨전(FD2, FD4)의 우측에 배치될 수 있다.
플로팅 디퓨전들(FD1~FD4)이 공통 연결되는 4개의 단위 픽셀들(PX1~PX4)에서, 상측에 배치된 단위 픽셀들(PX1, PX2)의 구동 트랜지스터들(TB1, TB2)은 각각 대응되는 플로팅 디퓨전(FD1, FD2)의 상측에 배치될 수 있다. 하측에 배치된 단위 픽셀들(PX3, PX4)의 구동 트랜지스터들(TB3, TB4)은 각각 대응되는 플로팅 디퓨전(FD3, FD4)의 하측에 배치될 수 있다.
단위 픽셀들(PX5, PX6)의 플로팅 디퓨전(FD5, FD6) 및 트랜지스터들(TA5, TA6, TB5, TB6)은 단위 픽셀들(PX1, PX2)의 플로팅 디퓨전(FD1, FD2) 및 트랜지스터들(TA1, TA2, TB1, TB2)과 같은 방식으로 배치된다.
따라서, 플로팅 디퓨전들이 공통 연결되지는 않지만, 제 2 방향으로 인접한 단위 픽셀들(PX3, PX5)(PX4, PX6)에 포함된 소자들(플로팅 디퓨전 및 트랜지스터들)은 구동 트랜지스터들(TB3, TB5)(TB4, TB6)이 서로 가장 가깝게 위치하면서 제 2 방향으로 대칭되게 배치된다. 또한, 4개의 단위 픽셀들(PX3~PX6)에서는 4개의 구동 트랜지스터들(TB3~TB6)이 서로 최대한 가깝게 위치하도록 소자들이 배치된다.
이처럼, 3×2 구조로 연속적으로 배열된 6개의 단위 픽셀들(PX1~PX6)을 포함하는 픽셀 그룹(200)에서, 2×2 배열 구조의 4개의 단위 픽셀들(PX1~PX4)에서는 플로팅 디퓨전들(FD1~FD4)이 서로 가장 가깝게 위치하도록 배치되고, 다른 2×2 배열 구조의 4개의 단위 픽셀들(PX3~PX6)에서는 구동 트랜지스터들(TB3~TB6)이 서로 가장 가깝게 위치하도록 배치된다.
픽셀 어레이(110)는 이러한 픽셀 그룹(200)이 제 1 방향 및 제 2 방향으로 반복적으로 배열되는 구조를 가진다. 도 2에서는 픽셀 그룹(200)이 3×2 구조로 배열된 단위 픽셀들(PX1~PX6)을 포함하는 경우를 도시하고 있으나, 2×3 구조로 배열된 6개의 단위 픽셀들에 대해서도 같은 배치 방법이 적용될 수 있음은 통상의 기술자라면 누구나 쉽게 알 수 있다.
도 3은 도 1에 도시된 픽셀 어레이의 다른 실시예를 나타낸 도면이다.
도 3을 참조하면, 각 단위 픽셀(PX1~PX6)에서 구동 트랜지스터들(TB1~TB6)은 해당 단위 픽셀의 한쪽 코너 부근에만 형성되지 않고, 해당 단위 픽셀의 한 변의 길이만큼 제 1 방향으로 길게 연장되게 형성될 수 있다.
즉, 각 단위 픽셀(PX1~PX6)에서, 전송 트랜지스터들(TA1~TA6)은 제 1 방향으로 플로팅 디퓨전들(FD1~FD6)과 인접하게 배치되지만, 구동 트랜지스터들(TB1~TB6)은 제 1 방향으로 인접하게 배치되는 다른 소자가 없기 때문에 제 1 방향으로 가능한 길게 연장되게 형성될 수 있다.
전송 트랜지스터들(TA1~TA6)의 일측에는 기판의 웰(well) 영역에 바이어스 전압을 인가하기 위한 탭(TAP) 영역이 형성될 수 있다. 탭 영역(TAP)은 웰 영역과 동일한 P 타입(P+)의 불순물이 주입된 불순물 영역을 포함할 수 있다.
도 4는 도 3의 단위 픽셀들 중 어느 하나의 구조를 예시적으로 보다 상세하게 보여주는 평면도이며, 도 5A 내지 도 5C는 각각 도 4에서 X1-X1′, X2-X2′ 및 Y-Y' 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도이다.
도 4 및 도 5A 내지 도 5C를 참조하면, 단위 픽셀(PX)은 인접한 다른 단위 픽셀들과 제 1 분리구조(10)에 의해 분리될 수 있다.
제 1 분리구조(112)는 기판(1)이 식각된 트렌치형 소자분리구조를 포함할 수 있다. 예를 들어, 제 1 분리구조(112)는 STI 구조와 DTI 구조가 적층된 구조를 포함할 수 있다. 이러한 제 1 소자분리구조(112)는 수직면상에서 볼 때, 기판(1)을 관통하는 형태로 형성될 수 있다. 또한, 제 1 분리구조(112)는 평면상에서 볼 때, 띠 형태로 단위 픽셀(PX)을 둘러싸도록 형성될 수 있다.
제 1 분리구조(112)에 의해 소자분리된 단위 픽셀들(PX) 각각은 광전변환영역(PD), 플로팅 디퓨전(FD), 전송 트랜지스터(TA), 구동 트랜지스터(TB) 및 탭 영역(TAP)을 포함할 수 있다. 단위 픽셀(PX)은 상술한 도 2 및 도 3에서의 단위 픽셀들(PX1~PX6) 중 어느 하나일 수 있다. 즉, 전송 트랜지스터(TA)는 전송 트랜지스터들(TA1~TA6) 중 어느 하나일 수 있으며, 구동 트랜지스터(TB)는 구동 트랜지스터들(TB1~TB6) 중 어느 하나일 수 있다.
도 4에서는, 설명의 편의상, 트랜지스터들(TA, TB)에 대한 참조번호를 해당 트랜지스터의 게이트에 표시하였다.
광전변환영역(PD)은 입사된 광신호를 전기신호로 변환하여 광전하를 생성한다. 광전변환영역(PD)은 단위 픽셀(PX) 내 기판(111)의 하부 영역(lower portion)에 형성된다. 광전변환영역(PD)은 수광 효율을 높이기 위해, 기판(111)의 하부 영역에서 가능한 넓은 영역에 형성될 수 있다. 예를 들어, 광전변환영역(PD)은 액티브 영역(114) 및 제 2 분리구조(116)와 수직 방향으로 중첩되게 기판(111)의 하부 영역에 형성될 수 있다.
단위 픽셀(PX)에 형성되는 플로팅 디퓨전(FD), 전송 트랜지스터(TA), 구동 트랜지스터(TB) 및 탭 영역(TAP)은 제 2 분리구조(116)에 의해 정의된 액티브 영역들(114a, 114b, 114c)에 형성될 수 있다. 예를 들어, 기판(111)의 상부 영역에서, 제 2 분리구조(116)는 플로팅 디퓨전(FD)과 전송 트랜지스터(TA)가 형성되는 제 1 액티브 영역(114a), 구동 트랜지스터(TB)가 형성되는 제 2 액티브 영역(114b) 및 탭 영역(TAP)이 형성되는 제 3 액티브 영역(114c)을 소자분리시킬 수 있다.
이러한, 제 2 분리구조(116)은 기판(111)의 상부 영역(upper portion)에 P 타입(P-)의 불순물이 주입된 불순물 영역일 수 있다. 예를 들어, 제 2 분리구조(116)은 기판(111)의 상부면과 접하며, 상부면으로부터 일정 깊이만큼 불순물이 주입된 불순물 영역일 수 있다. 즉, 제 2 분리구조(116)은 STI 구조나 DTI 구조와 같이 기판(111)의 상부 영역 중 일부 영역이 식각되어 형성된 트렌치형 소자분리구조가 아니라, 기판(111)의 상부 영역에 불순물이 주입된 정션형 분리(junction isolation) 구조를 포함할 수 있다.
전송 트랜지스터(TA)는 광전변환영역(PD)과 플로팅 디퓨전(FD)을 소스/드레인 영역으로 하는 트랜지스터로서, 전송 신호에 따라 광전변환영역(PD)에서 생성된 광전하를 플로팅 디퓨전(FD)으로 전달한다. 이러한 전송 트랜지스터(TA)는 수직 채널(CH)을 통해 기판(111)의 하부(lower portion)에 형성된 광전변환영역(PD)과 기판(111)의 상부(upper portion)에 형성된 플로팅 디퓨전(FD)을 연결하는 수직형(Vertical) 게이트를 포함할 수 있다.
구동 트랜지스터(TB)는 리셋신호에 응답하여 플로팅 디퓨전(FD)을 초기화시키는 리셋(Reset) 트랜지스터, 플로팅 디퓨전(FD)에 저장된 광전하에 대응하는 픽셀신호를 생성하는 소스 팔로워(Source follower) 트랜지스터, 선택신호에 따라 픽셀신호를 컬럼라인에 출력하는 선택(Select) 트랜지스터 중 어느 하나일 수 있다.
픽셀의 하부영역에 전체적으로 광전변환영역(PD)이 형성되고 수직 채널이 형성되는 수직형 전송 트랜지스터를 이용하여 광전하를 광전변환영역(PD)에서 플로팅 디퓨전(FD)으로 전달하는 고립형 픽셀에서는, 기판(1)에 트렌치 구조가 존재되는 경우, 그러한 트렌치 구조는 암전류(Dark Current) 및 핫 픽셀(Hot Pixel) 발생의 원인이 될 수 있다.
따라서, 본 실시예에서는 단위 픽셀 내에 트렌치형 분리 구조를 형성하지 않고, 대신에 기판(111)에 불순물을 주입한 정션형 분리 구조(116)을 이용하여 액티브 영역(114)를 정의함으로써 암전류 및 핫 픽셀의 발생을 최소화할 수 있다.
탭 영역(TAP)은 기판의 웰 영역에 바이어스 전압을 인가하기 위한 영역으로, 웰 영역과 동일한 P 타입으로 형성되되 고농도의 P 타입 불순물(P+)이 주입된 불순물 영역을 포함할 수 있다. 이러한 탭 영역(TAP)은 제 2 분리구조(116) 내에 형성될 수 있다.
도 6은 본 발명의 다른 실시예를 예시적으로 보여주는 도면이며, 도 7은 도 6에서 X3-X3' 절취선에 따른 단면의 모습을 예시적으로 보여주는 단면도이다.
도 6 및 도 7을 참조하면, 제 2 분리구조(116)는 부분적으로 STI 구조(116b)를 포함할 수 있다.
예를 들어, 플로팅 디퓨전(FD)과 구동 트랜지스터(TB)의 S/D 사이에 부분적으로 STI 구조(116b)가 형성될 수 있다.
즉, 상술한 도 4의 실시예에서는 제 2 분리구조(116)가 불순물 영역으로만 형성되는 경우를 설명하였으나, 소자들(FD, TA, TB, TAB) 사이에서 리키지(leakage)가 발생될 우려가 있는 영역에는 부분적으로 STI 구조가 형성될 수도 있다.
도 8 및 도 9는 본 발명의 또 다른 실시예들을 예시적으로 보여주는 도면들이다.
제 2 분리구조(116)에서 STI 구조(116b)는, 도 8과 같이, 전송 트랜지스터(TA)의 게이트와 탭 영역(TAP) 사이에 형성될 수 있다.
또는, 도 9와 같이, 플로팅 디퓨전(FD)과 구동 트랜지스터(TB)의 S/D 사이에 STI 구조(116b)가 형성되면서, 탭 영역(TAP)이 완전히 분리되도록 탭 영역(TAP)을 둘러싸는 형태로 STI 구조(116c)가 형성될 수 있다.
상술한 도 6 내지 9는 예시적인 실시예로서, STI 구조는 리키지 발생이 우려되는 어떠한 영역에든 선택적으로 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 이미지 센서
110: 픽셀 어레이
111: 기판
112: 제 1 분리구조
114: 액티브 영역
116, 116a, 116b, 116c: 제 2 분리구조
120: 로우 디코더
130: 상관 이중 샘플러
140: 아날로그-디지털 컨버터
150: 출력 버퍼
160: 컬럼 디코더
170: 타이밍 컨트롤러
PD: 광전변환영역
FD: 플로팅 디퓨전(Floating Diffusion)
DTI: Deep Trench Isolation
STI: Shallow Trench Isolation
TA, TA1~TA6: 전송 트랜지스터
TB, TB1~TB6: 구동 트랜지스터

Claims (19)

  1. 제 1 분리구조에 의해 복수의 단위 픽셀들로 구분된 기판;
    상기 단위 픽셀들 각각에서 상기 기판의 하부 영역에 형성되는 광전변환영역;
    상기 단위 픽셀들 각각에서 상기 기판의 상부면과 접하도록 상기 기판의 상부 영역에 형성되어 제 1 액티브 영역과 제 2 액티브 영역을 정의하는 제 2 분리구조;
    상기 단위 픽셀들 각각에서 상기 제 1 액티브 영역에 형성되는 플로팅 디퓨전;
    상기 단위 픽셀들 각각에서 상기 플로팅 디퓨전과 인접하게 상기 제 1 액티브 영역에 형성되는 제 1 픽셀 트랜지스터; 및
    상기 단위 픽셀들 각각에서 상기 제 2 액티브 영역에 형성되는 제 2 픽셀 트랜지스터를 포함하며,
    상기 제 2 분리구조는
    상기 기판의 상부면으로부터 일정 깊이만큼 불순물이 주입된 불순물 영역을 포함하는 이미지 센싱 장치.
  2. 청구항 1에 있어서, 상기 제 1 분리구조는
    상기 기판이 식각된 트렌치에 절연물이 매립된 트렌치형 분리구조를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  3. 청구항 1에 있어서, 상기 제 1 분리구조는
    상기 기판을 관통하며, 상기 단위 픽셀을 띠 형태로 둘러싸도록 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  4. 청구항 1에 있어서, 상기 제 2 분리구조는
    P 타입(P-)의 불순물이 주입된 영역으로, 기판이 식각된 트렌치를 포함하지 않는 것을 특징으로 하는 이미지 센싱 장치.
  5. 청구항 1에 있어서, 상기 제 1 픽셀 트랜지스터는
    상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨전으로 전송하는 전송(Transfer) 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  6. 청구항 5에 있어서, 상기 제 2 픽셀 트랜지스터는
    리셋신호에 응답하여 상기 플로팅 디퓨전을 초기화시키는 리셋(Reset) 트랜지스터, 상기 플로팅 디퓨전에 저장된 광전하에 대응하는 픽셀신호를 생성하는 소스 팔로워(Source follower) 트랜지스터, 및 선택신호에 따라 상기 픽셀신호를 컬럼라인에 출력하는 선택(Select) 트랜지스터 중 어느 하나를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  7. 청구항 1에 있어서,
    상기 단위 픽셀들 각각에서, 상기 제 2 분리구조에 의해 상기 제 1 액티브 영역 및 상기 제 2 액티브 영역과 소자분리되는 탭 영역을 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  8. 청구항 7에 있어서,
    상기 탭 영역은 제 1 방향으로 상기 제 1 액티브 영역과 인접하게 위치하며,
    상기 제 2 액티브 영역은 상기 제 1 방향과 수직한 제 2 방향으로 상기 제 1 액티브 영역과 인접하게 배치되는 것을 특징으로 하는 이미지 센싱 장치.
  9. 청구항 1에 있어서, 상기 복수의 단위 픽셀들은
    제 1 내지 제 6 단위 픽셀들이 3×2 구조로 연속적으로 배열되는 픽셀 그룹을 포함하며,
    상기 픽셀 그룹에서,
    2×2 배열 구조로 서로 인접하게 배열된 상기 제 1 내지 제 4 단위 픽셀들에서는 상기 플로팅 디퓨전들이 서로 가장 근접하게 위치하며,
    2×2 배열 구조로 서로 인접하게 배열된 상기 제 3 내지 제 6 단위 픽셀들에서는 상기 픽셀 트랜지스터들이 서로 가장 근접하게 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  10. 청구항 9에 있어서, 상기 플로팅 디퓨전들은
    상기 단위 픽셀에서 코너 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  11. 청구항 10에 있어서,
    상기 제 1 내지 제 6 단위 픽셀들에서, 상기 제 1 방향의 인접한 단위 픽셀들 및 상기 제 1 방향과 수직한 제 2 방향으로 인접한 단위 픽셀들은
    플로팅 디퓨전들, 전송 트랜지스터들 및 픽셀 트랜지스터들이 서로 대칭되게 배치되는 것을 특징으로 하는 이미지 센싱 장치.
  12. 청구항 1에 있어서, 상기 전송 트랜지스터는
    수직 채널을 통해 상기 광전변환영역과 상기 플로팅 디퓨전을 연결시키는 수직형 게이트를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  13. 청구항 1에 있어서, 상기 제 2 분리구조는
    STI(Shallow Trench Isolation) 구조를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  14. 청구항 1에 있어서,
    상기 제 1 액티브 영역, 상기 제 2 액티브 영역 및 상기 제 2 분리구조는
    상기 광전변환영역과 수직 방향으로 중첩되게 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  15. 입사된 광신호를 전기신호로 변환하는 복수의 단위 픽셀들을 형성된 기판을 포함하되,
    상기 복수의 단위 픽셀들 각각은
    상기 기판의 상부 영역에 형성되며 제 1 픽셀 트랜지스터가 형성되는 제 1 액티브 영역; 및
    상기 기판의 상부 영역에 형성되며 제 2 픽셀 트랜지스터가 형성되는 제 2 액티브 영역을 포함하며,
    상기 제 1 액티브 영역과 상기 제 2 액티브 영역은 불순물 영역에 의해 소자분리되는 이미지 센싱 장치.
  16. 청구항 15에 있어서, 상기 제 1 픽셀 트랜지스터는
    광전변환영역에서 생성된 광전하를 플로팅 디퓨전으로 전송하는 전송(Transfer) 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  17. 청구항 16에 있어서, 상기 제 2 픽셀 트랜지스터는
    리셋신호에 응답하여 상기 플로팅 디퓨전을 초기화시키는 리셋(Reset) 트랜지스터, 상기 플로팅 디퓨전에 저장된 광전하에 대응하는 픽셀신호를 생성하는 소스 팔로워(Source follower) 트랜지스터, 및 선택신호에 따라 상기 픽셀신호를 컬럼라인에 출력하는 선택(Select) 트랜지스터 중 어느 하나를 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  18. 청구항 15에 있어서, 상기 불순물 영역은
    상기 기판의 상부 영역에 일정 깊이로 P 타입(P-)의 불순물이 주입된 영역으로, 상기 기판이 식각된 트렌치를 포함하지 않는 것을 특징으로 하는 이미지 센싱 장치.
  19. 청구항 14에 있어서, 상기 복수의 단위 픽셀들은
    상기 기판을 관통하는 트렌치형 분리구조에 의해 소자분리되는 것을 특징으로 하는 이미지 센싱 장치.
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