JP6265709B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6265709B2
JP6265709B2 JP2013244817A JP2013244817A JP6265709B2 JP 6265709 B2 JP6265709 B2 JP 6265709B2 JP 2013244817 A JP2013244817 A JP 2013244817A JP 2013244817 A JP2013244817 A JP 2013244817A JP 6265709 B2 JP6265709 B2 JP 6265709B2
Authority
JP
Japan
Prior art keywords
region
insulating film
main surface
isolation insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013244817A
Other languages
English (en)
Other versions
JP2015103731A (ja
Inventor
圭一 板垣
圭一 板垣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013244817A priority Critical patent/JP6265709B2/ja
Priority to US14/553,697 priority patent/US9842877B2/en
Priority to CN201410698597.1A priority patent/CN104681574A/zh
Publication of JP2015103731A publication Critical patent/JP2015103731A/ja
Priority to US15/807,251 priority patent/US10026767B2/en
Application granted granted Critical
Publication of JP6265709B2 publication Critical patent/JP6265709B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Description

本発明は半導体装置およびその製造方法に関し、特に、フォトダイオードなどの光電変換素子を含む半導体装置およびその製造方法に関するものである。
半導体基板に互いに間隔をあけてフォトダイオードなどの光電変換素子が複数形成された、イメージセンサ用の半導体装置（固体撮像素子）においては、隣接する１対のフォトダイオード間を流れるリーク電流を抑制するために、当該１対のフォトダイオード間に素子分離用の分離絶縁膜が形成されている。分離絶縁膜はその形成時にダメージ層が多数形成され、ダメージ層を介して隣接する１対のフォトダイオード間に暗電流と呼ばれる微小なリーク電流が流れる場合がある。リーク電流は固体撮像素子にとってノイズとなり、固体撮像素子の性能を低下させるため、これを抑制するために分離絶縁膜の近傍にガードリングと呼ばれる電流遮断領域を設けることが多い。
分離絶縁膜に接するようにガードリングが形成された構成が、たとえば特開２０１２−２８３８０号公報（特許文献１）に開示されている。
特開２０１２−２８３８０号公報
ガードリングはたとえばイオン注入技術を用いて半導体基板に不純物拡散層が形成されることにより形成される。たとえばイオン注入される不純物の濃度を高くし濃度の高い不純物拡散層からなるガードリングが形成されれば、リーク電流を抑制する効果が高められるが、高い強度でイオン注入されることにより形成されたガードリングには結晶欠陥が形成されやすく、この結晶欠陥がフォトダイオードの画素欠陥を誘発する可能性がある。一方、ガードリングの不純物濃度を低くすれば、結晶欠陥による画素欠陥の可能性が低減される反面、ガードリングがリーク電流を抑制する効果が弱められる。このようにガードリングの結晶欠陥に対する処置とリーク電流に対する処置とは互いにトレードオフの関係にあり、これらの双方の効果を高めることが困難である。特許文献１には上記の問題の対策について何ら記載されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と、光電変換素子と、第１の分離絶縁膜と、電流遮断領域とを備えている。半導体基板は主表面を有しており、光電変換素子は半導体基板内に形成されている。第１の分離絶縁膜は主表面における光電変換素子の周囲に形成されている。電流遮断領域は主表面における光電変換素子と第１の分離絶縁膜との間の領域に形成されている。電流遮断領域は、不純物拡散層と、不純物拡散層と接することにより不純物拡散層との間で双晶を構成するように形成され、不純物拡散層とは結晶構造が異なる欠陥伸張防止層とを含んでいる。電流遮断領域の少なくとも一部は、第１の分離絶縁膜と接するように配置されている。電流遮断領域は、第１の分離絶縁膜より浅く形成される。
一実施の形態に係る半導体装置の製造方法は、まず主表面を有する半導体基板が準備される。主表面に第１の分離絶縁膜が形成される。第１の分離絶縁膜を形成する工程の後に、主表面において第１の分離絶縁膜と互いに隣接するように電流遮断領域が形成される。電流遮断領域を挟むように第１の分離絶縁膜と反対側の半導体基板内に光電変換素子が形成される。電流遮断領域が形成される際には、欠陥伸張防止層が形成され、欠陥伸張防止層が形成された後、欠陥伸張防止層とは結晶構造が異なる不純物拡散層が欠陥伸張防止層の真上から欠陥伸張防止層に接することにより欠陥伸張防止層との間で双晶を構成するように形成される。電流遮断領域が形成される際には、電流遮断領域の少なくとも一部は、第１の分離絶縁膜と接するように形成される。電流遮断領域は、第１の分離絶縁膜より浅く形成される。
本実施の形態によれば、不純物拡散層と欠陥伸張防止層とによる双晶が形成されることにより、電流遮断領域内の画素欠陥が半導体基板の主表面まで伸長することが抑制される。このためたとえ不純物濃度が高く画素欠陥の濃度が高い電流遮断領域が形成されても、画素信号の誤認識などの発生が抑制されるため、たとえば隣接する１対の光電変換素子間のリーク電流の抑制と光電変換素子の画素欠陥の検出抑制との双方が実現される。したがって、非常に信頼性の高い画素信号を検出可能な半導体装置およびその製造方法を提供することができる。
実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。 図１中の丸点線で囲まれた領域ＩＩの概略拡大平面図である。 実施の形態１に係る半導体装置の構成の第１例を示す概略断面図である。 図３中の丸点線で囲まれた領域ＩＶの概略拡大平面図である。 実施の形態１に係る半導体装置の構成の第２例を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１６工程を示す概略断面図である。 実施の形態１における半導体装置の製造方法の第１７工程を示す概略断面図である。 比較例に係る半導体装置の構成を示す概略断面図である。 図２３中の丸点線で囲まれた領域ＸＸＩＶの概略拡大平面図である。 比較例を示す図２４のガードリングおよび画素欠陥を実施の形態１のガードリングおよび画素欠陥に置き換えた概略拡大平面図である。 本実施の形態２に係る半導体装置の構成の一例を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。 本実施の形態３に係る半導体装置の構成の一例を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。 本実施の形態４に係る半導体装置の構成の一例を示す概略断面図である。 実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４における半導体装置の製造方法の第２工程を示す概略断面図である。
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１〜図２を用いて、本実施の形態としてウェハ状態の半導体装置について説明する。
図１を参照して、半導体ウェハＳＷは、複数のイメージセンサ用の半導体装置が搭載されたチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域である画素領域ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域である周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、画素領域ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。このダイシングライン領域ＤＬＲで半導体ウェハＳＷがダイシングされることにより、半導体ウェハＳＷは複数個の半導体チップに分割されている。
したがって、分割された複数個の半導体チップのそれぞれは、矩形の平面形状を有し、画素領域ＰＤＲと、周辺回路領域ＰＣＲと、ダイシングライン領域ＤＬＲとを有している。
次に図３〜図５を用いて、本実施の形態におけるウェハ状態およびチップ状態の双方のイメージセンサの特に画素領域の構成について説明する。
図３を参照して、本実施の形態のイメージセンサは、画素領域（図２の画素領域ＰＤＲに相当）において、フォトダイオード部とトランジスタ部とを有している。フォトダイオード部には光電変換素子としてのフォトダイオードＰＴＯが形成されており、トランジスタ部には制御用トランジスタＴＲが形成されている。
具体的には、本イメージセンサは、たとえばシリコンからなる半導体基板ＳＵＢのｎ-領域に形成されている。フォトダイオード部とトランジスタ部とは、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯ１（第１の分離絶縁膜）により互いに平面視において分離されている。またフォトダイオード部内においても、フォトダイオードＰＴＯとその周辺に配置されたたとえば高濃度ｐ型領域ＰＳＲ（上層配線と接続するための高濃度領域）とは、フィールド酸化膜ＦＯ１により互いに平面視において分離されている。
フォトダイオード部内の半導体基板ＳＵＢの表面にはｐ型ウェル領域ＰＷＲ１が形成されている。ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面にはｎ型不純物領域ＮＰＲが形成されており、ｎ型不純物領域ＮＰＲ内の半導体基板ＳＵＢの表面にはｐ型不純物領域ＤＰＲが形成されている。ｎ型不純物領域ＮＰＲとｐ型不純物領域ＤＰＲとはｐｎ接合を構成しており、フォトダイオードＰＴＯは、半導体基板ＳＵＢ内のｎ型不純物領域ＮＰＲとｐ型不純物領域ＤＰＲとにより形成されている。
フォトダイオード部には、転送用トランジスタＴＸなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタＴＸは、１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＳＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＰＲとＮＲ、ＮＳＲとの各々は、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に互いに間隔をおいて配置されている。１対のｎ型ソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＳＲの一方の領域ＮＰＲは、フォトダイオードＰＴＯのｎ型不純物領域ＮＰＲと一体となっており、互いに電気的に接続されている。１対のソース／ドレイン領域ＮＰＲ、ＮＲ、ＮＳＲの他方の領域ＮＲ、ＮＳＲは、高濃度領域としての高濃度ｎ型領域ＮＳＲとＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域ＮＲとを有している。
１対のソース／ドレイン領域ＮＰＲとｎ型不純物領域ＮＲ、ＮＳＲとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥは、たとえば多結晶シリコンの薄膜による第１のゲート電極ＧＥ１と、第１のゲート電極ＧＥ１の上面上に積層されたたとえばＴＥＯＳ（オルトケイ酸テトラエチル）などのシリコン酸化膜の一種による第２のゲート電極ＧＥ２とからなる。
フォトダイオードＰＴＯを覆うように半導体基板ＳＵＢの表面上には、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとの積層構造よりなる反射防止膜が形成されている。この反射防止膜ＯＦ、ＮＦの一方端はゲート電極ＧＥの一方上に乗り上げている。また反射防止膜ＯＦ、ＮＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる側壁絶縁層が形成されている。
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面には、上層配線と接続するため、上記の高濃度ｐ型領域ＰＳＲが形成されている。
半導体基板ＳＵＢの表面におけるフォトダイオードＰＴＯの周囲、つまりたとえばフォトダイオードＰＴＯと高濃度ｐ型領域ＰＳＲとの間には、フィールド酸化膜ＦＯ１とガードリングＰＧＲ（電流遮断領域）とが形成されている。フィールド酸化膜ＦＯ１とガードリングＰＧＲとは互いに接触するように、半導体基板ＳＵＢの表面に沿って並ぶように形成されている。フィールド酸化膜ＦＯ１は高濃度ｐ型領域ＰＳＲおよびガードリングＰＧＲと接するように、かつガードリングＰＧＲはフィールド酸化膜ＦＯ１およびフォトダイオードＰＴＯと接するように（言い換えればフィールド酸化膜ＦＯ１とフォトダイオードＰＴＯとの間に挟まれこれら双方と接するように）、形成されていることが好ましい。
図４を参照して、フィールド酸化膜ＦＯ１は半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＲ１）の表面に、半導体基板ＳＵＢの表面の上側および下側の双方に膨らんだ形状を有するＬＯＣＯＳ酸化膜である。すなわちフィールド酸化膜ＦＯ１は、後述するようにいわゆるＬＯＣＯＳ（LOCal Oxidation of Silicon）法を用いて半導体基板ＳＵＢを構成するたとえばシリコンが酸化されることにより形成されている。フィールド酸化膜ＦＯ１により、半導体基板ＳＵＢに形成された複数のフォトダイオードＰＴＯ同士が互いに電気的に分離される。
フィールド酸化膜ＦＯ１の底面（半導体基板ＳＵＢの表面から最も深い領域の面）に接するようにフィールド酸化膜ＦＯの外側にはｐ型分離領域ＩＳＲ（分離用拡散領域）が配置されている。フィールド酸化膜ＦＯ１はシリコン酸化膜により形成されており２つの領域間を電気的に分離する役割を有している。ｐ型分離領域ＩＳＲは、特にフィールド酸化膜ＦＯ１の半導体基板ＳＵＢの表面からの深さが浅く、フィールド酸化膜ＦＯ１だけではフィールド酸化膜ＦＯ１の有する２つの領域間を電気的に分離する機能が弱くなる場合に、電気的分離作用を補強する目的で形成される。ｐ型分離領域ＩＳＲはｐ型不純物が注入されることにより形成される。図３および図４においてはｐ型分離領域ＩＳＲはフィールド酸化膜ＦＯ１の下方の底面のみに接するように形成されるが、ｐ型分離領域ＩＳＲはフィールド酸化膜ＦＯ１の下方の側面側に拡散されることにより、フィールド酸化膜ＦＯ１の底面と側面との双方に接するように形成されてもよい。
ガードリングＰＧＲは、フォトダイオードＰＴＯの周囲のフィールド酸化膜ＦＯ１が有する、フォトダイオードＰＴＯとその周辺部との電気的な分離を行なう機能を補強する目的で形成される。このためガードリングＰＧＲは、半導体基板ＳＵＢの表面において転送トランジスタＴＸのフォトダイオードＰＴＯ側（図３の左側）に隣接するように配置されている。
ガードリングＰＧＲは、不純物拡散層ＰＧＲ２と、欠陥伸張防止層ＰＧＲ１とを有している。不純物拡散層ＰＧＲ２は、半導体基板ＳＵＢの表面から半導体基板ＳＵＢの深さ方向に広がる、一般公知のｐ型不純物が拡散した領域である。
一方、欠陥伸張防止層ＰＧＲ１は、平面視において不純物拡散層ＰＧＲ２と重なるように半導体基板ＳＵＢの表面に形成された領域である。欠陥伸張防止層ＰＧＲ１は不純物拡散層ＰＧＲ２と重なる位置に形成されるが、不純物拡散層ＰＧＲ２よりも浅く形成される。このためガードリングＰＧＲにおいて欠陥伸張防止層ＰＧＲ１は不純物拡散層ＰＧＲ２よりも半導体基板ＳＵＢの主表面側（図３の上側）に形成される。ただしこのような態様に限らず、欠陥伸張防止層ＰＧＲ１がたとえば不純物拡散層ＰＧＲ２よりも半導体基板ＳＵＢの主表面と反対側（図３の下側）に配置されてもよいし、欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とが互いに水平方向に並ぶように配置されてもよい。
欠陥伸張防止層ＰＧＲ１は、不純物拡散層ＰＧＲ２が形成される領域における半導体基板ＳＵＢのシリコンの結晶構造が破壊されたアモルファス構造が再結晶化されることにより形成されている。このため欠陥伸張防止層ＰＧＲ１は、半導体基板ＳＵＢのシリコンの結晶構造内に単純にｐ型不純物が注入および拡散されることにより形成された不純物拡散層ＰＧＲ２とは結晶構造が異なっている。
後述するように不純物拡散層ＰＧＲ２は、欠陥伸張防止層ＰＧＲ１が形成された領域の真上に不純物を注入することにより、欠陥伸張防止層ＰＧＲ１よりも深く形成される。このため欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とは欠陥伸張防止層ＰＧＲ１の最下部（欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２との境界部）において互いに接するように形成される。なお不純物拡散層ＰＧＲ２を構成するｐ型不純物は欠陥伸張防止層ＰＧＲ１にも含まれるが、ここでは不純物拡散層ＰＧＲ２とは欠陥伸張防止層ＰＧＲ１を含まない、欠陥伸張防止層ＰＧＲ１の下側の領域を意味することとする。
欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とは互いに結晶構造が異なるため、これら２つの層ＰＧＲ１，ＰＧＲ２が互いに接することにより、これら２つの層ＰＧＲ１，ＰＧＲ２は双晶を構成する。
ガードリングＰＧＲの少なくとも一部は、これと（図３の左側において）隣接するフィールド酸化膜ＦＯ１の少なくとも一部と互いに（表面同士が）接するように配置されている。これによりガードリングＰＧＲは、ガードリングＰＧＲは、フォトダイオードＰＴＯの周囲のフィールド酸化膜ＦＯ１が有する、フォトダイオードＰＴＯとその周辺部との電気的な分離を行なう機能を補強することができる。
欠陥伸張防止層ＰＧＲ１は、窒素、シリコン、ゲルマニウム、フッ素、アルゴンからなる群より選択される少なくとも１つを含むことが好ましいが、これらの中でも原子量のより大きい物質を含むことが好ましい。欠陥伸張防止層ＰＧＲ１は、ｐ型またはｎ型の極性を有さない中性の不純物が注入されることにより形成される領域であるが、このときより原子量の大きい物質の不純物が注入されることがより好ましい。一方、不純物拡散層ＰＧＲ２はｐ型の不純物であるたとえばホウ素（Ｂ）を含む領域である。
欠陥伸張防止層ＰＧＲ１は、半導体基板ＳＵＢの表面から、表面に垂直な方向に関する深さが４０ｎｍ以上の領域まで形成されることが好ましく、５０ｎｍ以上の領域まで形成されることがより好ましい。
なお図３においてはガードリングＰＧＲの存在を強調するため、ガードリングＰＧＲは他の領域に比べて実際の寸法よりも幅が広めに図示されているが、実際はガードリングＰＧＲは図３に示す寸法よりも幅が狭く形成されてもよい。
再度図３を参照して、次に、トランジスタ部における、半導体基板ＳＵＢの表面（ｎ-領域）には、たとえばｐ型ウェル領域ＰＷＲ２が形成されている。このｐ型ウェル領域ＰＷＲ２には、複数のフォトダイオードＰＴＯの動作を制御するための制御素子が形成されており、この制御素子はたとえばＭＩＳトランジスタＴＲを含んでいる。
このＭＩＳトランジスタＴＲは、１対のｎ型ソース／ドレイン領域ＮＲ、ＮＳＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＳＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型ソース／ドレイン領域ＮＲ、ＮＳＲの各々は、たとえば高濃度領域としての高濃度ｎ型領域ＮＳＲとＬＤＤとしてのｎ型不純物領域ＮＲとを有している。
１対のｎ型ソース／ドレイン領域ＮＲ、ＮＳＲに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜の残渣として、窒化膜ＮＦと酸化膜ＯＦとからなる側壁絶縁層が形成されている。
フォトダイオード部とトランジスタ部との各ＭＩＳトランジスタのゲート電極ＧＥの材質はたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえばＴｉＮなどの金属からなっていてもよい。
フォトダイオード部およびトランジスタ部の各々において、半導体基板ＳＵＢの表面上には、上記の素子（フォトダイオードＰＴＯ、ＭＩＳトランジスタＴＸ、ＴＲ）上を覆うように層間絶縁膜ＩＩ１が形成されている。フォトダイオード部とトランジスタ部とにおいては、層間絶縁膜ＩＩ１上に、パターニングされた１層目の金属配線ＡＬ１が形成されている。この１層目の金属配線ＡＬ１は、層間絶縁膜ＩＩ１のコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえば高濃度ｐ型領域ＰＳＲまたは高濃度ｎ型領域ＮＳＲに電気的に接続されている。
金属配線ＡＬ１上を覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。フォトダイオード部とトランジスタ部とにおいては、層間絶縁膜ＩＩ２上に、パターニングされた２層目の金属配線ＡＬ２が形成されている。この２層目の金属配線ＡＬ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線ＡＬ１と電気的に接続されている。
金属配線ＡＬ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。フォトダイオード部とトランジスタ部とにおいては、層間絶縁膜ＩＩ３上に、パターニングされた３層目の金属配線ＡＬ３が形成されている。この３層目の金属配線ＡＬ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線ＡＬ２と電気的に接続されている。金属配線ＡＬ３はここでは最上層配線として電極パッドとしての役割を担うため、他の金属配線ＡＬ１，ＡＬ２よりも厚く形成されることが好ましい。
金属配線ＡＬ１，ＡＬ２，ＡＬ３は、たとえばアルミニウム（Ａｌ）または銅（Ｃｕ）よりなっている。導電層Ｃ１，Ｔ１，Ｔ２はたとえばタングステンよりなっている。
フォトダイオード部およびトランジスタ部の金属配線ＡＬ３上を覆うように、層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。この層間絶縁膜ＩＩ４上にはパッシベーション膜ＰＡＳが形成されている。このパッシベーション膜ＰＡＳ上であって、フォトダイオードＰＴＯの真上には集光レンズＬＮＳが配置されている。この集光レンズＬＮＳは光を集光してフォトダイオードＰＴＯに照射するためのものである。
上記において、層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４はたとえばシリコン酸化膜よりなっており、金属材料よりなるストッパ膜としての金属配線ＡＬ１とはエッチング選択比（たとえば導電層Ｔ１，Ｔ２用のスルーホールを形成するための層間絶縁膜ＩＩ２，ＩＩ３のエッチング時におけるエッチング選択比）の異なる材料からなっている。なお図示されないが、導電層Ｃ１，Ｔ１，Ｔ２の形成されるスルーホールの側壁および底壁にはバリアメタルが形成されてもよい。
図３にはフォトダイオード部のフォトダイオードＰＴＯおよびスイッチング素子ＴＸ、ならびにトランジスタ部の制御用トランジスタＴＲが１つずつ図示されている。しかし実際にはたとえば図１に示す、複数のチップ領域ＩＭＣのそれぞれには、複数のフォトダイオードＰＴＯやスイッチング素子ＴＸなどが、互いに間隔をおいて配置されている。
図５を参照して、本実施の形態の第２例は図３の第１例と比較して、フォトダイオードＰＴＯを構成するｐ型不純物領域ＤＰＲが半導体基板ＳＵＢの表面においてｎ型不純物領域ＮＰＲ内からそれに隣接するガードリングＰＧＲ内にまで延びている点において異なっている。しかし他の点については図５の構成は図３の構成と同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
図５のようにガードリングＰＧＲ内にｐ型不純物領域ＤＰＲが入り込むように形成されてもよい。この場合、基本的にガードリングＰＧＲの欠陥伸張防止層ＰＧＲ１はｐ型不純物領域ＤＰＲよりも浅く形成されるため、ｐ型不純物領域ＤＰＲは欠陥伸張防止層ＰＧＲ１および不純物拡散層ＰＧＲ２の一部と重なるように形成される。たとえばｐ型不純物領域ＤＰＲがホウ素を含むものであり、かつ不純物拡散層ＰＧＲ２がホウ素を含むものであれば、不純物拡散層ＰＧＲ２内に追加でｐ型不純物領域ＤＰＲのホウ素が導入されることにより、不純物拡散層ＰＧＲ２内のホウ素不純物の濃度がより高くなる。このためガードリングＰＧＲとしてのフォトダイオードＰＴＯと外部とを電気的に分離する機能を強化することができる。
次に図５に示す、本実施の形態のイメージセンサ用の半導体装置の製造方法について図６〜図２２を用いて説明する。
図６を参照して、まず主表面（表面）を有するシリコンの半導体基板ＳＵＢが準備される。ただし形成された半導体装置の使用時に照射する光の波長に応じてシリコンの代わりにゲルマニウムの半導体基板ＳＵＢが用いられてもよい。ただし以下においてはシリコンの半導体基板ＳＵＢを用いた場合について説明する。
半導体基板ＳＵＢの表面にはｎ-エピタキシャル成長層からなるｎ-領域が形成される。次に半導体基板ＳＵＢの一方の主表面にシリコン酸化膜ＯＸが形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面上の、画素領域のフォトダイオード部およびトランジスタ部の双方を含むほぼ全面に、シリコン酸化膜ＯＸが形成される。このシリコン酸化膜ＯＸの厚みは１０ｎｍ以上とすることが好ましい。
その後通常のイオン注入技術を用いて、半導体基板ＳＵＢのシリコン酸化膜ＯＸが形成された主表面側のほぼ全面から、たとえば不純物イオンとしてホウ素が半導体基板ＳＵＢ内に注入されることにより、注入層ＰＪＴが形成される。このときシリコン酸化膜ＯＸはホウ素の不純物イオンの注入深さなどを制御する役割を有する。
イオン注入の処理は２回に分けてなされることが好ましい。１回目のイオン注入処理においてはホウ素の不純物イオンが、たとえば１０００ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように形成されることが好ましい。これにより半導体基板ＳＵＢ内の比較的深い領域に注入層ＰＪＴが形成される。また２回目のイオン注入処理においてはホウ素の不純物イオンが、たとえば１０ｋｅＶ以上の注入エネルギで、かつ１．０×１０12ｃｍ-2以上のドーズ量となるように形成されることが好ましい。またいずれのイオン注入処理においても、（半導体基板ＳＵＢの主表面に垂直な方向とのなす角度である）傾斜角が０度の方向から不純物イオンが供給されることが好ましい。これにより半導体基板ＳＵＢ内の比較的浅い領域に注入層ＰＪＴが形成される。
図７を参照して、注入層ＰＪＴが形成された半導体基板ＳＵＢに対して熱処理がなされることにより注入層ＰＪＴの不純物イオンが半導体基板ＳＵＢ内を拡散することで、フォトダイオード部にはｐ型ウェル領域ＰＷＲ１が、トランジスタ部にはｐ型ウェル領域ＰＷＲ２が、それぞれ形成される。ｐ型ウェル領域ＰＷＲ１およびｐ型ウェル領域ＰＷＲ２の深さは任意であり、たとえば図７のように各ウェル領域ＰＷＲ１，ＰＷＲ２の深さがほぼ等しくなるように形成されてもよい。なおこのときシリコン酸化膜ＯＸは、注入された不純物イオンが熱処理の際に半導体基板ＳＵＢの主表面から外部へ放出されることを抑制する役割を有する。
次に、シリコン酸化膜ＯＸが除去された後、半導体基板ＳＵＢのシリコン酸化膜ＯＸが形成された主表面に、ＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸窒化膜ＳＯＮおよびシリコン窒化膜ＮＦがこの順に形成される。シリコン酸窒化膜ＳＯＮの厚みは１０ｎｍ以上とすることが好ましく、シリコン窒化膜ＮＦの厚みは５０ｎｍ以上とすることが好ましい。さらにシリコン窒化膜ＮＦ上に感光体としてのフォトレジストＰＨＲが塗布され、通常の写真製版技術およびエッチング技術により、フィールド酸化膜ＦＯ１を形成しようとする領域と平面的に重なる領域のシリコン酸窒化膜ＳＯＮ、シリコン窒化膜ＮＦ、およびｐ型ウェル領域ＰＷＲ１，ＰＷＲ２の一部がエッチング除去される。これにより半導体基板ＳＵＢの主表面には凹部ＣＶ１が形成される。
図８を参照して、フォトレジストＰＨＲがアッシングなどにより除去された後、シリコン窒化膜ＮＦのパターンをマスクとして凹部ＣＶ１の底面に接する凹部ＣＶ１の外側（直下）の領域に、通常のイオン注入技術により、たとえばホウ素の不純物イオンが注入される。これにより凹部ＣＶ１の底面に接する凹部ＣＶ１の外側（直下）の領域には、分離用拡散領域としてのｐ型分離領域ＩＳＲが形成される。このとき、たとえば５０ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように、傾斜角が０度の方向から不純物イオンが供給されることにより、ｐ型分離領域ＩＳＲが形成される。
図９を参照して、凹部ＣＶ１の底側壁部（内壁の底部および側部）に対して、たとえば熱酸化処理法によりシリコン酸化膜からなるフィールド酸化膜ＦＯ１が形成される。具体的には、熱酸化処理法により凹部ＣＶ１の底側壁部のシリコンが酸化されることにより、凹部ＣＶ１内がシリコン酸化膜からなるフィールド酸化膜ＦＯ１により充填される。なお図示されないが、このときシリコン窒化膜ＮＦの上面上にフォトレジストＰＨＲが塗布されてもよい。
その後、シリコン窒化膜ＮＦおよびシリコン酸窒化膜ＳＯＮが除去されることにより、フィールド酸化膜ＦＯ１の最上面は半導体基板ＳＵＢの主表面（ｐ型ウェル領域ＰＷＲ１，ＰＷＲ２）に対して上側および下側に膨らむように形成される。このような熱酸化処理法による局所的な酸化膜の形成技術をＬＯＣＯＳ法と呼び、ここで形成されるフィールド酸化膜ＦＯ１はＬＯＣＯＳ酸化膜と呼ばれる。以上により、いわゆるフィールド酸化膜としてのフィールド酸化膜ＦＯ１が形成される。
図１０を参照して、次に特にフォトダイオード部において、通常の写真製版技術により、ガードリングＰＧＲを形成しようとする領域と平面的に重なる領域に開口を有するフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲのパターンを用いた通常のイオン注入技術により、ガードリングＰＧＲが形成される領域の主表面から半導体基板ＳＵＢ内にたとえば窒素の不純物イオンが注入され、欠陥伸張防止層ＰＧＲ１が形成される。このときはたとえば１０ｋｅＶ以上の注入エネルギで、かつ１．０×１０14ｃｍ-2以上のドーズ量となるように形成されることが好ましく、たとえば２０ｋｅＶの注入エネルギで、１．０×１０15ｃｍ-2のドーズ量で、傾斜角が０度となるようにイオン注入処理がなされる。欠陥伸張防止層ＰＧＲ１は、半導体基板ＳＵＢ（ｐ型ウェル領域ＰＷＲ１）の主表面から、主表面に垂直な方向（図の上下方向）に関する深さが４０ｎｍ以上の領域まで形成されることが好ましい。
ただし欠陥伸張防止層ＰＧＲ１は、上記の窒素以外の不純物イオンが注入されることにより形成されてもよい。欠陥伸張防止層ＰＧＲ１は、たとえば窒素、シリコン、ゲルマニウム、フッ素、アルゴンからなる群より選択される少なくとも１つを含むように形成されることが好ましい。上記はｐ型またはｎ型の極性を有さない中性の不純物イオンとして注入可能な材質であり、これを注入することにより注入がなされた半導体基板ＳＵＢのシリコンの結晶構造が崩されてアモルファス化される。この領域が最終的に欠陥伸張防止層ＰＧＲ１となる。
なお欠陥伸張防止層ＰＧＲ１の形成時に既存の半導体基板ＳＵＢのシリコンの結晶構造を壊してアモルファス化する作用を高めるためには、注入によりシリコンに加えられるダメージがより大きい材質の不純物イオンが供給されることが好ましい。この観点から、上記の各物質の中でも比較的原子量の大きい物質の不純物イオン（たとえばゲルマニウムやシリコン）が用いられることがより好ましい。
図１１を参照して、欠陥伸張防止層ＰＧＲ１が形成された後、欠陥伸張防止層ＰＧＲ１と平面的に重なる領域の半導体基板ＳＵＢの主表面から、半導体基板ＳＵＢ内にたとえばホウ素の不純物イオンが通常のイオン注入技術により注入される。これにより、欠陥伸張防止層ＰＧＲ１とは結晶構造が異なる、ホウ素を含む不純物拡散層ＰＧＲ２が形成される。
イオン注入の処理は２回に分けてなされることが好ましい。１回目のイオン注入処理においてはホウ素の不純物イオンが、たとえば１００ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように形成されることが好ましく、たとえば１１０ｋｅＶの注入エネルギで、２．０×１０13ｃｍ-2のドーズ量で、傾斜角が０度となるようにイオン注入処理がなされる。また２回目のイオン注入処理においてはホウ素の不純物イオンが、たとえば３０ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように形成されることが好ましく、たとえば５０ｋｅＶの注入エネルギで、５．０×１０13ｃｍ-2のドーズ量で、傾斜角が０度となるようにイオン注入処理がなされる。
これによりホウ素の不純物イオンからなる不純物拡散層ＰＧＲ２が、半導体基板ＳＵＢの主表面から、欠陥伸張防止層ＰＧＲ１よりも深い領域まで形成される。逆にいえば欠陥伸張防止層ＰＧＲ１は不純物拡散層ＰＧＲ２よりも半導体基板ＳＵＢの主表面側（主表面に近い図１１の上側）に形成される。このため不純物拡散層ＰＧＲ２は欠陥伸張防止層ＰＧＲ１と互いに重なり、欠陥伸張防止層ＰＧＲ１に接するように形成される。特に不純物拡散層ＰＧＲ２が欠陥伸張防止層ＰＧＲ１よりも深い領域まで形成されることにより、不純物拡散層ＰＧＲ２（ガードリングＰＧＲ）の少なくとも一部はフィールド酸化膜ＦＯ１と接するように形成される。フォトレジストＰＨＲがたとえばアッシングにより除去される。
またガードリングＰＧＲの形成後には、ＲＴＡ（Rapid Thermal Anneal）と呼ばれる熱処理がなされる。具体的にはたとえば半導体基板ＳＵＢが窒素雰囲気下に曝露された状態で、１１００度で３０秒間加熱されることが好ましい。この熱処理により、ガードリングＰＧＲが形成された領域が活性化されるとともに、アモルファス化された欠陥伸張防止層ＰＧＲ１の形成領域が再結晶化される。これにより互いに異なる結晶構造を有する欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とが双晶を形成し、双晶を構成するガードリングＰＧＲが形成される。
図１２を参照して、次にゲート絶縁膜となるべき絶縁膜ＧＩおよびゲート電極ＧＥが、所定の領域に形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面上にシリコン酸化膜からなる絶縁膜ＧＩが形成される。そのゲート絶縁膜上に、ゲート電極ＧＥの一部をなすべき多結晶シリコン膜ＧＥ１と、多結晶シリコン膜ＧＥ１の上面上に形成されゲート電極ＧＥの一部をなすべきＴＥＯＳ膜ＧＥ２とがこの順に、たとえばＣＶＤ法により形成される。多結晶シリコン膜ＧＥ１の厚みは１５０ｎｍ以上とし、ＴＥＯＳ膜ＧＥ２の厚みは５０ｎｍ以上とすることが好ましい。その後、上記多結晶シリコン膜ＧＥ１およびＴＥＯＳ膜ＧＥ２とがパターニングされて、図１２に示す態様のゲート電極ＧＥが形成される。なおこの段階では絶縁膜ＧＩはパターニングされないことが好ましい。
図１３を参照して、通常の写真製版技術により所定の領域（たとえばｐ型ウェル領域ＰＷＲ１と平面的に重なる領域）に開口を有するフォトレジストＰＨＲのパターンが形成された後、フォトダイオード部のｐ型ウェル領域ＰＷＲ１の内部に、通常のイオン注入技術を用いてｎ型不純物領域ＮＰＲが形成される。このときはたとえば砒素の不純物イオンが１５０ｋｅＶ以上の注入エネルギで、かつ１．０×１０12ｃｍ-2以上のドーズ量となるように注入されることが好ましく、また傾斜角が０度より大きい角度（半導体基板ＳＵＢの主表面に垂直な方向に対して角度を有する）ようにイオン注入処理がなされる。つまり図１３中に矢印で示す方向から不純物イオンが注入される。フォトレジストＰＨＲがたとえばアッシングにより除去される。
図１４を参照して、通常の写真製版技術により所定の領域（たとえばフォトダイオード部のｎ型不純物領域ＮＰＲおよびこれに隣接するガードリングＰＧＲと平面的に重なる領域）に開口を有するフォトレジストＰＨＲのパターンが形成された後、フォトダイオード部のｐ型ウェル領域ＰＷＲ１およびガードリングＰＧＲの内部に、通常のイオン注入技術を用いてｐ型不純物領域ＤＰＲが形成される。このときはたとえばホウ素の不純物イオンが５ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように注入されることが好ましく、また傾斜角が０度より大きい角度（半導体基板ＳＵＢの主表面に垂直な方向に対して角度を有する）ようにイオン注入処理がなされる。つまり図１４中に矢印で示す方向から不純物イオンが注入される。ｐ型不純物領域ＤＰＲはガードリングＰＧＲの、半導体基板ＳＵＢの主表面側に配置される欠陥伸張防止層ＰＧＲ１の最下部よりも深い領域まで形成されることが好ましい。
なお図１４においてはガードリングＰＧＲにもｐ型不純物領域ＤＰＲが形成されるが、ガードリングＰＧＲには形成されず、ｎ型不純物領域ＮＰＲ内のみにｐ型不純物領域ＤＰＲが形成されてもよい。この場合は最終的に図３に示す態様となる。
フォトレジストＰＨＲがたとえばアッシングにより除去される。これにより、ｐ型不純物領域ＤＰＲとｎ型不純物領域ＮＰＲよりなるフォトダイオードＰＴＯが形成される。フォトダイオードＰＴＯは半導体基板ＳＵＢの主表面においてガードリングＰＧＲを挟むように、フィールド酸化膜ＦＯ１と反対側（図１４のガードリングＰＧＲの右側）の半導体基板ＳＵＢ内に形成される。フォトレジストＰＨＲがたとえばアッシングにより除去される。
図１５を参照して、ｐ型ウェル領域ＰＷＲ１、ＰＷＲ２内の半導体基板ＳＵＢの表面に、通常の写真製版技術およびイオン注入技術を用いてＬＤＤとなるｎ型不純物領域ＮＲが形成される。このときはたとえばリンの不純物イオンが５０ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように注入されることが好ましく、また傾斜角が０度より大きい角度（半導体基板ＳＵＢの主表面に垂直な方向に対して角度を有する）ようにイオン注入処理がなされる。つまり図１５中に矢印で示す方向から不純物イオンが注入される。
図１６を参照して、まず通常の写真製版技術およびエッチング技術により絶縁膜ＧＩがゲート電極ＧＥの真下において残存し他の領域においては除去されるようにパターニングされることにより、ゲート絶縁膜ＧＩとして形成される。次に半導体基板ＳＵＢの表面全面に、たとえばシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとが順に積層して堆積される。ただし逆にシリコン酸化膜ＯＦ、シリコン窒化膜ＮＦの順に積層されてもよい。たとえばシリコン窒化膜ＮＦの厚みは４５ｎｍ、シリコン酸化膜ＯＦの厚みは７５ｎｍとなるように形成することが好ましい。その後、通常の写真製版技術およびエッチング技術により、少なくともフォトダイオードＰＴＯ上を覆うようにシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとがパターニングされ、シリコン酸化膜ＯＦとシリコン窒化膜ＮＦとからなる反射防止膜が形成される。
また、ｐ型ウェル領域ＰＷＲ１の所定の領域に、通常の写真製版技術およびイオン注入技術により高濃度ｐ型領域ＰＳＲが形成される。
図１７を参照して、フォトダイオード部およびトランジスタ部の所定の領域に、通常の写真製版技術およびイオン注入技術により高濃度ｎ型領域ＮＳＲが形成される。なお高濃度ｎ型領域ＮＳＲはｎ型不純物領域ＮＲよりも不純物濃度が高いｎ+領域である。このときはたとえばリンの不純物イオンが３０ｋｅＶ以上の注入エネルギで、かつ１．０×１０13ｃｍ-2以上のドーズ量となるように注入された後、砒素の不純物イオンが３０ｋｅＶ以上の注入エネルギで、かつ１．０×１０15ｃｍ-2以上のドーズ量となるように注入されることが好ましい。また上記のイオン注入技術に先立って、高濃度ｎ型領域ＮＳＲが形成される領域と同じ領域に、窒素の不純物イオンが１０ｋｅＶ以上の注入エネルギでかつ１．０×１０14ｃｍ-2以上のドーズ量となるように注入されてもよい。
図１８を参照して、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、高濃度ｎ型領域ＮＳＲや高濃度ｐ型領域ＰＳＲに達するように層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。
図１９を参照して、コンタクトホールＣＨ１の内部にたとえばタングステンよりなる導電層Ｃ１が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。この後、層間絶縁膜ＩＩ１上にたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、たとえばアルミニウムからなる金属配線ＡＬ１が形成される。金属配線ＡＬ１は、コンタクトＣ１を通じて高濃度ｎ型領域ＮＳＲ、高濃度ｐ型領域ＰＳＲに電気的に接続されるように形成される。
図２０を参照して、層間絶縁膜ＩＩ１および金属配線ＡＬ１上に層間絶縁膜ＩＩ２が形成され、所望の領域（金属配線ＡＬ１上）にスルーホールＴＨ１が形成される。層間絶縁膜ＩＩ２およびスルーホールＴＨ１は、上記の層間絶縁膜ＩＩ１やコンタクトホールＣＨ１と同様の手順により形成される。層間絶縁膜ＩＩ１と金属配線ＡＬ１とはエッチング選択比が互いに異なるため、上方から下方へ向かう層間絶縁膜ＩＩ１のエッチングは、金属配線ＡＬ１に達したところで終了させることが容易となる。
次に、スルーホールＴＨ１の内部にたとえばタングステンよりなる導電層Ｔ１が充填される。この後、層間絶縁膜ＩＩ２上にたとえばアルミニウムからなる金属配線ＡＬ２のパターンが形成される。導電層Ｔ１と金属配線ＡＬ２とは、上記のコンタクトＣ１と金属配線ＡＬ１と同様の手順により形成される。
図２１を参照して、層間絶縁膜ＩＩ２や金属配線ＡＬ２上に、層間絶縁膜ＩＩ３が形成され、所望の領域（金属配線ＡＬ２上）にスルーホールＴＨ２が形成される。層間絶縁膜ＩＩ３およびスルーホールＴＨ２は、上記の層間絶縁膜ＩＩ２やスルーホールＴＨ１と同様の手順により形成される。
次に、スルーホールＴＨ２を埋め込むように層間絶縁膜ＩＩ３上に、たとえばタングステンよりなる導電膜が形成される。この後、層間絶縁膜ＩＩ３の上面が露出するまで、導電膜がＣＭＰにより研磨除去される。以上のＣＭＰにより、スルーホールＴＨ２内に導電層Ｔ２が形成される。
導電層Ｔ２および層間絶縁膜ＩＩ３の上面上を覆うように金属膜が形成され、その金属膜のパターニングにより金属配線ＡＬ３が形成される。金属配線ＡＬ３が最上層配線である場合、金属配線ＡＬ１，ＡＬ２よりも厚くなるように形成されることが好ましい。
図２２を参照して、金属配線ＡＬ３を覆うように層間絶縁膜ＩＩ３上に層間絶縁膜ＩＩ４が形成される。この層間絶縁膜ＩＩ４の上面がたとえばＣＭＰにより平坦化される。この後、層間絶縁膜ＩＩ４上に、たとえばＣＶＤ法によりシリコン窒化膜が堆積される。このシリコン窒化膜がパッシベーション膜ＰＡＳとなる。
最後にフォトダイオードＰＴＯの真上に集光レンズＬＮＳを設置することにより、図５に示すイメージセンサが形成される。
次に、図２３〜図２４の比較例を参照しながら、本実施の形態の作用効果について説明する。
図２３を参照して、比較例においては、ガードリングＰＧＲが不純物拡散層ＰＧＲ２のみにより構成されており、欠陥伸張防止層ＰＧＲ１は形成されていない点において図３の本実施の形態と異なっている。ただし他の点については図２３の構成は基本的に図３の構成と同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
図２４を参照して、図２３のように不純物拡散層ＰＧＲ２のみからなるガードリングＰＧＲは、フィールド酸化膜ＦＯ１とフォトダイオードＰＴＯの間の領域に配置されることにより、（隣り合う１対のフォトダイオードＰＴＯ間の）フィールド酸化膜ＦＯ１が有する（隣り合う１対の）フォトダイオードＰＴＯ間のリーク電流を抑制する機能を有している。これはフィールド酸化膜ＦＯ１にも上記フォトダイオードＰＴＯ間のリーク電流を抑制する機能を有するものの、フィールド酸化膜ＦＯ１にはその形成時に意図せず形成されたダメージ層が含まれるため、このダメージ層を介してリーク電流が発生する場合があるためである。
しかしガードリングＰＧＲは上記の通常のイオン注入技術により形成されるため、注入される不純物イオンが加える衝撃などによりダメ―ジを受け、そのダメージによる結晶欠陥が形成されることが避けられない。ガードリングＰＧＲ内に形成された結晶欠陥は、周辺の応力によりガードリングＰＧＲ内を伸張して転位欠陥を形成しやすい。転位欠陥が形成されれば、これは画素欠陥ＤＦＴとして、画素領域における画素信号のデータを誤認識するなど、イメージセンサの信頼性を低下させる不具合を誘発する可能性がある。
ガードリングＰＧＲを形成するためのイオン注入濃度が高いほど、画素欠陥ＤＦＴの元となる結晶欠陥が高確率に発生するため、画素欠陥ＤＦＴによる上記の不具合が発生しやすくなる。しかしガードリングＰＧＲの濃度を低くすれば、結晶欠陥の発生確率が低下するため画素欠陥ＤＦＴの発生確率を低減することはできるが、ガードリングＰＧＲのリーク電流を抑制する機能が低下する。
そこで図２５を参照して、本実施の形態のようにガードリングＰＧＲが欠陥伸張防止層ＰＧＲ１を有する構成とする。欠陥伸張防止層ＰＧＲ１はその形成時に窒素などの極性を持たない中性原子の不純物イオンが注入されることにより、注入される領域にもともと存在する半導体基板ＳＵＢのシリコンの結晶構造が崩されていったんアモルファスとなり、その後に再結晶化された領域である。このため欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とはその結晶構造がまったく異なっている。
このため、欠陥伸張防止層ＰＧＲ１の形成領域におけるアモルファス化がなされた後に高い濃度の不純物拡散層ＰＧＲ２が形成され、不純物拡散層ＰＧＲ２が多くの結晶欠陥から画素欠陥ＤＦＴを多数発生させたとしても、画素欠陥ＤＦＴは互いに双晶を構成する欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２との境界部でその進展が止まる。つまり画素欠陥ＤＦＴが伸張してガードリングＰＧＲ（欠陥伸張防止層ＰＧＲ１）の最上部の表面に達する可能性が低減される。
表面に達しない画素欠陥ＤＦＴは、たとえ存在しても画素信号を誤認識させる可能性が低くなる。また欠陥伸張防止層ＰＧＲ１には極性を有さない中性の不純物イオンが注入されることにより、結晶構造内には、画像の信頼性を低下させるような欠陥は通常形成されない。したがって本実施の形態によれば、画素欠陥ＤＦＴの形成を抑制する必要性が低減されるため、高濃度でリーク電流の抑制効果が高く、かつ画素信号の信頼性の高いガードリングＰＧＲを提供することができる。すなわちガードリングの結晶欠陥に対する処置とリーク電流に対する処置とのトレードオフの関係を解消し、これら双方の処置を施すことができるため、より高い信頼性を有するイメージセンサ用の半導体装置を提供することができる。
なお欠陥伸張防止層ＰＧＲ１が半導体基板ＳＵＢの表面から、表面に垂直な方向に関する深さが４０ｎｍ以上の領域まで形成されることにより、欠陥伸張防止層ＰＧＲ１の画素欠陥ＤＦＴの伸張を抑制する効果が高められる。
また欠陥伸張防止層ＰＧＲ１が不純物拡散層ＰＧＲ２よりも半導体基板ＳＵＢの主表面側に形成されることにより、特に画素欠陥ＤＦＴが半導体基板ＳＵＢの表面に達するように伸張することにより、画素領域における画素信号のデータを誤認識するなどの不具合を抑制する効果が高められる。
なおガードリングＰＧＲの形成に際し、先に欠陥伸張防止層ＰＧＲ１用の窒素などのイオン注入を行った後に不純物拡散層ＰＧＲ２用のホウ素などのイオン注入を行なうことにより、欠陥伸張防止層ＰＧＲ１が形成される領域のアモルファス化がスムーズになされる。
（実施の形態２）
まず図２６を用いて、本実施の形態におけるイメージセンサの特に画素領域の構成について説明する。
図２６を参照して、本実施の形態のイメージセンサは、フォトダイオード部とトランジスタ部との電気的な分離、およびフォトダイオード部内における電気的な分離を行なう第１の分離絶縁膜として、フィールド酸化膜ＦＯ１の代わりにＳＴＩ酸化膜ＴＩ１が形成されている点において、図３の実施の形態１のイメージセンサと異なっている。ただし他の点については図２６の構成は基本的に図３の構成と同様であるため、同一の要素については同一の符号を付し、その説明は繰り返さない。
ＳＴＩ酸化膜ＴＩ１は、後述するようにいわゆるＳＴＩ（Shallow Trench Isolation）法を用いて形成された酸化膜である。具体的にはＳＴＩ酸化膜ＴＩ１は、半導体基板ＳＵＢの主表面から半導体基板ＳＵＢに形成された溝部内に充填された絶縁膜であるたとえばシリコン酸化膜からなり、これはフィールド酸化膜ＦＯ１と同様に、隣り合う１対のフォトダイオードＰＴＯ間の電気的な分離を担っている。ここでの溝部は、一般的に実施の形態１のフィールド酸化膜ＦＯ１の形成時に形成された凹部ＣＶ１に比べて幅が狭く深いものが想定されている。また溝部の側面は、上記凹部ＣＶ１の側面よりも半導体基板ＳＵＢの主表面に垂直な方向に近い角度で延在している。
なお図２６においてはＳＴＩ酸化膜ＴＩ１の側面は半導体基板ＳＵＢの主表面に垂直な方向に対してやや傾いており、その幅が図の下側において上側よりも狭くなっているが、このような態様に限らず、たとえばその側面が半導体基板ＳＵＢの主表面に垂直な方向に延び、その幅が一定であってもよい。また図２６のＳＴＩ酸化膜ＴＩ１はその最上面が半導体基板ＳＵＢの主表面に対して図の上側に突出しているが、このような態様に限らず、たとえばその最上面が半導体基板ＳＵＢの主表面と互いにツライチの関係になっていてもよい。
なおＳＴＩ酸化膜ＴＩ１の底面に接するＳＴＩ酸化膜ＴＩ１の外側（直下）の領域には、フィールド酸化膜ＦＯ１の底面に接するｐ型分離領域ＩＳＲと同様のｐ型分離領域ＩＳＲを有している。
次に図２６に示す、本実施の形態のイメージセンサ用の半導体装置の、特にＳＴＩ酸化膜ＴＩ１の製造方法について図２７〜図３０を用いて説明する。
図２７を参照して、実施の形態１の図６〜図７の工程と同様の処理がなされ、フォトレジストＰＨＲが除去された後、シリコン窒化膜ＮＦのパターンをマスクとして通常のエッチング技術により凹部ＣＶ１がさらに深く、かつその側面がより半導体基板ＳＵＢの主表面に垂直な方向に近づくように、エッチングされ、これにより半導体基板ＳＵＢの主表面からその内部に溝部ＴＣＨ１が形成される。
次に、図８の工程と同様に、溝部ＴＣＨ１の底面に接する溝部ＴＣＨ１の外側（直下）の領域に、通常のイオン注入技術により、たとえばホウ素の不純物イオンが注入されることにより、分離用拡散領域としてのｐ型分離領域ＩＳＲが形成される。
図２８を参照して、溝部ＴＣＨ１内を埋め込むようにシリコン窒化膜ＮＦのパターン上に、ＣＶＤ法によりたとえばシリコン酸化膜ＴＩＦが堆積される。このときのシリコン酸化膜ＴＩＦの厚みは４００ｎｍ以上とすることが好ましい。
図２９を参照して、シリコン酸化膜ＴＩＦがＣＭＰによりシリコン窒化膜ＮＦの上面が露出するように研磨され、シリコン酸化膜ＴＩＦは溝部ＴＣＨ１内のみに残存するように形成される。溝部ＴＣＨ１内に残存するシリコン酸化膜ＴＩＦはＳＴＩ酸化膜ＴＩ１となる。ＳＴＩ酸化膜ＴＩ１はその最上面がシリコン窒化膜ＮＦの最上面と同一平面となり、かつその最上面が平坦となっている。
図３０を参照して、通常の写真製版技術およびエッチング技術により、シリコン窒化膜ＮＦが除去される。以上のようにＳＴＩ酸化膜ＴＩ１はいわゆるＳＴＩ法により形成される。
この後は実施の形態１の図１０〜図２２の工程と基本的に同様の処理がなされることにより、図２６に示すイメージセンサが形成される。なお図３０に示すシリコン酸化膜ＯＸが除去された後に図１０〜図２２の工程と基本的に同様の処理がなされてもよい。
次に、本実施の形態の作用効果について説明する。
本実施の形態のように第１の分離絶縁膜として実施の形態１のフィールド酸化膜ＦＯ１の代わりにＳＴＩ酸化膜ＴＩ１が形成されたイメージセンサにおいても、これとフォトダイオードＰＴＯとの間にガードリングＰＧＲが形成され、かつガードリングＰＧＲが欠陥伸張防止層ＰＧＲ１を有することにより、実施の形態１と同様に画素欠陥ＤＦＴの伸張を抑制する作用効果を奏する。
なお上記においては説明しなかったが、ＳＴＩ法により形成される溝部ＴＣＨ１の底側壁部にあらかじめ内壁酸化を行ない薄い内壁酸化膜を形成したうえで、ＳＴＩ酸化膜ＴＩ１の本体をなすシリコン酸化膜ＴＩＦを形成する場合がある。この場合、内壁酸化膜の形成時に形成された結晶欠陥が、溝部ＴＣＨ１内の応力に起因して転位欠陥として伸張し、画素欠陥ＤＦＴ（図２４参照）に発展する可能性がある。ＳＴＩ酸化膜ＴＩ１に隣接するように形成されたガードリングＰＧＲの欠陥伸張防止層ＰＧＲ１は、このような内壁酸化膜からの画素欠陥ＤＦＴの伸張を抑制する効果をも有するため、特に内壁酸化膜を有するＳＴＩ酸化膜ＴＩ１が形成される際には欠陥伸張防止層ＰＧＲ１を有するガードリングＰＧＲが形成される実益がある。
（実施の形態３）
実施の形態１においては画素領域の構成についてのみ説明しているが、実際には上記のとおり画素領域の他に周辺回路領域（図２の周辺回路領域ＰＣＲに相当）が形成されている。ここでは周辺回路領域を含めた半導体装置の構成について、図３１を用いて説明する。
図３１を参照して、本実施の形態のイメージセンサは、画素領域の構成は図３の実施の形態１のイメージセンサの構成と同様であり、フォトダイオードＰＴＯ、ガードリングＰＧＲおよび第１の分離絶縁膜としてのフィールド酸化膜ＦＯ１を有している。
本実施の形態の周辺回路領域は、画素領域と同様にｎ-エピタキシャル成長層からなるｎ-領域が形成されている。周辺回路領域にも画素領域と同様のトランジスタ部が設けられている。周辺回路領域のトランジスタ部における半導体基板ＳＵＢ（ｎ-領域）の表面（半導体基板ＳＵＢ内）には、画素領域のトランジスタ部の制御用トランジスタＴＲと同様にフォトダイオードを制御したり、画素領域内と画素領域外との間で電気信号の入出力等を行なったりするための半導体素子としての制御用トランジスタＴＲが形成されている。
周辺回路領域の制御用トランジスタＴＲ（ＭＩＳトランジスタＴＲ）は、１対のｐ型ソース／ドレイン領域ＰＲ、ＰＳＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｐ型ソース／ドレイン領域ＰＲ、ＰＳＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｐ型ソース／ドレイン領域ＰＲ、ＰＳＲの各々は、たとえば高濃度領域としての高濃度ｐ型領域ＰＳＲとＬＤＤとしてのｐ型不純物領域ＰＲとを有している。
１対のｐ型ソース／ドレイン領域ＰＲ、ＰＳＲに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。この領域の構成および側壁絶縁層の構成は、トランジスタ部の制御用トランジスタＴＲと同様である。
周辺回路領域において、半導体基板ＳＵＢの表面における制御用トランジスタＴＲの周囲には、フィールド酸化膜ＦＯ２（第２の分離絶縁膜）が形成されている。
フィールド酸化膜ＦＯ２はフィールド酸化膜ＦＯ１と同様のＬＯＣＯＳ酸化膜であるが、フィールド酸化膜ＦＯ２はフィールド酸化膜ＦＯ１よりも深く形成されている。これによりフィールド酸化膜ＦＯ２はフィールド酸化膜ＦＯ１よりもたとえばこれに隣接する１対のフォトダイオードＰＴＯ同士を電気的に分離する機能が強くなる。このためフィールド酸化膜ＦＯ２の底面の直下には素子分離機能を補強する役割を有するｐ型分離領域ＩＳＲが形成されなくてもよいが、フィールド酸化膜ＦＯ２の底面の直下にもｐ型分離領域が形成されてもよい。
周辺回路領域のトランジスタ部においても、画素領域のトランジスタ部と同様に、半導体基板ＳＵＢの表面上には、ＭＩＳトランジスタＴＲ上を覆うように層間絶縁膜ＩＩ１が形成されている。これは画素領域の層間絶縁膜ＩＩ１と同一の層として形成されている（これより上層の各層においても同じ）。また周辺回路領域のトランジスタ部の層間絶縁膜ＩＩ１上には、画素領域のトランジスタ部の層間絶縁膜ＩＩ１上と同様に、金属配線ＡＬ１、層間絶縁膜ＩＩ２、導電層Ｔ１、金属配線ＡＬ２、層間絶縁膜ＩＩ３、導電層Ｔ２、金属配線ＡＬ３、層間絶縁膜ＩＩ４、パッシベーション膜ＰＡＳなどが形成されている。
なお、これ以外の本実施の形態の構成は、図３に示す実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図３０に示す、本実施の形態のイメージセンサ用の半導体装置の、特にフィールド酸化膜の製造方法について、図３２〜図３３を用いて説明する。
図３２を参照して、画素領域については実施の形態１の図６〜図７の工程と同様の処理がなされ、フィールド酸化膜ＦＯ１を形成するための凹部ＣＶ１が形成される。これに対して周辺回路領域においては、フィールド酸化膜ＦＯ２を形成するための凹部ＣＶ２が形成される。
凹部ＣＶ２は凹部ＣＶ１よりも深く形成される。このため凹部ＣＶ２を形成するためのエッチングは、凹部ＣＶ１を形成するためのエッチングとは異時になされることが好ましい。すなわち凹部ＣＶ２を形成するためのエッチング時には画素領域の半導体基板ＳＵＢの表面の全面がフォトレジストのパターンで覆われ、周辺回路領域のフィールド酸化膜ＦＯ２を形成すべき領域のみが、画素領域のフィールド酸化膜ＦＯ１を形成すべき領域よりも深くエッチングされることが好ましい。
図３３を参照して、画素領域については実施の形態１の図８〜図９の工程と同様の処理がなされ、凹部ＣＶ１の底側壁部の熱酸化によりフィールド酸化膜ＦＯ１が形成され、かつフィールド酸化膜ＦＯ１の直下への通常のイオン注入技術によりｐ型分離領域ＩＳＲが形成される。一方、周辺回路領域においては、凹部ＣＶ２の底側壁部の熱酸化により半導体基板ＳＵＢの主表面にフィールド酸化膜ＦＯ２が形成される。通常のイオン注入技術により形成される、フィールド酸化膜ＦＯ２の底面に接するｐ型分離領域ＩＳＲは形成されてもされなくてもよい。フィールド酸化膜ＦＯ２を形成するための凹部ＣＶ２がフィールド酸化膜ＦＯ１を形成するための凹部ＣＶ１よりも深く形成されるため、凹部ＣＶ２の底側壁部を熱酸化することにより形成されるＬＯＣＯＳ酸化膜としてのフィールド酸化膜ＦＯ２は、凹部ＣＶ１の底側壁部を熱酸化することにより形成されるＬＯＣＯＳ酸化膜としてのフィールド酸化膜ＦＯ１よりも深く形成される。
ただしここでも、フィールド酸化膜ＦＯ２を形成するためのＬＯＣＯＳ法を用いた熱酸化は、フィールド酸化膜ＦＯ１を形成するためのＬＯＣＯＳ法を用いた熱酸化とは異時になされることが好ましい。すなわちフィールド酸化膜ＦＯ２を形成するための熱酸化時には画素領域の半導体基板ＳＵＢの表面の全面がフォトレジストのパターンで覆われ、周辺回路領域の凹部ＣＶ２の底側壁部のみが、画素領域の凹部ＣＶ１の底側壁部を熱酸化するときよりも長時間、厚いＬＯＣＯＳ酸化膜が形成される条件下で熱酸化されることが好ましい。
以上の図３２および図３３の工程は、流れをわかりやすくするため画素領域と周辺回路領域において同時に同様の処理がなされるように示されているが、実際は上記のように画素領域と周辺回路領域において異時に同様の処理がなされることが好ましい場合もある。このため処理の順序は図示の順序に限られない。
以降は、画素領域および周辺回路領域の双方に対して実施の形態１の図１０〜図２２の工程と同様の処理がなされることにより、周辺回路領域の半導体基板ＳＵＢ内にはフィールド酸化膜ＦＯ２に囲まれるように制御用トランジスタＴＲが形成され、図３１に示すイメージセンサが形成される。
次に、本実施の形態の作用効果について説明する。
上記のように、フィールド酸化膜ＦＯ１，ＦＯ２はその形成時に意図せずダメージ層が形成され、このダメージ層を介してリーク電流が発生する場合があり、画素欠陥ＤＦＴ（図２４参照）の発生を助長する可能性もある。フィールド酸化膜が深くされるほどこれを形成するためになされるエッチングの量が増加するため、ダメージ層はフィールド酸化膜が深く形成されるほど発生する可能性が高くなる。したがってこの観点からは、特に画素の特性に及ぼす影響の大きい画素領域におけるフィールド酸化膜ＦＯ１は適度に浅く形成されることが好ましい。
またフィールド酸化膜ＦＯ１の深さが増すことによりフィールド酸化膜ＦＯ１とその周囲の半導体基板ＳＵＢを構成するシリコンとの界面の面積が増加するため、いわゆる１／ｆノイズに起因するようなチップ領域ＩＭＣのノイズが増加する可能性がある。このため画素領域におけるフィールド酸化膜ＦＯ１は過剰に深くすることなく、比較的浅く形成されることが好ましい。
一方、周辺回路領域においては、比較的高い電圧をかける必要のある半導体素子が形成される場合がある。仮にこのような半導体素子が形成される領域の近傍に浅いフィールド酸化膜ＦＯ２が形成されれば、素子間を電気的に分離する効果が弱いために素子分離耐圧不良が発生する可能性がある。すなわち画素領域のフィールド酸化膜ＦＯ１の深さと周辺回路領域のフィールド酸化膜ＦＯ２の深さとは互いにトレードオフの関係にある。
そこで、本実施の形態のように画素領域のフィールド酸化膜ＦＯ１よりも周辺回路領域のフィールド酸化膜ＦＯ２が深く形成されれば、画素領域におけるリーク電流およびノイズの発生の可能性が低減されるとともに、周辺回路領域における耐圧不良の可能性が低減される。このためより高い信頼性を有するイメージセンサ用の半導体装置を提供することができる。
（実施の形態４）
図３４を参照して、本実施の形態のイメージセンサは、実施の形態３の図３１のイメージセンサのフィールド酸化膜ＦＯ１，ＦＯ２の代わりにＳＴＩ酸化膜ＴＩ１，ＴＩ２が形成されている点において、図３１の実施の形態３のイメージセンサと異なっている。ＳＴＩ酸化膜ＴＩ２はＳＴＩ酸化膜ＴＩ１と同様の、シリコン酸化膜からなるＳＴＩ酸化膜であるが、周辺回路領域の第２の分離絶縁膜としてのＳＴＩ酸化膜ＴＩ２は、画素領域の第１の分離絶縁膜としてのＳＴＩ酸化膜ＴＩ１よりも深く形成されている。
なお、これ以外の本実施の形態の構成は、図３１に示す実施の形態３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
図３５を参照して、画素領域については実施の形態２の図２７の工程と同様の処理がなされ、ＳＴＩ酸化膜ＴＩ１を形成するための溝部ＴＣＨ１が形成される。これに対して周辺回路領域においては、ＳＴＩ酸化膜ＴＩ２を形成するための溝部ＴＣＨ２が形成される。溝部ＴＣＨ２は溝部ＴＣＨ１よりも深く形成される。このようにするために両者のエッチングが異時になされ、溝部ＴＣＨ１と溝部ＴＣＨ２とのそれぞれが個別に深さを調節しながら形成されることが好ましい。
図３６を参照して、画素領域において実施の形態２の図２８〜図３０の工程と同様に溝部ＴＣＨ１内に絶縁膜としてのシリコン酸化膜が堆積され、ＣＭＰによる研磨等がされることによりＳＴＩ酸化膜ＴＩ１が形成される。これと同時に周辺回路領域の溝部ＴＣＨ２に対しても上記と同様の処理がなされる。これにより、溝部ＴＣＨ２内にシリコン酸化膜が堆積され、ＣＭＰによる研磨等を経て、ＳＴＩ酸化膜ＴＩ１よりも深いＳＴＩ酸化膜ＴＩ２が形成される。
本実施の形態のようにＳＴＩ酸化膜ＴＩ１，ＴＩ２に対しても実施の形態３のフィールド酸化膜ＦＯ１，ＦＯ２と同様に深さが制御されることにより、実施の形態３と同様の作用効果を奏することができる。
なお以上の各実施の形態においては欠陥伸張防止層ＰＧＲ１と不純物拡散層ＰＧＲ２とからなるガードリングＰＧＲについて説明されたが、たとえば不純物拡散層ＰＧＲ２を形成せず半導体基板ＳＵＢの主表面に欠陥伸張防止層ＰＧＲ１のみが形成された構成も一実施の形態として考えられる。この場合においても、それに隣接するフィールド酸化膜ＦＯ１およびＳＴＩ酸化膜ＴＩ１の形成時に生じたダメージ層から延びる欠陥の伸張を抑制し、画素の信頼性を確保することが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＬ１，ＡＬ２，ＡＬ３ 金属配線、Ｃ１，Ｔ１，Ｔ２ 導電層、ＣＨ１ コンタクトホール、ＣＶ１ 凹部、ＤＦＴ 画素欠陥、ＤＬＲ ダイシングライン領域、ＤＰＲ，ＰＲ ｐ型不純物領域、ＦＯ１，ＦＯ２ フィールド酸化膜、ＧＥ ゲート電極、ＧＥ１ 第１のゲート電極、ＧＥ２ 第２のゲート電極、ＧＩ ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁膜、ＩＭＣ チップ領域、ＩＳＲ ｐ型分離領域、ＬＮＳ 集光レンズ、ＮＦ シリコン窒化膜、ＮＰＲ，ＮＲ ｎ型不純物領域、ＮＳＲ 高濃度ｎ型領域、ＯＦ，ＯＸ，ＴＩＦ シリコン酸化膜、ＰＡＳ パッシベーション膜、ＰＣＲ 周辺回路領域、ＰＤＲ 画素領域、ＰＧＲ ガードリング、ＰＧＲ１ 欠陥伸張防止層、ＰＧＲ２ 不純物拡散層、ＰＨＲ フォトレジスト、ＰＪＴ 注入層、ＰＲ ｐ型不純物領域、ＰＳＲ 高濃度ｐ型領域、ＰＴＯ フォトダイオード、ＰＷＲ１，ＰＷＲ２ ｐ型ウェル領域、ＳＯＮ シリコン酸窒化膜、ＳＵＢ 半導体基板、ＳＷ 半導体ウェハ、ＴＣＨ１ 溝部、ＴＨ１，ＴＨ２ スルーホール、ＴＩ１，ＴＩ２ ＳＴＩ酸化膜、ＴＲ 制御用トランジスタ、ＴＸ 転送用トランジスタ。

Claims (20)

  1. 主表面を有する半導体基板と、
    前記半導体基板内に形成された光電変換素子と、
    前記主表面における前記光電変換素子の周囲に形成された第１の分離絶縁膜と、
    前記主表面における前記光電変換素子と前記第１の分離絶縁膜との間の領域に形成された電流遮断領域とを備え、
    前記電流遮断領域は、不純物拡散層と、前記不純物拡散層と接することにより前記不純物拡散層との間で双晶を構成するように形成され、前記不純物拡散層とは結晶構造が異なる欠陥伸張防止層とを含み、
    前記電流遮断領域の少なくとも一部は、前記第１の分離絶縁膜と接するように配置され、
    前記電流遮断領域は、前記第１の分離絶縁膜より浅く形成される、半導体装置。
  2. 前記第１の分離絶縁膜は、前記主表面の上側および下側に膨らんだ形状を有するＬＯＣＯＳ酸化膜である、請求項１に記載の半導体装置。
  3. 前記第１の分離絶縁膜は、前記主表面から前記半導体基板に形成された溝部内に充填された絶縁膜からなるＳＴＩ酸化膜である、請求項１に記載の半導体装置。
  4. 前記欠陥伸張防止層は、窒素、シリコン、ゲルマニウム、フッ素、アルゴンからなる群より選択される少なくとも１つを含む中性の不純物領域であり、前記不純物拡散層はホウ素を含むｐ型不純物領域である、請求項１に記載の半導体装置。
  5. 前記欠陥伸張防止層は、前記主表面から、前記主表面に垂直な方向に関する深さが４０ｎｍ以上の領域まで形成される、請求項１に記載の半導体装置。
  6. 前記第１の分離絶縁膜の底面に接するように分離用拡散領域が配置される、請求項１に記載の半導体装置。
  7. 前記電流遮断領域において前記欠陥伸張防止層は前記不純物拡散層よりも前記半導体基板の前記主表面側に形成される、請求項１に記載の半導体装置。
  8. 前記主表面には画素領域と周辺回路領域とが形成されており、
    前記光電変換素子、前記電流遮断領域および前記第１の分離絶縁膜は、前記画素領域に形成されており、
    前記周辺回路領域における前記半導体基板内に形成された半導体素子と、
    前記周辺回路領域の前記主表面における前記半導体素子の周囲に形成された第２の分離絶縁膜とをさらに備え、
    前記第２の分離絶縁膜は前記第１の分離絶縁膜よりも深く形成される、請求項１に記載の半導体装置。
  9. 前記第１および第２の分離絶縁膜は、前記主表面の上側および下側に膨らんだ形状を有するＬＯＣＯＳである、請求項８に記載の半導体装置。
  10. 前記第１および第２の分離絶縁膜は、前記主表面から前記半導体基板に形成された溝部内に充填された絶縁膜からなるＳＴＩである、請求項８に記載の半導体装置。
  11. 主表面を有する半導体基板を準備する工程と、
    前記主表面に第１の分離絶縁膜を形成する工程と、
    前記第１の分離絶縁膜を形成する工程の後に、前記主表面において前記第１の分離絶縁膜と互いに隣接するように電流遮断領域を形成する工程と、
    前記電流遮断領域を挟むように前記第１の分離絶縁膜と反対側の前記半導体基板内に光電変換素子を形成する工程とを備え、
    前記電流遮断領域を形成する工程は、欠陥伸張防止層を形成する工程と、前記欠陥伸張防止層が形成された後、前記欠陥伸張防止層とは結晶構造が異なる不純物拡散層を前記欠陥伸張防止層の真上から前記欠陥伸張防止層に接することにより前記欠陥伸張防止層との間で双晶を構成するように形成する工程とを含み、
    前記電流遮断領域を形成する工程においては、前記電流遮断領域の少なくとも一部は、前記第１の分離絶縁膜と接するように形成され、
    前記電流遮断領域は、前記第１の分離絶縁膜より浅く形成される、半導体装置の製造方法。
  12. 前記第１の分離絶縁膜を形成する工程は、
    前記主表面に凹部を形成する工程と、
    前記凹部の底側壁部を熱酸化することにより前記凹部内に前記第１の分離絶縁膜を充填する工程とを含む、請求項１１に記載の半導体装置の製造方法。
  13. 前記凹部の底面に接するように分離用拡散領域を形成する工程を有する、請求項１２に記載の半導体装置の製造方法。
  14. 前記第１の分離絶縁膜を形成する工程は、
    前記主表面に溝部を形成する工程と、
    前記溝部内に絶縁膜を堆積する工程とを含む、請求項１１に記載の半導体装置の製造方法。
  15. 前記欠陥伸張防止層は、窒素、シリコン、ゲルマニウム、フッ素、アルゴンからなる群より選択される少なくとも１つを含み、前記不純物拡散層はホウ素を含む、請求項１１に記載の半導体装置の製造方法。
  16. 前記欠陥伸張防止層は、前記主表面から、前記主表面に垂直な方向に関する深さが４０ｎｍ以上の領域まで形成される、請求項１１に記載の半導体装置の製造方法。
  17. 前記電流遮断領域において前記欠陥伸張防止層は前記不純物拡散層よりも前記半導体基板の前記主表面側に形成される、請求項１１に記載の半導体装置の製造方法。
  18. 前記主表面には画素領域と周辺回路領域とが形成され、
    前記光電変換素子、前記電流遮断領域および前記第１の分離絶縁膜は、前記画素領域に形成され、
    前記周辺回路領域の前記主表面に第２の分離絶縁膜を形成する工程と、
    前記周辺回路領域の前記半導体基板内において、前記第２の分離絶縁膜に囲まれるように半導体素子を形成する工程とをさらに備え、
    前記第２の分離絶縁膜は前記第１の分離絶縁膜よりも深く形成される、請求項１１に記載の半導体装置の製造方法。
  19. 前記第２の分離絶縁膜を形成する工程は、
    前記主表面に凹部を形成する工程と、
    前記凹部の底側壁部を熱酸化することにより前記凹部内に前記第２の分離絶縁膜を充填する工程とを含む、請求項１８に記載の半導体装置の製造方法。
  20. 前記第２の分離絶縁膜を形成する工程は、
    前記主表面に溝部を形成する工程と、
    前記溝部内に絶縁膜を堆積する工程とを含む、請求項１８に記載の半導体装置の製造方法。
JP2013244817A 2013-11-27 2013-11-27 半導体装置およびその製造方法 Expired - Fee Related JP6265709B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013244817A JP6265709B2 (ja) 2013-11-27 2013-11-27 半導体装置およびその製造方法
US14/553,697 US9842877B2 (en) 2013-11-27 2014-11-25 Semiconductor device and manufacturing method thereof
CN201410698597.1A CN104681574A (zh) 2013-11-27 2014-11-27 半导体器件及其制造方法
US15/807,251 US10026767B2 (en) 2013-11-27 2017-11-08 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013244817A JP6265709B2 (ja) 2013-11-27 2013-11-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015103731A JP2015103731A (ja) 2015-06-04
JP6265709B2 true JP6265709B2 (ja) 2018-01-24

Family

ID=53181944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013244817A Expired - Fee Related JP6265709B2 (ja) 2013-11-27 2013-11-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US9842877B2 (ja)
JP (1) JP6265709B2 (ja)
CN (1) CN104681574A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9899445B2 (en) * 2015-05-19 2018-02-20 Canon Kabushiki Kaisha Method for manufacturing solid-state image pickup apparatus, solid-state image pickup apparatus, and image pickup system including the same
JP6911767B2 (ja) * 2016-04-25 2021-07-28 ソニーグループ株式会社 固体撮像素子およびその製造方法、並びに電子機器
RU2644944C1 (ru) * 2017-04-06 2018-02-15 Федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский государственный национальный исследовательский университет" Способ получения (Z)-этил 2-(4-(4-хлорфенил)-2,4-диоксо-3-(3-оксо-3,4-дигидрохиноксалин-2(1Н)-илиден)бутанамидо)-4-метил-5-фенилтиофен-3-карбоксилата
KR20210004595A (ko) * 2019-07-05 2021-01-13 에스케이하이닉스 주식회사 이미지 센싱 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6030863A (en) * 1998-09-11 2000-02-29 Taiwan Semiconductor Manufacturing Company Germanium and arsenic double implanted pre-amorphization process for salicide technology
US20070020795A1 (en) 2004-01-19 2007-01-25 Mitsuyoshi Mori Solid-state imaging device and its manufacturing method
JP4539176B2 (ja) 2004-05-31 2010-09-08 ソニー株式会社 固体撮像素子及びその製造方法
JP4340248B2 (ja) * 2005-03-17 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体撮像装置を製造する方法
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
US7879639B2 (en) * 2007-04-13 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method and device to reduce dark current in image sensors
US9087755B2 (en) * 2007-04-24 2015-07-21 Koninklijke Philips N.V. Photodiodes and fabrication thereof
US8815634B2 (en) 2008-10-31 2014-08-26 Varian Semiconductor Equipment Associates, Inc. Dark currents and reducing defects in image sensors and photovoltaic junctions
JP5185205B2 (ja) * 2009-02-24 2013-04-17 浜松ホトニクス株式会社 半導体光検出素子
JP2010206134A (ja) * 2009-03-06 2010-09-16 Sony Corp 固体撮像装置とその製造方法
JP5651982B2 (ja) * 2010-03-31 2015-01-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP2012028380A (ja) 2010-07-20 2012-02-09 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US20180069038A1 (en) 2018-03-08
US9842877B2 (en) 2017-12-12
US10026767B2 (en) 2018-07-17
CN104681574A (zh) 2015-06-03
US20150145092A1 (en) 2015-05-28
JP2015103731A (ja) 2015-06-04

Similar Documents

Publication Publication Date Title
US10026767B2 (en) Semiconductor device and manufacturing method thereof
JP6200835B2 (ja) 半導体装置およびその製造方法
JP6132525B2 (ja) 半導体装置およびその製造方法
US9647038B2 (en) Solid-state imaging device and method of manufacturing the same
KR20160057089A (ko) 반도체 장치 및 그 제조 방법
JP2017224741A (ja) 半導体装置およびその製造方法
US20160284757A1 (en) Image sensor and method of manufacturing the same
KR20190049592A (ko) 얕은 트렌지 가장자리 도핑을 갖는 cmos 이미지 센서
US8178913B2 (en) Semiconductor device and method for manufacturing same
EP3054485B1 (en) Image pickup device and method for manufacturing the same
KR20110123206A (ko) 반도체 장치 및 그 제조 방법
US9947715B2 (en) Manufacturing method of semiconductor device
KR101475150B1 (ko) 주입 분리 디바이스 및 그 형성 방법
US20120205777A1 (en) Semiconductor device and method for fabricating the same
JP2018110140A (ja) 半導体装置の製造方法
US10163958B2 (en) CMOS image sensor
JP2009224585A (ja) 半導体装置及びその製造方法
KR100719338B1 (ko) 이미지 센서 및 그 형성 방법
JP2008182076A (ja) 固体撮像装置及びその製造方法
JP6362482B2 (ja) 半導体装置およびその製造方法
KR100486757B1 (ko) 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법
KR20090025933A (ko) 이미지 센서 및 그 제조 방법
JP2008085101A (ja) 半導体装置
JP2016046420A (ja) 半導体装置およびその製造方法
JP4501820B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171212

R150 Certificate of patent or registration of utility model

Ref document number: 6265709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees