CN104681574A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。半导体器件包含半导体衬底、光电转换元件、第一隔离绝缘膜和电流阻挡区域。第一隔离绝缘膜在光电转换元件周围形成。电流阻挡区域在光电转换元件与第一隔离绝缘膜之间的区域中形成。电流阻挡区域包含杂质扩散层和被设置为与杂质扩散层接触以与杂质扩散层形成孪晶的缺陷延伸防止层。缺陷延伸防止层具有与杂质扩散层不同的晶体结构。电流阻挡区域的至少一部分被设置为与第一隔离绝缘膜接触。

Description

半导体器件及其制造方法
(对相关申请的交叉引用)
这里，作为参考加入在2013年11月27日提交的日本专利申请No.2013-244817的公开的全部内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，更特别地，涉及包含诸如光电二极管的光电转换元件的半导体器件及其制造方法。
背景技术
用于图像传感器的半导体器件(固态图像感测元件)具有在半导体衬底上形成的使得其间具有间隔的多个诸如光电二极管的光电转换元件。为了抑制在一对相邻的光电二极管之间流动的泄漏电流，半导体器件具有在一对光电二极管之间形成的用于元件隔离的隔离绝缘膜。当形成隔离绝缘膜时，形成大量的损伤层。在一些情况下，通过损伤层，称为暗电流的微小泄漏电流会在一对相邻的光电二极管之间流动。泄漏电流变为固态图像感测元件的噪声，这降低固态图像感测元件的性能。为了抑制这种现象，在隔离绝缘膜附近设置称为保护环的电流阻挡区域。
例如，在日本未审查专利申请公开No.2012-28380(专利文献1)中公开了具有与隔离绝缘膜接触的保护环的结构。
[现有技术文献]
[专利文献]
[专利文献1]
日本未审查专利申请公开No.2012-28380
发明内容
例如，通过由离子注入在半导体衬底中形成杂质扩散层形成保护环。具体而言，通过增加被离子注入的杂质的浓度，形成包含具有高浓度的杂质扩散层的保护环以增强抑制泄漏电流的效果。但是，以高强度通过离子注入形成的保护环趋于具有晶体缺陷。晶体缺陷可引起光电二极管的有缺陷的像素。相反，通过增加保护环中的杂质的浓度，减少由于晶体缺陷而出现有缺陷的像素的可能性，同时弱化保护环会抑制泄漏电流的效果。以这种方式，在针对晶体缺陷的措施与针对保护环中的泄漏电流的措施之间存在权衡。难以增强两种效果。专利文献1没有公开针对上述问题的措施。
结合附图阅读以下的详细的描述，可以清楚地理解其它问题和本发明的新特征。
根据本发明的一个实施例的半导体器件包含半导体衬底、光电转换元件、第一隔离绝缘膜和电流阻挡区域。半导体衬底具有主表面，并且光电转换元件在半导体衬底中形成。第一隔离绝缘膜在主表面之上的光电转换元件周围形成。电流阻挡区域在主表面之上的光电转换元件与第一隔离绝缘膜之间的区域中形成。电流阻挡区域包含杂质扩散层和适于通过与杂质扩散层接触与杂质扩散层形成孪晶的缺陷延伸防止层。缺陷延伸防止层具有与杂质扩散层不同的晶体结构。电流阻挡区域的至少一部分被设置为与第一隔离绝缘膜接触。
在根据本发明的一个实施例的半导体器件的制造方法中，首先，设置具有主表面的半导体衬底。在主表面中形成第一隔离绝缘膜。在形成第一隔离绝缘膜的步骤之后，在主表面上形成电流阻挡区域以使其与第一隔离绝缘膜相邻。在半导体衬底中第一隔离绝缘膜的相对侧形成光电转换元件，以使其与第一隔离绝缘膜夹着电流阻挡区域。在形成电流阻挡区域时，形成缺陷延伸防止层。在形成缺陷延伸防止层之后，从缺陷延伸防止层的正上方以与缺陷延伸防止层接触的方式形成具有与缺陷延伸防止层不同的晶体结构的杂质扩散层，以由此使其与缺陷延伸防止层形成孪晶。在形成电流阻挡区域的过程中，电流阻挡区域的至少一部分形成为与第一隔离绝缘膜接触。
根据本实施例，杂质扩散层和缺陷延伸防止层形成孪晶，该孪晶抑制电流阻挡区域内的像素缺陷延伸到半导体衬底的主表面。因此，即使设置杂质浓度高且像素缺陷浓度高的电流阻挡区域，本实施例也可抑制像素信号等的错误识别的出现。具体而言，本实施例可实现一对相邻的光电转换元件之间的泄漏电流的抑制以及光电转换元件中的像素缺陷的检测的抑制。因此，本发明可提供可以以非常高的可靠性检测像素信号的半导体器件及其制造方法。
附图说明
图1是表示根据本发明的第一实施例的半导体器件中的晶片的状态的示意性平面图；
图2是图1所示的点线圆包围的区域II的示意性放大平面图；
图3是表示第一实施例中的半导体器件的结构的第一例子的示意性断面图；
图4是表示图3所示的点线圆包围的区域IV的示意性放大平面图；
图5是表示第一实施例中的半导体器件的结构的第二例子的示意性断面图；
图6是表示第一实施例中的半导体器件的制造方法的第一步骤的示意性断面图；
图7是表示第一实施例中的半导体器件的制造方法的第二步骤的示意性断面图；
图8是表示第一实施例中的半导体器件的制造方法的第三步骤的示意性断面图；
图9是表示第一实施例中的半导体器件的制造方法的第四步骤的示意性断面图；
图10是表示第一实施例中的半导体器件的制造方法的第五步骤的示意性断面图；
图11是表示第一实施例中的半导体器件的制造方法的第六步骤的示意性断面图；
图12是表示第一实施例中的半导体器件的制造方法的第七步骤的示意性断面图；
图13是表示第一实施例中的半导体器件的制造方法的第八步骤的示意性断面图；
图14是表示第一实施例中的半导体器件的制造方法的第九步骤的示意性断面图；
图15是表示第一实施例中的半导体器件的制造方法的第十步骤的示意性断面图；
图16是表示第一实施例中的半导体器件的制造方法的第十一步骤的示意性断面图；
图17是表示第一实施例中的半导体器件的制造方法的第十二步骤的示意性断面图；
图18是表示第一实施例中的半导体器件的制造方法的第十三步骤的示意性断面图；
图19是表示第一实施例中的半导体器件的制造方法的第十四步骤的示意性断面图；
图20是表示第一实施例中的半导体器件的制造方法的第十五步骤的示意性断面图；
图21是表示第一实施例中的半导体器件的制造方法的第十六步骤的示意性断面图；
图22是表示第一实施例中的半导体器件的制造方法的第十七步骤的示意性断面图；
图23是表示比较例中的半导体器件的结构的示意性断面图；
图24是图23所示的点线圆包围的区域XXIV的示意性放大平面图；
图25是表示通过用第一实施例的保护环和像素缺陷替代指示比较例的图24的保护环和像素缺陷获得的结构的示意性放大平面图；
图26是表示根据本发明的第二实施例的半导体器件的结构的例子的示意性断面图；
图27是表示第二实施例中的半导体器件的制造方法的第一步骤的示意性断面图；
图28是表示第二实施例中的半导体器件的制造方法的第二步骤的示意性断面图；
图29是表示第二实施例中的半导体器件的制造方法的第三步骤的示意性断面图；
图30是表示第二实施例中的半导体器件的制造方法的第四步骤的示意性断面图；
图31是表示根据本发明的第三实施例的半导体器件的结构的例子的示意性断面图；
图32是表示第三实施例中的半导体器件的制造方法的第一步骤的示意性断面图；
图33是表示第三实施例中的半导体器件的制造方法的第二步骤的示意性断面图；
图34是表示根据本发明的第四实施例的半导体器件的结构的例子的示意性断面图；
图35是表示第四实施例中的半导体器件的制造方法的第一步骤的示意性断面图；
图36是表示第四实施例中的半导体器件的制造方法的第二步骤的示意性断面图。
具体实施方式
以下，参照附图描述本发明的优选实施例。
第一实施例
首先，通过使用图1和图2描述根据本实施例的晶片状态中的半导体器件。
参照图1，半导体晶片SW具有芯片区域IMC，该芯片区域IMC在其上面安装用于图像传感器的多个半导体器件。芯片区域IMC具有矩形平面形状，并且以矩阵配置。
参照图2，芯片区域IMC中的每一个包含用作诸如光电二极管的光电转换元件的形成区域的像素区域PDR和用作用于控制光电二极管的周边电路的形成区域的周边电路区域PCR。例如，在像素区域PDR的两侧形成周边电路区域PCR。在芯片区域IMC之间形成切割(dice)线区域DLR。在切割线区域DLR中设置对准标记。半导体晶片SW在切割线区域DLR中被切割成多个半导体芯片。
因此，被分割的半导体芯片中的每一个具有矩形平面形状，并且包含像素区域PDR、周边电路区域PCR和切割线区域DLR。
下面参照图3～5描述本实施例中的图像传感器的结构，特别是晶片状态和芯片状态中的像素区域。
参照图3，本实施例的图像传感器在像素区域(与图2的像素区域PDR对应)中包含光电二极管部分和晶体管部分。光电二极管部分具有形成为光电转换元件的光电二极管PTO，并且晶体管部分在其形成用于控制的晶体管TR。
具体而言，在由例如硅形成的半导体衬底SUB的n区域中形成图像传感器。光电二极管部分和晶体管部分在平面图中通过在半导体衬底SUB的表面上形成的场氧化物膜FO1(第一隔离绝缘膜)相互隔离。在光电二极管部分内，光电二极管PTO和例如设置在光电二极管周围的高浓度p型区域PSR(用于与上层布线耦合的高浓度区域)在平面图通过场氧化物膜FO1相互隔离。
在光电二极管部分内的半导体衬底SUB的表面上形成p型阱区域PWR1。在p型阱区域PWR1内的半导体衬底SUB的表面上形成n型杂质区域NPR，并且在n型杂质区域NPR内的半导体衬底SUB的表面上形成p型杂质区域DPR。在n型杂质区域NPR与p型杂质区域DPR之间形成p-n结。光电二极管PTO由半导体衬底SUB内的n型杂质区域NPR与p型杂质区域DPR形成。
光电二极管部分还包含金属绝缘体半导体(MIS)晶体管，诸如用于传送的晶体管TX。具体而言，用于传送的晶体管TX包含一对源极和漏极区域NPR、NR和NSR、栅极绝缘膜GI和栅电极GE。在p型阱区域PWR1内的半导体衬底SUB的表面上，一对n型源极和漏极区域NPR、NR和NSR被配置为在其间具有间隔。一对n型源极和漏极区域NPR、NR和NSR的一个区域NPR与光电二极管PTO的n型杂质区域NPR一体化并且电耦合。一对源极和漏极区域NPR、NR和NSR的其它区域NR和NSR包含作为高浓度区域的高浓度n型区域NSR和作为轻度掺杂漏极(LDD)的n型杂质区域NR。
栅电极GE通过栅极绝缘膜GI在半导体衬底SUB的表面之上形成以夹在一对源极和漏极区域NPR和n型杂质区域NR和NSR之间。栅电极GE包含作为由例如多晶硅形成的薄膜的第一栅电极GE1和作为由例如TEOS(原硅酸四乙酯)制成的一种类型的氧化硅膜并且重叠于第一栅电极GE1的上表面之上的第二栅电极GE2。
包含氧化硅膜OF和氮化硅膜NF的叠层结构的反射防止膜在半导体衬底SUB的表面上形成以覆盖光电二极管PTO。反射防止膜OF和NF的一端跨在栅电极GE中的一个上。作为反射防止膜OF和NF的剩余部分，包含氧化硅膜OF和氮化硅膜NF的侧壁绝缘层在栅电极GE的另一侧壁上形成。
上述的高浓度p型区域PSR在p型阱区域PWR1中的半导体衬底SUB的表面上形成以与上层布线耦合。
在半导体衬底SUB的表面之上的光电二极管PTO周围，即，例如，在光电二极管PTO和高浓度p型区域PSR之间，形成场氧化物膜FO1和保护环PGR(电流阻挡区域)。场氧化物膜FO1和保护环PGR相互接触形成以在半导体衬底SUB的表面上并排配置。优选地，场氧化物膜FO1形成为与高浓度p型区域PSR和保护环接触，并且保护环PGR形成为与场氧化物膜FO1和光电二极管PTO接触(换句话说，夹在场氧化物膜FO1和光电二极管PTO之间并且与这两个元件接触)。
参照图4，场氧化物膜FO1是在半导体衬底SUB(p型阱区域PWR1)的表面上形成的以具有向半导体衬底SUB的表面的上侧和下侧膨胀的形状的LOCOS氧化物膜。即，例如，通过用后面描述的所谓的硅局部氧化(LOCOS)方法氧化包含于半导体衬底SUB中的硅，形成场氧化物膜FO1。场氧化物膜FO1使在半导体衬底SUB上形成的光电二极管PTO相互电隔离。
p型隔离区域ISR(用于隔离的扩散区域)被设置在场氧化物膜FO1外面以与场氧化物膜FO1的底表面(距离半导体衬底SUB的表面最深的区域的表面)接触。场氧化物膜FO1由氧化硅膜形成，并且用于相互电隔离两个区域。p型隔离区域ISR是出于在场氧化物膜FO1到半导体衬底SUB的表面的深度较浅时增强电隔离效果的目的形成的，并且，仅仅存在场氧化物膜FO1会弱化场氧化物膜FO1自身的功能，具体而言，使两个区域相互电隔离的功能。通过注入p型杂质形成p型隔离区域ISR。如图3和图4所示，p型隔离区域ISR形成为仅与场氧化物膜FO1的下底表面接触。作为替代方案，p型隔离ISR可向场氧化物膜FO1的下侧表面侧扩散以与场氧化物膜FO1的底表面和侧表面均接触。
保护环PGR是出于增强电隔离光电二极管PTO与其周边部分的功能的目的形成的，该功能是通过光电二极管PTO周围的场氧化物膜FO1实现的。出于这种原因，保护环PGR被设置为在半导体衬底SUB的表面上在传送晶体管TX的光电二极管PTO侧(图3的左侧)相邻。
保护环PGR包含杂质扩散层PGR2和缺陷延伸防止层PGR1。杂质扩散层PGR2是公知的p型杂质扩散到其中以沿半导体衬底SUB的深度方向从半导体衬底SUB的表面延伸的区域。
另一方面，缺陷延伸防止层PGR1是在半导体衬底SUB的表面上形成以在平面图中重叠于杂质扩散层PGR2上的区域。缺陷延伸防止层PGR1在重叠于杂质扩散层PGR2上的位置上形成以比杂质扩散层PGR2浅。因此，在保护环PGR中，缺陷延伸防止层PGR1关于杂质扩散层PGR2在半导体衬底SUB的主前表面侧(图3所示的上侧)形成。但是，本发明不限于这种实施例。缺陷延伸防止层PGR1可例如关于杂质扩散层PGR2被设置在半导体衬底SUB的主表面的相对侧(图3所示的下侧)。作为替代方案，可沿水平方向相互平行地配置缺陷延伸防止层PGR1和杂质扩散层PGR2。
在要形成的杂质扩散层PGR2的区域中，通过由于半导体衬底SUB的硅晶体结构的破坏产生的非晶结构的再结晶，形成缺陷延伸防止层PGR1。因此，缺陷延伸防止层PGR1在晶体结构上与杂质扩散层PGR2不同，原因是杂质扩散层PGR2是通过简单地将p型杂质注入和扩散到半导体衬底SUB的硅晶体结构中形成的。
如后面描述的那样，通过在形成缺陷延伸防止层PGR1的区域的正上方注入杂质，杂质扩散层PGR2在比缺陷延伸防止层PGR1深的位置上形成。缺陷延伸防止层PGR1和杂质扩散层PGR2形成为在缺陷延伸防止层PGR1的最下面的部分上(在缺陷延伸防止层PGR1与杂质扩散层PGR2之间的边界上)相互接触。包含于杂质扩散层PGR2中的p型杂质也包含于缺陷延伸防止层PGR1中。这里使用的术语“杂质扩散层PGR2”意味着位于缺陷延伸防止层PGR1下面并且不包含缺陷延伸防止层PGR1的区域。
缺陷延伸防止层PGR1和杂质扩散层PGR2具有不同的晶体结构。这两个层PGR1和PGR2相互接触以形成孪晶(twin)。
保护环PGR的至少一部分被设置为接触与保护环相邻(在图3所示的左侧)的场氧化物膜FO1的至少一部分(使得保护环的表面接触场氧化物膜的表面)。因此，保护环PGR可增强电隔离光电二极管PTO与其周边部分的功能，该功能是通过光电二极管PTO周围的场氧化物膜FO1实现的。
缺陷延伸防止层PGR1优选包含选自包含氮、硅、锗、氟和氩的组的至少一种元素，特别是更优选包含这些元素中的具有较大的原子量的材料。缺陷延伸防止层PGR1是通过注入没有p型或n型极性的中性杂质形成的区域。此时，具有较大的原子量的材料的杂质优选被注入其中。相反，杂质扩散层PGR2是包含p型杂质的区域，例如，p型杂质是硼(B)。
从半导体衬底SUB的表面到优选沿与其表面垂直的方向延伸到40nm或更大的深度、更优选延伸到50nm或更大的深度的区域形成缺陷延伸防止层PGR1。
虽然为了强调保护环PGR的存在图3相对于其它区域比其相对实际尺寸宽地示出保护环PGR，但实际上可比图3所示的相对尺寸窄地形成保护环PGR。
返回图3，然后，例如，在晶体管部分中的半导体衬底SUB的表面(n-区域)上形成p型阱区域PWR2。p型阱区域PWR2具有在其中形成的用于控制光电二极管PTO的动作的控制元件。控制元件包含例如MIS晶体管TR。
具体而言，MIS晶体管TR包含一对n型源极和漏极区域NR和NSR、栅极绝缘膜GI和栅电极GE。一对n型源极和漏极区域NR和NSR的各区域在半导体衬底SUB的表面上形成，使得在其间具有间隔。一对n型源极和漏极区域NR和NSR包含作为高浓度区域的高浓度n型区域NSR和作为LDD的n型杂质区域NR。
栅电极GE通过栅极绝缘膜GI在半导体衬底SUB的表面上形成以夹在一对n型源极和漏极区域NR和NSR之间。包含氮化物膜NF和氧化物膜OF的侧壁绝缘层在栅电极GE的各侧壁上形成为反射防止膜的剩余部分。
适于光电二极管部分和晶体管部分的各MIS晶体管的栅电极GE的材料可以是掺杂有杂质的多晶硅，或者例如可由诸如TiN的金属制成。
在光电二极管部分和晶体管部分中的每一个中，层间绝缘膜II1在半导体衬底SUB的表面之上形成以覆盖上述的元件(光电二极管PTO和MIS晶体管TX和TR)。在光电二极管部分和晶体管部分中，构图的金属布线AL1的第一层在层间绝缘膜II1之上形成。金属布线AL1的第一层通过在层间绝缘膜II1的接触孔中填充的导电层C1与例如高浓度p型区域PSR或高浓度n型区域NSR电耦合。
层间绝缘膜II2在层间绝缘膜II1之上形成以覆盖金属布线AL1。在光电二极管部分和晶体管部分中，构图的金属布线AL2的第二层在层间绝缘膜II2之上形成。金属布线AL2的第二层通过在层间绝缘膜II2的通孔中填充的导电层T1与金属布线AL1的第一层电耦合。
层间绝缘膜II3在层间绝缘膜II2之上形成以覆盖金属布线AL2。在光电二极管部分和晶体管部分中，构图的金属布线AL3的第三层在层间绝缘膜II3之上形成。金属布线AL3的第三层通过在层间绝缘膜II3的通孔中填充的导电层T2与金属布线AL2的第二层电耦合。金属布线AL3用作最上层布线的形式的电极焊盘，并且由此优选形成为比其它金属布线AL1和AL2厚。
金属布线AL1、AL2和AL3由例如铝(Al)或铜(Cu)制成。导电层C1、T1和T2由例如钨制成。
在光电二极管部分和晶体管部分中，层间绝缘膜II4在层间绝缘膜II3之上形成以覆盖金属布线AL3。在层间绝缘膜II4之上形成钝化膜PAS。在钝化膜PAS之上，集光透镜LNS被设置在光电二极管PTO的正上方。集光透镜LNS要收集光并且用光照射光电二极管PTO。
在上述的结构中，层间绝缘膜II1、II2、II3和II4由例如氧化硅膜即具有与作为由金属制成的阻止膜的金属布线AL1不同的蚀刻选择性(例如，用于形成用于导电层T1和T2的通孔的层间绝缘膜II2和II3的蚀刻中的蚀刻选择性)的材料制成。虽然没有表示，但用于形成导电层C1、T1和T2的通孔的侧壁和底壁可具有势垒(barrier)金属。
图3表示光电二极管部分中的一个光电二极管PTO和一个开关元件TX和晶体管部分中的一个用于控制的晶体管TR。但是，实际上，在各芯片区域IMC中，例如，如图1所示，间隔地配置光电二极管PTO和开关元件TX。
参照图5，本实施例的第二例子与图3的第一例子的不同在于，包含于光电二极管PTO中的p型杂质区域DPR在半导体衬底SUB的表面之上从n型杂质区域NPR的内部延伸到与区域DPR相邻的保护环PGR。图5所示的结构与图3所示的结构在其它的点上相同。相同的要素由相同的附图标记表示，并因此不重复其描述。
如图5所示，p型杂质区域DPR可形成为进入保护环PGR。在这种情况下，基本上，比p型杂质区域DPR浅地形成保护环PGR的缺陷延伸防止层PGR1，由此p型杂质区域DPR形成为重叠于缺陷延伸防止层PGR1和杂质扩散层PGR2的多个部分之上。例如，当p型杂质区域DPR包含硼且杂质扩散层PGR2也包含硼时，p型杂质区域DPR的硼被另外引入到杂质扩散层PGR2中，这增强杂质扩散层PGR2中的硼杂质的浓度。因此，保护环PGR可增强其电隔离光电二极管PTO与外部的功能。
现在参照图6～22描述本实施例的图5所示的图像传感器的半导体器件的制造方法。
首先，参照图6，设置具有主表面(前表面)的硅半导体衬底SUB。注意，根据在使用形成的半导体器件时施加的光的波长，可使用锗半导体衬底SUB以替代硅。以下描述使用硅半导体衬底SUB的情况。
在半导体衬底SUB的表面之上形成包含n-外延生长层的n-区域。然后，在半导体衬底SUB的一个主表面之上形成氧化硅膜OX。具体而言，例如，通过热氧化，在包含像素区域中的光电二极管部分和晶体管部分的半导体衬底SUB的基本上整个主表面之上形成氧化硅膜OX。氧化硅膜OX的厚度优选等于或大于10nm。
然后，诸如硼的杂质离子通过通常的离子注入从半导体衬底SUB的其上形成有氧化硅膜OX的主表面侧的基本上整个表面被注入到半导体衬底SUB中，由此形成注入层PJT。此时，氧化硅膜OX用于控制诸如硼的杂质离子的注入深度。
离子注入优选被执行两次。优选以例如在1000keV或更大的注入能量和1.0×1013cm-2或更大的剂量下注入硼的杂质离子的方式执行第一离子注入。因此，在半导体衬底SUB的相对较深的区域中形成注入层PJT。优选以例如在10keV或更大的注入能量和1.0×1012cm-2或更大的剂量下注入硼的杂质离子的方式执行第二离子注入。在各离子注入中，优选以0度的倾角(关于与半导体衬底SUB的主表面垂直的方向的角度)供给杂质离子。因此，在半导体衬底SUB的相对较浅的区域中形成注入层PJT。
参照图7，形成有注入层PJT的半导体衬底SUB经受热处理，使得注入层PJT的杂质离子扩散到半导体衬底SUB中，以由此分别在光电二极管部分中形成p型阱区域PWR1并在晶体管部分中形成p型阱区域PWR2。p型阱区域PWR1和p型阱区域PWR2的深度被任意地设定。如图7所示，阱区域PWR1和PWR2可形成为具有基本上相同的深度。注意，此时，氧化硅膜OX用于在热处理时抑制注入杂质离子从半导体衬底SUB的主表面向外面的发射。
然后，在去除氧化硅膜OX之后，在半导体衬底SUB的其上形成有氧化硅膜OX的主表面上，通过化学气相沉积(CVD)方法依次形成氧氮化硅膜SON和氮化硅膜NF。氧氮化硅膜SON的厚度优选为10nm或更大，并且，氮化硅膜NF的厚度优选为50nm或更大。光刻胶PHR作为感光部件被施加到氮化硅膜NF，并然后经受通常的光刻和蚀刻以由此在要在平面图中重叠场氧化物膜FO1的区域中蚀刻和去除氧氮化硅膜SON、氮化硅膜NF和p型阱区域PWR1和PWR2的多个部分。作为结果，在半导体衬底SUB的主表面中形成凹陷部分CV1。
参照图8，在通过灰化等去除光刻胶PHR之后，通过使用氮化硅膜NF的图案作为掩模，诸如硼的杂质离子通过通常的离子注入被注入到与凹陷部分CV1的底表面接触的各凹陷部分CV1外侧(正下方)的区域中。作为结果，在与凹陷部分CV1的底表面接触的凹陷部分CV1外侧(正下方)的区域中，p型隔离区域ISR形成为用于隔离的扩散区域。此时，例如在50keV或更大的注入能量和1.0×1013cm-2或更大的剂量下以0度的倾角供给杂质离子，由此形成p型隔离区域ISR。
参照图9，例如通过热氧化，场氧化物膜FO1在各凹陷部分CV1的底侧壁部分(其内壁的底表面和侧部)上由氧化硅膜形成。具体而言，凹陷部分CV1的底侧壁部分的硅通过热氧化被氧化以用由氧化硅膜制成的场氧化物膜FO1填充凹陷部分CV1。虽然没有示出，但此时可在氮化硅膜NF的上表面之上施加光刻胶PHR。
然后，氮化硅膜NF和氧氮化硅膜SON被去除以形成其最上面的表面关于半导体衬底SUB的主表面(p型阱区域PWR1和PWR2)向上和向下膨胀的场氧化物膜FO1。通过热氧化的局部氧化物膜的形成技术被称为“LOCOS方法”，在该LOCOS方法中，由此形成的场氧化物膜FO1被称为“LOCOS氧化物膜”。如上所述，场氧化物膜FO1形成为所谓的场氧化物膜。
参照图10，光刻胶PHR的图案特别是在光电二极管部分中通过通常的光刻形成，并且具有位于在平面上重叠于要形成保护环PGR的区域之上的区域中的开口。通过利用光刻胶PHR的图案的通常的离子注入技术，缺陷延伸防止层PGR1通过诸如硼的离子注入的杂质离子从要形成保护环PGR的区域中的主表面形成到半导体衬底SUB中。此时，具体而言，以0度的倾角在10keV或更大的注入能量和1.0×1014cm-2或更大的剂量下以及例如在20keV的注入能量和1.0×1015cm-2的剂量下执行离子注入。优选从半导体衬底SUB(p型阱区域PWR1)的主表面到沿与主表面垂直的方向(关于附图的垂直方向)的深度为40nm或更大的区域形成缺陷延伸防止层PGR1。
可通过注入上述的氮以外的杂质离子形成缺陷延伸防止层PGR1。缺陷延伸防止层PGR1优选包含选自包含氮、硅、锗、氟和氩的组的至少一种元素。可以以不具有p型或n型极性的中性杂质离子的形式注入上述的材料。通过注入这些杂质离子，其中注入离子的半导体衬底SUB的硅晶体结构被破坏以转变成非晶结构。该区域最终变为缺陷延伸防止层PGR1。
为了在形成缺陷延伸防止层PGR1的过程中增强将现有半导体衬底SUB的硅晶体结构转变成非晶结构的效果，对离子注入供给的杂质离子优选由对注入的硅导致大的损伤的材料制成。从这一点看，优选使用各种材料中的具有相对较大的原子量的材料(例如，锗或硅)的杂质离子。
参照图11，在形成缺陷延伸防止层PGR1之后，诸如硼的杂质离子通过通常的离子注入从以平面的方式在缺陷延伸防止层PGR1上重叠的区域中的半导体衬底SUB的主表面被注入到半导体衬底SUB中。以这种方式，形成包含硼的杂质扩散层PGR2。由此形成的杂质扩散层PGR2在晶体结构上与缺陷延伸防止层PGR1不同。
离子注入优选被执行两次。优选以具体以0度的倾角在100keV或更大的注入能量和1.0×1013cm-2或更大的剂量下以及例如在1keV的注入能量和2.0×1013cm-2的剂量下注入硼的杂质离子的方式执行第一离子注入。优选以具体以0度的倾角在30keV或更大的注入能量和1.0×1013cm-2或更大的剂量下以及例如在50keV的注入能量和5.0×1013cm-2的剂量下注入硼的杂质离子的方式执行第二离子注入。
因此，从半导体衬底SUB的主表面到比缺陷延伸防止层PGR1深的区域形成由硼的杂质离子制成的杂质扩散层PGR2。相反，缺陷延伸防止层PGR1关于杂质扩散层PGR2在半导体衬底SUB的主前表面侧(接近主表面的图11所示的上侧)形成。因此，杂质扩散层PGR2形成为重叠于缺陷延伸防止层PGR1上以与缺陷延伸防止层PGR1接触。特别地，杂质扩散层PGR2形成到比缺陷延伸防止层PGR1深的区域，由此，杂质扩散层PGR2的至少一部分(保护环PGR)形成为接触场氧化物膜FO1。例如通过灰化去除光刻胶PHR。
在形成保护环PGR之后，执行称为迅速热退火(PTA)的热处理。具体而言，半导体衬底SUB优选在暴露于氮气气氛的同时例如以1100度被加热三十秒。热处理使具有非晶结构的缺陷延伸防止层PGR1的形成区域再结晶，同时激活其中形成有保护环PGR的区域。因此，具有不同的晶体结构的缺陷延伸防止层PGR1和杂质扩散层PGR2形成孪晶，这构成保护环PGR。
参照图12，然后，在预定的区域中形成用作栅极绝缘膜的绝缘膜GI和栅电极GE。具体而言，例如，通过热氧化，在半导体衬底SUB的主表面之上形成由氧化硅膜制成的绝缘膜GI。例如，通过CVD方法，依次在栅极绝缘膜之上形成用作栅电极GE的一部分的多晶硅膜GE1和在多晶硅膜GE1的上表面之上形成并且用作栅电极GE的另一部分的TEOS膜GE2。优选地，多晶硅膜GE1的厚度为150nm或更大，并且，TEOS膜GE2的厚度为50nm或更大。然后，多晶硅膜GE1和TEOS膜GE2被构图，由此形成图12所示的实施例的栅电极GE。在该阶段中，不优选将绝缘膜GI构图。
参照图13，光刻胶PHR的图案通过通常的光刻形成为在预定的区域(例如，在平面图中重叠于p型阱区域PWR1上的区域)中具有开口。然后，通过使用通常的离子注入在光电二极管部分的p型阱区域PWR1内形成n型杂质区域NPR。此时，执行离子注入，使得优选在150keV或更大的注入能量和1.0×1012cm-2或更大的剂量下以及在大于0度的倾角(关于与半导体衬底SUB的主表面垂直的方向的角度)下注入诸如砷的杂质离子。即，沿由图13中的箭头所示的方向注入杂质离子。例如通过灰化去除光刻胶PHR。
参照图14，光刻胶PHR的图案通过通常的光刻形成为在预定的区域(例如，在平面图中重叠于光电二极管部分的n型杂质区域NPR和与其相邻的保护环PGR之上的区域)中具有开口。然后，通过使用通常的离子注入在光电二极管部分的p型阱区域PWR1和保护环PGR内形成p型杂质区域DPR。此时，执行离子注入，使得优选在5keV或更大的注入能量和1.0×1013cm-2或更大的剂量下以及在大于0度的倾角(关于与半导体衬底SUB的主表面垂直的方向的角度)下注入诸如硼的杂质离子。即，沿由图14中的箭头所示的方向注入杂质离子。p型杂质区域DPR优选形成到比设置在半导体衬底SUB的主表面侧的保护环PGR的缺陷延伸防止层PGR1的最下面的部分深的区域。
如图14所示，也在保护环PGR中形成p型杂质区域DPR。作为替代方案，可仅在n型杂质区域NPR中且不在保护环PGR中形成p型杂质区域DPR。在这种情况下，最后获得图3所示的形式。
例如通过灰化去除光刻胶PHR。以这种方式，通过p型杂质区域DPR和n型杂质区域NPR形成光电二极管PTO。光电二极管PTO在场氧化物膜FO1的相对侧(在图14的保护环PGR的右侧)的半导体衬底SUB内形成以在半导体衬底SUB的主表面上在光电二极管PTO与场氧化物膜FO1之间夹着保护环PGR。例如通过灰化去除光刻胶PHR。
参照图15，通过通常的光刻和离子注入在p型阱区域PWR1和PWR2内的半导体衬底SUB的表面上形成用作LDD的n型杂质区域NR。此时，执行离子注入，使得优选在50keV或更大的注入能量和1.0×1013cm-2或更大的剂量下以及在大于0度的倾角(关于与半导体衬底SUB的主表面垂直的方向的角度)下注入诸如磷的杂质离子。即，沿由图15中的箭头所示的方向注入杂质离子。
参照图16，首先，通过以使得绝缘膜GI残留于栅电极GE的正下方并且在其它的区域被去除的方式通过通常的光刻和蚀刻将衬底构图，这产生栅极绝缘膜GI。然后，例如，在半导体衬底SUB的整个表面上，氮化硅膜NF和氧化硅膜OF沉积以依次重叠。相反，可依次层叠氧化硅膜OF和氮化硅膜NF。例如，优选地，氮化硅膜NF的厚度为45nm，并且，氧化硅膜OF的厚度为75nm。然后，氧化硅膜OF和氮化硅膜NF通过通常的光刻和蚀刻被构图和蚀刻以至少覆盖光电二极管PTO，以由此形成包含氧化硅膜OF和氮化硅膜NF的反射防止膜。
通过通常的光刻和离子注入在p型阱区域PWR1的预定区域中形成高浓度p型区域PSR。
参照图17，通过通常的光刻和离子注入在光电二极管部分和晶体管部分的预定区域中形成高浓度n型区域NSR。注意，高浓度n型区域NSR是杂质浓度比n型杂质区域NR高的n+区域。此时，执行离子注入，使得优选在30keV或更大的注入能量和1.0×1013cm-2或更大的剂量下注入诸如磷的杂质离子。然后，执行另一离子注入，使得优选在30keV或更大的注入能量和1.0×1015cm-2或更大的剂量下注入诸如砷的杂质离子。在上述的离子注入之前，氮的杂质离子可以在10keV或更大的注入能量和1.0×1014cm-2或更大的剂量下注入到要形成高浓度n型区域NSR的区域的同一区域中。
参照图18，例如通过化学气相沉积(CVD)方法形成由氧化硅膜制成的层间绝缘膜II1。然后，层间绝缘膜II1通过称为CMP的化学机械抛光方法被抛光以使其上表面平坦化。并且，通过通常的光刻和蚀刻在层间绝缘膜II1中形成接触孔CH1，以使其到达高浓度n型区域NSR或高浓度p型区域PSR。
参照图19，由例如钨制成的导电层C1填充各接触孔CH1。在该处理中，例如通过CVD方法，在层间绝缘膜II1之上形成由钨制成的薄膜。通过CMP去除层间绝缘膜II1之上的钨薄膜。然后，通过溅射在层间绝缘膜II1之上形成例如由铝制成的薄膜。通过通常的光刻和蚀刻形成例如由铝制成的金属布线AL1。金属布线AL1形成为通过接触C1与高浓度n型区域NSR或高浓度p型区域PSR电耦合。
参照图20，在层间绝缘膜II1与金属布线AL1之上形成层间绝缘膜II2，并在希望的区域(各金属布线AL1之上)形成通孔TH1。在与上述的层间绝缘膜II1和接触孔CH1相同的过程中形成层间绝缘膜II2和接触孔TH1。层间绝缘膜II1和金属布线AL1具有不同的蚀刻选择性，使得层间绝缘膜II1的蚀刻从上侧到下侧进展以很容易地在到达金属布线AL1时完成。
然后，例如由钨制成的导电层C1填充各通孔TH1。然后，在层间绝缘膜II2之上形成例如由铝制成的金属布线AL2的图案。在与上述的接触C1和金属布线AL1相同的过程中形成导电层T1和金属布线AL2。
参照图21，在层间绝缘膜II2和金属布线AL2之上形成层间绝缘膜II3，并且在希望的区域(各金属布线AL2之上)中形成通孔TH2。在与上述的层间绝缘膜II2和通孔TH1相同的过程中形成层间绝缘膜II3和通孔TH2。
然后，例如由钨制成的导电膜在层间绝缘膜II3之上形成以填充通孔TH2。然后，导电膜通过CMP被抛光和去除以露出层间绝缘膜II3的上表面。通过上述的CMP，在各通孔TH2中形成导电层T2。
金属膜形成为覆盖导电层T2和层间绝缘膜II3的上表面，并然后被构图以形成金属布线AL3。优选比金属布线AL1和AL2厚地形成作为最上面的布线的金属布线AL3。
参照图22，层间绝缘膜II4在层间绝缘膜II3之上形成以覆盖金属布线AL3。例如，通过CMP，层间绝缘膜II4的上表面被平面化。然后，例如通过CVD方法在层间绝缘膜II4之上沉积氮化硅膜。氮化硅膜用作钝化膜PAS。
最后，集光透镜LNS被设定于光电二极管PTO的正上方，由此形成图5所示的图像传感器。
下面，参照图23和图24所示的比较例描述本实施例的操作和效果。
参照图23，比较例与图3所示的本实施例的不同在于，保护环PGR仅由一个杂质扩散层PGR2构成，没有缺陷延伸防止层PGR1。图23所示的结构在其它的点上基本上与图3所示的结构相同。相同的要素由相同的附图标记表示，并因此不重复其描述。
参照图24，图23所示的仅由杂质扩散层PGR2构成的保护环PGR被设置在场氧化物膜FO1与光电二极管PTO之间。因此，保护环PGR具有抑制包含于(一对相邻的光电二极管PTO之间)的场氧化物膜FO1中的(一对相邻的)光电二极管PTO之间的泄漏电流的功能。这是由于，虽然场氧化物膜FO1也具有抑制光电二极管PTO之间的泄漏电流的功能，但场氧化物膜FO1碰巧包含在形成场氧化硅膜时意外形成的损伤层，该场氧化物膜FO1通过损伤层产生泄漏电流。
但是，保护环PGR通过通常的离子注入形成，并且趋于由注入杂质离子等的冲击等受损，该保护环PGR不能避免由于该损伤形成晶体缺陷。在保护环PGR中形成的晶体缺陷由于周边应力而趋于在保护环PGR内延伸以产生位错缺陷。位错缺陷的形成可引起麻烦，诸如降低图像传感器的可靠性，这些麻烦可包含将像素区域中的像素信号的数据错误识别为图像缺陷DFT。
当用于形成保护环PGR的离子注入的浓度变高时，可导致像素缺陷DFT的晶体缺陷的可能性增加到更高的水平，并且，作为结果，趋于很容易发生由于像素缺陷DFT导致的上述的麻烦。但是，使得保护环PGR的浓度较低，这可减少产生晶体缺陷的可能性，从而导致降低产生像素缺陷DFT的可能性，并且还可使抑制保护环PGR的泄漏的功能劣化。
以这种方式，如图25所示，本实施例的保护环PGR具有缺陷延伸防止层PGR1。缺陷延伸防止层PGR1是通过以下过程产生的区域，即，在形成防止层时注入诸如氮的没有任何极性的中性杂质离子，从而在注入离子的现有半导体衬底SUB的区域中导致硅晶体结构的破坏，从而导致该区域转变成非晶结构，该非晶结构然后再结晶。因此，缺陷延伸防止层PGR1和杂质扩散层PGR2在晶体结构上完全相互不同。
因此，在其中形成缺陷延伸防止层PGR1的区域转变成非晶结构之后，形成高浓度的杂质扩散层PGR2。尽管杂质扩散层PGR2从许多晶体缺陷产生大量的像素缺陷DFT，但像素缺陷DFT的进展在形成孪晶的缺陷延伸防止层PGR1与杂质扩散层PGR2之间的边界上停止。即，像素缺陷DFT趋于降低到达保护环PGR(缺陷延伸防止层PGR1)的最上面的表面的可能性。
尽管存在不到达表面的像素缺陷DFT，但可降低错误识别像素信号的可能性。缺陷延伸防止层PGR1包含其中没有注入极性的中性杂质，使得在晶体结构中不存在使图像的可靠性劣化的缺陷。因此，本实施例减少抑制图像缺陷DFT的形成的必要，并由此可提供具有高图像信号可靠性的保护环PGR，该保护环PGR即使在高浓度的杂质下也可有效地抑制泄漏电流。即，针对晶体缺陷的措施和针对保护环中的泄漏电流的措施之间的权衡了结，并且可实施两种措施以提供具有更高可靠性的用于图像传感器的半导体器件。
缺陷延伸防止层PGR1从半导体衬底SUB的表面延伸到沿与表面垂直的方向的40nm或更大的深度，使得缺陷延伸防止层PGR1增强抑制像素缺陷DFT的延伸的效果。
缺陷延伸防止层PGR1关于杂质扩散层PGR2在半导体衬底SUB的主表面侧形成，这可增强抑制特别由于像素缺陷DFT延伸到半导体衬底SUB的表面导致的麻烦，这种麻烦包括错误识别图像区域中的图像信号的数据。
注意，在形成保护环PGR时，首先执行用于缺陷延伸防止层PGR1的氮的离子注入，并然后执行用于杂质扩散层PGR2的硼的离子注入，这可平稳地将具有缺陷延伸防止层PGR1的区域转变成非晶结构。
第二实施例
首先，以下通过使用图26描述本实施例的图像传感器，具体而言，描述图像传感器的像素区域的结构。
参照图26，本实施例的图像传感器与图3所示的第一实施例的图像传感器的不同在于，STI氧化物膜TI1形成为执行光电二极管部分与晶体管部分之间的电隔离以及光电二极管内的电隔离的第一隔离绝缘膜，来取代场氧化物膜FO1。图26中的结构在其它的点上与图3所示的结构基本上相同。相同的要素由相同的附图标记表示，并因此省略其描述。
STI氧化物膜TI1是如后面描述的那样通过使用所谓的浅沟槽隔离(STI)方法形成的氧化物膜。具体而言，STI氧化物膜TI1由嵌入从半导体衬底SUB的主表面在半导体衬底SUB中形成的沟槽中的绝缘膜制成，该绝缘膜例如是氧化硅膜。与场氧化物膜FO1类似，STI氧化物膜TI1用于使一对相邻的光电二极管PTO相互电隔离。与第一实施例中的一般在形成场氧化物膜FO1时形成的凹陷部分CV1相比，沟槽被假定为又窄又深。沟槽的侧表面以比凹陷部分CV1的侧表面更接近与半导体衬底SUB的主表面垂直的方向的角度延伸。
如图26所示，STI氧化物膜TI1的侧表面关于与半导体衬底SUB的主表面垂直的方向稍微倾斜。STI氧化物膜TI1的下部的宽度比其上部窄。但是，STI氧化物膜TI1不限于该形式。作为替代方案，STI氧化物膜TI1可具有其沿与半导体衬底SUB的主表面垂直的方向延伸的侧表面，并且可具有恒定的宽度。图26所示的STI氧化物膜TI1具有其关于半导体衬底SUB的主表面在图中向上突出的最上面的表面。STI氧化物膜不限于该形式。作为替代方案，例如，STI氧化物膜的最上面的表面可与半导体衬底SUB的主表面齐平。
与STI氧化物膜TI1的底表面接触的STI氧化物膜TI1外面(正下方)的区域具有p型隔离区域ISR，该p型隔离区域ISR与接触场氧化物膜FO1的底表面的p型隔离区域ISR类似。
现在参照图27～30，描述本实施例的用于图像传感器的半导体器件的制造方法，具体而言，描述图26所示的STI氧化物膜TI1的制造方法。
参照图27，半导体衬底经受与第一实施例的图6和图7所示的步骤相同的过程。在去除光刻胶PHR之后，凹陷部分CV1通过使用氮化硅膜NF的图案作为掩模的通常的蚀刻被蚀刻到更深并具有其更接近与半导体衬底SUB的主表面垂直的方向的侧表面。以这种方式，从半导体衬底SUB的主表面中形成沟槽TCH1。
然后，与图8的步骤类似，通过通常的离子注入将诸如硼的杂质离子注入到与沟槽TCH1的底表面接触的沟槽TCH1外面(正下方)的区域中，由此，p型隔离区域ISR形成为用于隔离的扩散区域。
参照图28，例如，氧化硅膜TIF通过CVD方法沉积于氮化硅膜NF的图案之上以填充沟槽TCH1。此时，氧化硅膜TIF的厚度优选等于或大于400nm。
参照图29，氧化硅膜TIF通过CMP被抛光以露出氮化硅膜NF的上表面，由此，氧化硅膜TIF形成为仅残留于沟槽TCH1中。残留于沟槽TCH中的氧化硅膜TIF是STI氧化物膜TI1。STI氧化物膜TI1具有其被平坦化为与氮化硅膜NT的最上面的表面齐平的最上面的表面。
参照图30，通过通常的光刻和蚀刻去除氮化硅膜NF。如上所述，通过所谓的STI方法形成STI氧化物膜TI1。
然后，执行与图10～22所示的步骤基本上相同的处理以形成图26所示的图像传感器。注意，在图30所示的氧化硅膜OX的去除之后，可以实施与图10～22所示的步骤基本上相同的处理。
下面描述本发明的优选实施例的效果。在本实施例中，作为第一实施例的场氧化物膜FO1的替代，图像传感器包含作为第一隔离绝缘膜的STI氧化物膜TI1。在图像传感器中，在STI氧化物膜与光电二极管PTO之间形成保护环PGR。保护环PGR包含缺陷延伸防止层PGR1。与第一实施例类似，本实施例也具有抑制像素缺陷DFT的延伸的操作和效果。
虽然没有描述，但通过STI方法形成的沟槽TCH1的底侧的内壁事先被氧化以形成薄内壁氧化物膜，然后形成占据STI氧化物膜TI1的主体的氧化硅膜TIF。在这种情况下，在形成内壁氧化物膜时形成的晶体缺陷由于在沟槽TCH1中产生的应力而作为位错缺陷延伸，并且可发展为像素缺陷DFT(参见图24)。与STI氧化物膜TI1相邻地形成的保护环PGR的缺陷延伸防止层PGR1也具有抑制像素缺陷DFT从这种内壁氧化物膜延伸的效果。特别地，当形成具有内壁氧化物膜的STI氧化物膜TI1时，有利地形成具有缺陷延伸防止层PGR1的保护环PGR。
第三实施例
虽然在第一实施例中仅描述了像素区域的结构，但实际上，除了上述的像素区域以外，还形成周边电路区域(与图2的周边电路区域PCT对应)。这里，通过使用图31描述包含周边电路区域的半导体器件的结构。
参照图31，在本实施例的图像传感器中，像素区域的结构与图3所示的第一实施例的图像传感器相同。具体而言，像素区域的结构包含光电二极管PTO、保护环PGR和作为第一隔离绝缘膜的场氧化物膜FO1。
与像素区域类似，在本实施例的周边电路区域中形成包含n-外延生长层的n-区域。周边电路区域还具有与像素区域相同类型的晶体管部分。周边电路区域的晶体管部分中的半导体衬底SUB(n-区域)的表面(在半导体衬底SUB内)具有用于控制的晶体管TR。用于控制的晶体管TR是与像素区域的晶体管部分中的用于控制的晶体管TR类似地用于控制光电二极管并且用于在像素区域的内外之间输入和输出电信号的半导体元件。
具体而言，周边电路区域中的用于控制的晶体管TR(MIS晶体管TR)包含一对p型源极和漏极区域PR和PSR、栅极绝缘膜GI和栅电极GE。一对p型源极和漏极区域PR和PSR分别在半导体衬底SUB的表面上形成，使得在其间具有间隔。一对p型源极和漏极区域PR和PSR分别包含作为高浓度区域的高浓度p型区域PSR和作为LDD的p型杂质区域PR。
通过栅极绝缘膜GI在一对p型源极和漏极区域PR和PSR之间的半导体衬底SUB的表面之上形成栅电极GE。该区域的结构和侧壁绝缘层的结构与晶体管部分中的用于控制的晶体管TR相同。
在周边电路区域中，在半导体衬底SUB的表面上的用于控制的晶体管TR周围形成场氧化物膜FO2(第二隔离绝缘膜)。
场氧化物膜FO2是与场氧化物膜FO1相同但形成深度比场氧化物膜FO1深的LOCOS氧化物膜。因此，与场氧化物膜FO1相比，场氧化物膜FO2增强例如使一对相邻光电二极管PTO相互电隔离的功能。可以不在场氧化物膜FO2的底表面的正下方形成具有增强元件隔离的功能的p型隔离区域ISR。但是，可在场氧化物膜FO2的底表面的正下方形成p型隔离区域。
并且，在周边电路区域的晶体管部分中，与像素区域的晶体管部分类似，层间绝缘膜II1在半导体衬底SUB的表面之上形成以覆盖MIS晶体管TR。它形成为与像素区域的层间绝缘膜II1相同的层(对各上层同样如此)。与像素区域中的晶体管部分的层间绝缘膜II1类似，在周边电路区域中的晶体管部分的层间绝缘膜II1之上形成金属布线AL1、层间绝缘膜II2、导电层T1、金属布线AL2、层间绝缘膜II3、导电层T2、金属布线AL3、层间绝缘膜II4和钝化膜PAS。
本实施例的结构在其它的点上与图3所示的第一实施例基本上相同。相同的要素由相同的附图标记表示，并因此省略其描述。
下面，参照图32和图33描述本实施例中的用于图像传感器的半导体器件的制造方法，具体而言，描述图30所示的场氧化物膜的制造方法。
参照图32，像素区域经受与第一实施例的图6和图7所示的步骤相同的处理，以由此形成用于形成场氧化物膜FO1的凹陷部分CV1。相反，在周边电路区域中，形成用于形成场氧化物膜FO2的凹陷部分CV2。
凹陷部分CV2的形成深度比凹陷部分CV1深。出于这种原因，优选在与用于形成凹陷部分CV1的蚀刻不同的定时执行用于形成凹陷部分CV2的蚀刻。具体而言，在用于形成凹陷部分CV2的蚀刻中，像素区域中的半导体衬底SUB的整个表面被光刻胶的图案覆盖，并且，只有要形成周边电路区域中的场氧化物膜FO2的区域优选比用于形成像素区域中的场氧化物膜FO1的区域深地被蚀刻。
参照图33，像素区域经受与第一实施例的图8和图9所示的步骤相同的处理，由此，通过在凹陷部分CV1的底侧壁上执行的热氧化形成场氧化物膜FO1，并且，通过在场氧化物膜FO1正下方的区域上执行的通常的离子注入形成p型隔离区域ISR。相反，在周边电路区域中，通过在凹陷部分CV2的底侧壁上执行的热氧化在半导体衬底SUB的主表面之上形成场氧化物膜FO2。可能不必形成可通过通常的离子注入形成的与场氧化物膜FO2的底表面接触的p型隔离区域ISR。用于形成场氧化物膜FO2的凹陷部分CV2的形成深度比用于形成场氧化物膜FO1的凹陷部分CV1深。作为结果，与通过凹陷部分CV1的底侧壁的热氧化形成为LOCOS氧化物膜的场氧化物膜FO1相比，场氧化物膜FO2通过凹陷部分CV2的底侧壁的热氧化更深地形成为LOCOS氧化物膜。
注意，优选在与用于形成场氧化物膜FO1的使用LOCOS方法的热氧化不同的定时执行用于形成场氧化物膜FO2的使用LOCOS方法的热氧化。具体而言，在用于形成场氧化物膜FO2的热氧化中，像素区域中的半导体衬底SUB的整个表面被光刻胶的图案覆盖，并且，与像素区域中的凹陷部分CV1的底侧壁的热氧化相比，只有周边电路区域中的凹陷部分CV2的底侧壁优选在长时间形成厚LOCOS氧化物膜的条件下经受热氧化。
在图32和图33所示的步骤中的每一个中，为了更好地理解处理的流程，看上去在像素区域和周边电路区域中同时执行相同的处理步骤。但是，实际上，优选在不同的定时在像素区域和周边电路区域中执行相同的处理。因此，处理的次序不限于图示的次序。
在以下的步骤中，对像素区域和周边电路区域施加与第一实施例的图10～22所示的步骤相同的处理，由此在被场氧化物膜FO2包围的周边电路区域内的半导体衬底SUB中形成用于控制的晶体管TR，由此产生图31所示的图像传感器。
下面，描述本发明的优选实施例的操作和效果。如上所述，场氧化物膜FO1和FO2当形成时具有在其中意外形成的损伤层。通过损伤层，可产生泄漏电流以有助于产生像素缺陷DFT(参见图24)。随着场氧化物膜变深，用于形成场氧化物膜的蚀刻量增加，使得当更深地形成场氧化物膜时更可能产生损伤层。从该观点看，优选适当地较薄地形成场氧化物膜FO1，特别是在明显影响像素的特性的像素区域中。
随着场氧化物膜FO1的深度增加，场氧化物膜FO1与包含于场氧化物膜周围的半导体衬底SUB中的硅之间的界面的面积增加，这可增加由于所谓的1/f噪声导致的芯片区域IMC中的噪声。因此，优选相对较浅、不过度深地形成像素区域中的场氧化物膜FO1。
另一方面，在周边电路区域中，在一些情况下形成需要施加相对较高的电压的半导体元件。如果在形成这种半导体元件的区域附近形成浅场氧化物膜FO2，那么元件之间的电隔离的效果太弱，以至于可出现元件隔离的不完善的击穿电压。即，在像素区域中的场氧化物膜FO1的深度与周边电路区域中的场氧化物膜FO2的深度之间存在权衡。
与本实施例类似，周边电路区域中的场氧化物膜FO2的形成深度比像素区域中的场氧化物膜FO1深，这减少在像素区域中出现泄漏电流和噪声以及在周边电路区域中出现不完善的击穿电压的可能性。因此，可以提供具有较高的可靠性的用于图像传感器的半导体器件。
第四实施例
参照图34，本实施例的图像传感器与图31所示的第三实施例的图像传感器的不同在于，作为图31所示的第三实施例的图像传感器的场氧化物膜FO1和FO2的替代，形成STI氧化物膜TI1和TI2。STI氧化物膜TI2是由与STI氧化物膜TI1相同的氧化硅膜制成的STI氧化物膜。作为周边电路区域中的第二隔离绝缘膜的STI氧化物膜TI2的形成深度比作为像素区域中的第一隔离绝缘膜的STI氧化物膜TI1深。
本实施例的结构在其它的点上与图31所示的第三实施例基本上相同。相同的要素由相同的附图标记表示，并因此省略其描述。
参照图35，像素区域经受与第二实施例的图27所示的步骤相同的处理，以由此形成用于形成STI氧化物膜TI1的沟槽TCH1。相反，在周边电路区域中，形成用于形成STI氧化物膜TI2的沟槽部分TCH2。沟槽部分TCH2的形成深度比沟槽部分TCH1深。出于这种原因，优选在不同的定时上实施两个沟槽部分的蚀刻，并且，通过单独地调整这些沟槽部分的深度形成沟槽部分TCH1和TCH2。
参照图36，氧化硅膜以与第二实施例的图28～30所示的步骤相同的方式在像素区域的各沟槽TCH1中沉积为绝缘膜，并且通过CMP被抛光以形成STI氧化物膜TI1。同时，在周边电路区域的各沟槽TCH2上执行与上述的处理相同的处理。因此，氧化硅膜在沟槽TCH2中被沉积，并且通过CMP被抛光等，以由此形成比STI氧化物膜TI1深的STI氧化物膜TI2。
与本实施例类似，STI氧化物膜TI1和TI2以与第三实施例中的场氧化物膜FO1和FO2相同的方式被控制深度。因此，本实施例可获得与第三实施例相同的操作和效果。
虽然在以上的各实施例中保护环PGR包含缺陷延伸防止层PGR1和杂质扩散层PGR2，但是，例如，在半导体衬底SUB的主表面上仅具有缺陷延伸防止层PGR1而没有形成杂质扩散层PGR2的结构也被视为属于一个实施例。并且，在这种情况下，本实施例抑制缺陷从当形成与保护环PGR相邻的场氧化物膜FO1和STI氧化物膜TI1时产生的损伤层延伸，并由此可确保像素的可靠性。
虽然基于实施例具体描述了由发明人提出的本发明，但是很显然，本发明不限于以上描述的实施例，并且，在不背离本发明的范围的情况下，可对这些实施例提出各种修改和变化。

Claims (20)

1.一种半导体器件，包含：
具有主表面的半导体衬底；
在半导体衬底中形成的光电转换元件；
在主表面之上光电转换元件周围形成的第一隔离绝缘膜；和
在主表面之上光电转换元件和第一隔离绝缘膜之间的区域中形成的电流阻挡区域，
其中，电流阻挡区域包含杂质扩散层和适于通过与杂质扩散层接触与杂质扩散层形成孪晶的缺陷延伸防止层，缺陷延伸防止层具有与杂质扩散层不同的晶体结构，并且，
电流阻挡区域的至少一部分被设置为与第一隔离绝缘膜接触。
2.根据权利要求1的半导体器件，其中，
第一隔离绝缘膜是具有向主表面的上侧和下侧膨胀的形状的LOCOS氧化物膜。
3.根据权利要求1的半导体器件，其中，
第一隔离绝缘膜是由填充半导体衬底中从主表面形成的沟槽的绝缘膜制成的STI氧化物膜。
4.根据权利要求1的半导体器件，其中，
缺陷延伸防止层是包含选自包含氮、硅、锗、氟和氩的组的至少一种元素的中性杂质区域，并且，
杂质扩散层是包含硼的p型杂质区域。
5.根据权利要求1的半导体器件，其中，
缺陷延伸防止层从主表面沿与主表面垂直的方向到深度为40nm或更大的区域形成。
6.根据权利要求1的半导体器件，其中，
用于隔离的扩散区域被设置为与第一隔离绝缘膜的底表面接触。
7.根据权利要求1的半导体器件，其中，
在电流阻挡区域中，缺陷延伸防止层关于杂质扩散层在半导体衬底的主表面侧形成。
8.根据权利要求1的半导体器件，其中，
主表面包含像素区域和周边电路区域，
光电转换元件、电流阻挡区域和第一隔离绝缘膜在像素区域中形成，
半导体器件还包含：
在周边电路区域中在半导体衬底中形成的半导体元件；和
在周边电路区域中在主表面上在半导体元件周围的第二隔离绝缘膜，并且，
其中第二隔离绝缘膜被比第一隔离绝缘膜深地形成。
9.根据权利要求8的半导体器件，其中，
第一隔离绝缘膜和第二隔离绝缘膜中的每一个是具有向主表面的上侧和下侧膨胀的形状的LOCOS。
10.根据权利要求8的半导体器件，其中，
第一隔离绝缘膜和第二隔离绝缘膜中的每一个是由填充半导体衬底中从主表面形成的沟槽的绝缘膜制成的STI。
11.一种制造半导体器件的方法，包括以下步骤：
设置具有主表面的半导体衬底；
在主表面中形成第一隔离绝缘膜；
在形成第一隔离绝缘膜之后，在主表面上形成电流阻挡区域以便与第一隔离绝缘膜相邻；和
在半导体衬底中在第一隔离绝缘膜的相对侧形成光电转换元件，以便与第一隔离绝缘膜夹着电流阻挡区域，
其中，形成电流阻挡区域的步骤包含以下步骤：
形成缺陷延伸防止层；和
在形成缺陷延伸防止层之后，从缺陷延伸防止层的正上方以与缺陷延伸防止层接触的方式形成具有与缺陷延伸防止层不同的晶体结构的杂质扩散层，以由此与缺陷延伸防止层形成孪晶，并且
其中，在形成电流阻挡区域的步骤中，电流阻挡区域的至少一部分被形成为与第一隔离绝缘膜接触。
12.根据权利要求11的制造半导体器件的方法，其中，形成第一隔离绝缘膜的步骤包含以下步骤：
在主表面中形成凹陷部分；和
通过凹陷部分的底侧壁的热氧化在凹陷部分中填充第一隔离绝缘膜。
13.根据权利要求12的制造半导体器件的方法，还包括以下步骤：
形成用于隔离的扩散区域以与凹陷部分的底表面接触。
14.根据权利要求11的制造半导体器件的方法，其中，形成第一隔离绝缘膜的步骤包含以下步骤：
在主表面中形成沟槽；和
在沟槽中沉积绝缘膜。
15.根据权利要求11的制造半导体器件的方法，其中，
缺陷延伸防止层包含选自包含氮、硅、锗、氟和氩的组的至少一种元素，并且，
杂质扩散层包含硼。
16.根据权利要求11的制造半导体器件的方法，其中，
缺陷延伸防止层从主表面沿与主表面垂直的方向到深度为40nm或更大的区域形成。
17.根据权利要求11的制造半导体器件的方法，其中，
在电流阻挡区域中，缺陷延伸防止层关于杂质扩散层在半导体衬底的主表面侧形成。
18.根据权利要求11的制造半导体器件的方法，其中，
主表面包含像素区域和周边电路区域，
光电转换元件、电流阻挡区域和第一隔离绝缘膜在像素区域中形成，
该方法还包含以下步骤：
在周边电路区域的主表面中形成第二隔离绝缘膜；和
在周边电路区域的半导体衬底中形成半导体元件，使得半导体元件被第二隔离绝缘膜包围，并且，
其中第二隔离绝缘膜被比第一隔离绝缘膜深地形成。
19.根据权利要求18的制造半导体器件的方法，其中，形成第二隔离绝缘膜的步骤包含以下步骤：
在主表面中形成凹陷部分；和
通过凹陷部分的底侧壁的热氧化在凹陷部分中填充第二隔离绝缘膜。
20.根据权利要求18的制造半导体器件的方法，其中，形成第二隔离绝缘膜的步骤包含以下步骤：
在主表面中形成沟槽；和
在沟槽中沉积绝缘膜。
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