JP2010206134A - 固体撮像装置とその製造方法 - Google Patents
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Abstract
【課題】本発明は、光電変換部（フォトダイオード）の面積と増幅トランジスタの面積を最大化し、かつ光電変換部が急峻な濃度プロファイルを有するＰ／Ｎ接合に形成されていることで、飽和電荷量の増大とノイズの低減を両立させることを可能にする。
【解決手段】半導体基板１１と、前記半導体基板１１中でかつ前記半導体基板１１の表面側に形成されていて入射光を光電変換して信号電荷を得る光電変換部２１と、前記光電変換部２１に隣接した前記半導体基板１１上に形成されていて前記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧと、前記半導体基板１１の前記光電変換部２１上に形成された絶縁層１２と、前記絶縁層１２上に形成されたシリコン層１３と、前記絶縁層１２上に前記シリコン層１３を活性領域として形成されていて前記転送ゲートＴＲＧで読み出された信号電荷を増幅して出力する画素トランジスタ部１４を有する。
【選択図】図１
【解決手段】半導体基板１１と、前記半導体基板１１中でかつ前記半導体基板１１の表面側に形成されていて入射光を光電変換して信号電荷を得る光電変換部２１と、前記光電変換部２１に隣接した前記半導体基板１１上に形成されていて前記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧと、前記半導体基板１１の前記光電変換部２１上に形成された絶縁層１２と、前記絶縁層１２上に形成されたシリコン層１３と、前記絶縁層１２上に前記シリコン層１３を活性領域として形成されていて前記転送ゲートＴＲＧで読み出された信号電荷を増幅して出力する画素トランジスタ部１４を有する。
【選択図】図１
Description
本発明は、固体撮像装置とその製造方法に関するものである。
従来の裏面照射型ＣＩＳ素子の製法と構造の模式図を図３７に示す。
図３７（１）に示すように、ＳＯＩ基板１６０は、可視光領域に対する光電変換効率を考慮して、ベース基板１６１上に形成された酸化シリコン層１６２（ＢＯＸ層）を介して、数μｍの厚さの単結晶シリコン層１６３を有する。
図３７（１）に示すように、ＳＯＩ基板１６０は、可視光領域に対する光電変換効率を考慮して、ベース基板１６１上に形成された酸化シリコン層１６２（ＢＯＸ層）を介して、数μｍの厚さの単結晶シリコン層１６３を有する。
次に、図３７（２）に示すように、単結晶シリコン層１６３に、裏面リソグラフィー工程用のアライメントマーク１７４を形成する。次に、上記単結晶シリコン層１６３に、光電変換部１７１、転送ゲート１７３および周辺回路部（図示せず）を形成する。
次に、上記単結晶シリコン層１６３上に配線層１８１を形成する。上記配線層１８１は、例えば、配線１８２、電極パッド１８２Ｐ、および配線１８２と電極パッド１８２Ｐを被覆する層間絶縁膜１８３からなる。そして上記層間絶縁膜１８３の表面を平坦化する。
次に、上記単結晶シリコン層１６３上に配線層１８１を形成する。上記配線層１８１は、例えば、配線１８２、電極パッド１８２Ｐ、および配線１８２と電極パッド１８２Ｐを被覆する層間絶縁膜１８３からなる。そして上記層間絶縁膜１８３の表面を平坦化する。
次に、図３７（３）に示すように、上記配線層１８１上に支持基板１６４を張り合わせる。上記支持基板１６４には、シリコン基板を用いる。もしくはガラス基板もしくは樹脂基板を用いることもできる。
次に、図３７（４）に示すように、上記ＳＯＩ基板１６０のベース基板１６１（２点鎖線で示す）を機械的研磨法により薄化する。続いて、エッチングによって、残っていたベース基板１６１を除去し、さらにＳＯＩ基板１６０を構成していた酸化シリコン層１６２（２点鎖線で示す）を除去する。
次に、図３７（５）に示すように、上記単結晶シリコン層１６３側から上記配線層１８１に、電極取り出しの電極パッド１８２Ｐを底部に露出させる開口部１６５を形成する。また、上記光電変換部１７１に入射される光の光路上で上記単結晶シリコン層１６３上にカラーフィルター１９１を形成する。さらに上記カラーフィルター１９１上に入射光を上記光電変換部１７１に導くマイクロレンズ１９２を形成する。このようにして、裏面照射型ＣＭＯＳイメージセンサの固体撮像装置１００が形成される。
上記固体撮像装置１００では、入射光が配線層１８１で反射されないため、表面照射型ＣＭＯＳイメージセンサと比較して高い感度を得ることができる。しかしながら、光電変換部１７１の面積は表面照射型ＣＭＯＳイメージセンサと同一であるため、飽和電荷量は同じである。したがって、画素サイズの縮小、すなわち光電変換部１７１の面積の縮小に伴い、十分な飽和電荷量を得ることが難しくなってきている。また、画素サイズの縮小によって増幅トランジスタ面積も縮小せざるを得ず、これによってノイズが悪化する問題がある。
この問題の解決策として、裏面照射型ＣＭＯＳイメージセンサであることを利用し、光電変換部をＳＯＩ表面ではなく、基板内に形成する構造が考えられている。
例えば、図３８に示すように、シリコン層２１１内にフォトダイオードＰＤ（光電変換部）を形成した画素の構造が開示されている。フォトダイオードＰＤをシリコン層２１１内部に形成することによって、フォトダイオードＰＤと増幅トランジスタＡＭＰ等の画素トランジスタとがレイアウト的に干渉することがなくなり、フォトダイオードＰＤを画素サイズいっぱいまで最大化できる。また、増幅トランジスタＡＭＰのサイズもフォトダイオードＰＤがシリコン層２１１表面上からなくなった分だけ、大きくすることが可能である（例えば、特許文献１参照。）。
しかしながら、フォトダイオードＰＤと増幅トランジスタＡＭＰの電気的な干渉を抑制するために、イオン注入で形成されるフォトダイオードＰＤのＰ／Ｎ接合を形成する深さが１μｍ程度になる。このように深い位置へのイオン注入は濃度ピークがブロードになるため、急峻な濃度プロファイルを持つ接合を形成することが困難となる。フォトダイオードＰＤの飽和電荷量はＰ／Ｎ接合の濃度プロファイルの急峻さに比例する。このため、単位面積あたりの飽和電荷量で見た場合、深い位置に形成したフォトダイオードＰＤは、シリコン層２１１の表面に形成したフォトダイオードと比較して小さい。したがってシリコン層２１１内にフォトダイオードＰＤを形成することの効果は、飽和電荷量の観点から見た場合、それほど大きくならない。
解決しようとする問題点は、シリコン基板中にイオン注入で形成される光電変換部（フォトダイオード）のＰ／Ｎ接合を形成する深さが１μｍ程度になるので、急峻な濃度プロファイルを持つＰ／Ｎ接合を形成することが困難な点である。
本発明は、光電変換部（フォトダイオード）の面積と増幅トランジスタの面積を最大化し、かつ光電変換部が急峻な濃度プロファイルを有するＰ／Ｎ接合に形成されていることで、飽和電荷量の増大とノイズの低減を両立させることを可能にする。
本発明の固体撮像装置は、半導体基板と、前記半導体基板中でかつ前記半導体基板の表面側に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、前記光電変換部に隣接した前記半導体基板上に形成されていて前記光電変換部から信号電荷を読み出す転送ゲートと、前記半導体基板の前記光電変換部上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層と、前記絶縁層上に前記シリコン層を活性領域として形成されていて前記転送ゲートで読み出された信号電荷を増幅して出力する画素トランジスタ部を有する。
本発明の固体撮像装置では、光電変換部は半導体基板中でかつこの半導体基板の表面側に形成されていることから、急峻な濃度プロファイルを有するＰ／Ｎ接合に形成されることが可能になる。また、光電変換部上に絶縁層を有し、この絶縁層上に画素トランジスタ部が形成されていることから、光電変換部および画素トランジスタを最大限の大きさに形成することが可能になる。例えば、画素トランジスタの増幅トランジスタを光電変換部とほぼ同等な面積に形成することが可能になる。したがって、飽和電荷量の増大とノイズの低減を両立させることが可能になる。
本発明の固体撮像装置の製造方法は、半導体基板上に絶縁層を介してシリコン層が形成された基板を用い、前記半導体基板中でかつ前記絶縁層側に光電変換部と、前記半導体基板に前記光電変換部を分離する素子分離領域を形成する工程と、前記絶縁層上に前記シリコン層で画素トランジスタ部の活性領域を形成する工程と、前記光電変換部に隣接する転送ゲートおよびフローティングディフュージョン部の形成領域上の前記シリコン層および前記絶縁層を除去して前記半導体基板を露出させる工程と、前記シリコン層からなる活性領域表面と前記露出させた半導体基板表面にゲート絶縁膜を形成する工程と、前記露出させた半導体基板上に前記ゲート絶縁膜を介して前記転送ゲートの転送ゲート電極を形成するとともに、前記活性領域上にゲート絶縁膜を介して前記画素トランジスタ部の画素トランジスタのゲート電極を形成する工程と、前記転送ゲート電極の前記光電変換部側とは反対側の半導体基板にフローティングディフュージョン部を形成するとともに、前記画素トランジスタ部の活性領域にソース・ドレイン領域を形成する工程を有する。
本発明の固体撮像装置の製造方法では、光電変換部は半導体基板中でかつこの半導体基板の表面側に形成されることから、急峻な濃度プロファイルを有するＰ／Ｎ接合に形成することが可能になる。また、光電変換部上に絶縁層を有し、この絶縁層上に画素トランジスタ部が形成されることから、光電変換部および画素トランジスタを最大限の大きさに形成することが可能になる。例えば、画素トランジスタの増幅トランジスタを光電変換部とほぼ同等な面積に形成することが可能になる。したがって、飽和電荷量の増大とノイズの低減を両立させることが可能になる。
本発明の固体撮像装置は、飽和電荷量の増大とノイズの低減を両立させることが可能になるため、高感度で高画質な画像を得ることができるという利点がある。
本発明の固体撮像装置の製造方法は、飽和電荷量の増大とノイズの低減を両立させることが可能になるため、高感度で高画質な画像が得られる固体撮像装置を製造することができるという利点がある。
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を、図１の概略構成断面図および図２の平面レイアウト図によって説明する。なお、図１は図２のＡ−Ａ’線断面を表している。
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を、図１の概略構成断面図および図２の平面レイアウト図によって説明する。なお、図１は図２のＡ−Ａ’線断面を表している。
図１および図２に示すように、半導体基板１１として、例えばシリコン基板が用いられている。
上記半導体基板１１中でかつ上記半導体基板１１の表面側には、入射光を光電変換して信号電荷を得る光電変換部２１が形成されている。この光電変換部２１は、ｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成されている。
上記光電変換部２１に隣接した上記半導体基板１１上には、上記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧが形成されている。この転送ゲートＴＲＧは、上記半導体基板１１上に形成されたゲート絶縁膜３１（３１Ｔ）とこのゲート絶縁膜３１Ｔ上に形成されたゲート電極３２（３２Ｔ）からなる。
上記半導体基板１１中でかつ上記半導体基板１１の表面側には、入射光を光電変換して信号電荷を得る光電変換部２１が形成されている。この光電変換部２１は、ｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成されている。
上記光電変換部２１に隣接した上記半導体基板１１上には、上記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧが形成されている。この転送ゲートＴＲＧは、上記半導体基板１１上に形成されたゲート絶縁膜３１（３１Ｔ）とこのゲート絶縁膜３１Ｔ上に形成されたゲート電極３２（３２Ｔ）からなる。
上記半導体基板１１の上記光電変換部２１上に絶縁層１２が形成されている。この絶縁層１２は、上記光電変換部２１上からこの光電変換部２１が形成されていない上記半導体基板１１上にかけて形成されていてもよい。例えば、ロジック回路部の形成領域（図示せず）上にかけて形成されていてもよい。上記絶縁層１２は、例えば酸化シリコン膜で形成され、例えば５０ｎｍ〜１００ｎｍの厚さに形成されている。
また上記絶縁層１２上にはシリコン層１３（第１シリコン層１３Ａ）が形成されている。このシリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、トランジスタを形成することができる膜厚を有していれば、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１に形成されている光電変換部２１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
また、上記半導体基板１１、上記絶縁層１２および上記シリコン層１３は、ベース基板にシリコン基板を用いたＳＯＩ（Silicon on insulator）基板を用いることができる。
また上記絶縁層１２上にはシリコン層１３（第１シリコン層１３Ａ）が形成されている。このシリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、トランジスタを形成することができる膜厚を有していれば、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１に形成されている光電変換部２１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
また、上記半導体基板１１、上記絶縁層１２および上記シリコン層１３は、ベース基板にシリコン基板を用いたＳＯＩ（Silicon on insulator）基板を用いることができる。
上記半導体基板１１には、上記光電変換部２１が形成されるウエル領域（図示せず）が形成されている。このウエル領域によって、光電変換部２１とそれに隣接する別の光電変換部（図示せず）とが分離される。また、転送ゲートＴＲＧが形成される上記半導体基板１１の領域にもウエル領域（図示せず）が形成されている。
または、図示はしていないが、上記半導体基板１１には、上記光電変換部２１、転送ゲートＴＲＧ等の形成領域と隣接する別の光電変換部、転送ゲート等の形成領域とを分離する素子分離領域が形成されていてもよい。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造であってもよく、もしくはＰ+拡散層からなる素子分離領域であってもよい。または、ＳＴＩの下部に拡散層の素子分離領域を形成したものであってもよい。
または、図示はしていないが、上記半導体基板１１には、上記光電変換部２１、転送ゲートＴＲＧ等の形成領域と隣接する別の光電変換部、転送ゲート等の形成領域とを分離する素子分離領域が形成されていてもよい。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造であってもよく、もしくはＰ+拡散層からなる素子分離領域であってもよい。または、ＳＴＩの下部に拡散層の素子分離領域を形成したものであってもよい。
上記シリコン層１３には、上記転送ゲートＴＲＧで読み出された信号電荷を増幅して出力する画素トランジスタ部１４の増幅トランジスタＡＭＰが形成されている。この増幅トランジスタＡＭＰは、例えば、上記シリコン層１３を活性領域とし、シリコン層１３をまたぐように、ゲート絶縁膜３１（３１Ａ）を介してゲート電極３２（３２Ａ）を有している。
このゲート電極３２の側壁にはサイドウォール３３が形成されている。このサイドウォール３３は、例えば３０ｎｍの膜厚の酸化シリコン膜と８０ｎｍの膜厚の窒化シリコン膜の積層膜を用いて形成されている。
また、上記ゲート電極３２Ａの両側の上記シリコン層１３にはソース・ドレイン領域３４Ａ，３５Ａが形成されている。
このゲート電極３２の側壁にはサイドウォール３３が形成されている。このサイドウォール３３は、例えば３０ｎｍの膜厚の酸化シリコン膜と８０ｎｍの膜厚の窒化シリコン膜の積層膜を用いて形成されている。
また、上記ゲート電極３２Ａの両側の上記シリコン層１３にはソース・ドレイン領域３４Ａ，３５Ａが形成されている。
上記説明したように、上記増幅トランジスタＡＭＰは、いわゆるＦｉｎＦＥＴで構成されている。
通常、上記画素トランジスタ部１４は、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成されている。上記例の場合、リセットトランジスタ、選択トランジスタは、図示はしていない上記光電変換部２１上以外の上記半導体基板１１上に絶縁層１２を介して形成されたシリコン層１３に形成されている。もしくは、上記光電変換部２１上に絶縁層１２を介して形成されたシリコン層１３に、リセットトランジスタ、増幅トランジスタ、選択トランジスタを直列に形成してもよい。
したがって、上記リセットトランジスタＲＳＴ（図示せず）、選択トランジスタＳＥＬは、上記増幅トランジスタＡＭＰと同様に、いわゆるＦｉｎＦＥＴで構成することができる。
通常、上記画素トランジスタ部１４は、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成されている。上記例の場合、リセットトランジスタ、選択トランジスタは、図示はしていない上記光電変換部２１上以外の上記半導体基板１１上に絶縁層１２を介して形成されたシリコン層１３に形成されている。もしくは、上記光電変換部２１上に絶縁層１２を介して形成されたシリコン層１３に、リセットトランジスタ、増幅トランジスタ、選択トランジスタを直列に形成してもよい。
したがって、上記リセットトランジスタＲＳＴ（図示せず）、選択トランジスタＳＥＬは、上記増幅トランジスタＡＭＰと同様に、いわゆるＦｉｎＦＥＴで構成することができる。
ここで、上記リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬについて説明する。
リセットトランジスタＲＳＴは、リセット線（図示せず）にドレイン電極（図示せず）が、フローティングディフュージョン部ＦＤにソース電極（図示せず）がそれぞれ接続されている。そして、光電変換部２１からフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲート電極にリセットパルスが与えられることによってフローティングディフュージョン部ＦＤの電位をリセット電圧にリセットする。
増幅トランジスタＡＭＰは、フローティングディフュージョン部ＦＤにゲート電極３２Ａが接続され、画素電源Ｖｄｄにドレイン電極（例えばソース・ドレイン領域３４Ａ）が接続されている。そして、リセットトランジスタＲＳＴによってリセットされた後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして出力する。さらに、転送トランジスタＴＲＧによって信号電荷が転送された後のフローティングディフュージョン部ＦＤの電位を信号レベルとして出力する。
選択トランジスタＳＥＬは、例えば、ドレイン電極（図示せず）が増幅トランジスタＡＭＰのソース電極（ソース・ドレイン領域３５Ａ）に接続され、ソース電極（図示せず）が出力信号線（図示せず）に接続されている。そしてゲート電極（図示せず）に選択パルスが与えられることによってオン状態となり、画素を選択状態として増幅トランジスタＡｍｐから出力される信号を出力信号線（図示せず）に出力する。
また、上記画素トランジスタ部１４、フローティングディフュージョン部ＦＤ等が形成されている画素部１５上を被覆するシリサイドブロック膜８１が形成されている。さらに、上記画素部１５および上記ロジック回路部（図示せず）上を被覆するエッチングストッパ層（図示せず）および層間絶縁膜８３が形成されている。この層間絶縁膜８３には、例えば、各トランジスタのゲート電極、ソース・ドレイン領域等に接続される電極８４，８５が形成されている。図面では、代表してフローティングディフュージョン部ＦＤと転送ゲート電極３２Ｔに接続されている電極８４，８５を示した。また上記電極８４，８５等に接続される配線９４，９５等が形成されている。
さらに図示はしていないが、上記層間絶縁膜８２上には、絶縁層中に多層の配線と、その配線層間を接続する電極を有する多層配線層が形成されている。この多層配線層の絶縁層表面は平坦化されていて、その平坦化された面に支持基板が張り付けられている。
一方、半導体基板１１の裏面側は、光電変換部２１の近傍まで裏面が近づけられている。その裏面は平坦化されている。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜が形成され、その絶縁膜上にカラーフィルター層、マイクロレンズ等が形成されている。
このように、固体撮像装置１が構成されている。
一方、半導体基板１１の裏面側は、光電変換部２１の近傍まで裏面が近づけられている。その裏面は平坦化されている。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜が形成され、その絶縁膜上にカラーフィルター層、マイクロレンズ等が形成されている。
このように、固体撮像装置１が構成されている。
上記固体撮像装置１では、光電変換部２１は半導体基板１１中でかつこの半導体基板１１の表面側に形成されていることから、急峻な濃度プロファイルを有するＰ／Ｎ接合に形成されることが可能になる。
通常、上記光電変換部２１はイオン注入により形成される。上記構成の場合、たとえ、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成したとしても、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍと薄いためである。
一方、従来技術では、前記説明したように、シリコン基板の表面より１μｍ程度の深い位置にフォトダイオードを形成する必要があるため、急峻運な濃度プロファイルを有するＰ／Ｎを形成することが困難であった。
通常、上記光電変換部２１はイオン注入により形成される。上記構成の場合、たとえ、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成したとしても、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍと薄いためである。
一方、従来技術では、前記説明したように、シリコン基板の表面より１μｍ程度の深い位置にフォトダイオードを形成する必要があるため、急峻運な濃度プロファイルを有するＰ／Ｎを形成することが困難であった。
また、光電変換部２１上に絶縁層１２を有し、この絶縁層１２上に画素トランジスタ部１４が形成されていることから、光電変換部２１および増幅トランジスタＡＭＰを最大限の大きさに形成することが可能になる。例えば、画素トランジスタの増幅トランジスタＡＭＰを光電変換部２１とほぼ同等な面積に形成することが可能になる。したがって、飽和電荷量の増大とノイズの低減を両立させることが可能になる。
よって、上記固体撮像装置１は、飽和電荷量の増大とノイズの低減を両立させることが可能になるため、高感度で高画質な画像を得ることができるという利点がある。
［固体撮像装置の構成の第２例］
次に、本発明の固体撮像装置の構成の第２例を、図３の概略構成断面図および図４の部分平面レイアウト図によって説明する。この第２例は、第１シリコン層に画素トランジスタ部を形成し、第２シリコン層にロジック回路部のトランジスタを形成した例である。すなわち、上記第１例にロジック回路部を追加した構成となっている。
次に、本発明の固体撮像装置の構成の第２例を、図３の概略構成断面図および図４の部分平面レイアウト図によって説明する。この第２例は、第１シリコン層に画素トランジスタ部を形成し、第２シリコン層にロジック回路部のトランジスタを形成した例である。すなわち、上記第１例にロジック回路部を追加した構成となっている。
図３および図４に示すように、半導体基板１１として、例えばシリコン基板が用いられている。
上記半導体基板１１中でかつ上記半導体基板１１の表面側には、入射光を光電変換して信号電荷を得る光電変換部２１が形成されている。この光電変換部２１は、ｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成されている。
上記光電変換部２１に隣接した上記半導体基板１１上には、上記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧが形成されている。この転送ゲートＴＲＧは、上記半導体基板１１上に形成されたゲート絶縁膜３１（３１Ｔ）とこのゲート絶縁膜３１Ｔ上に形成されたゲート電極３２（３２Ｔ）からなる。
上記半導体基板１１中でかつ上記半導体基板１１の表面側には、入射光を光電変換して信号電荷を得る光電変換部２１が形成されている。この光電変換部２１は、ｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成されている。
上記光電変換部２１に隣接した上記半導体基板１１上には、上記光電変換部２１から信号電荷を読み出す転送ゲートＴＲＧが形成されている。この転送ゲートＴＲＧは、上記半導体基板１１上に形成されたゲート絶縁膜３１（３１Ｔ）とこのゲート絶縁膜３１Ｔ上に形成されたゲート電極３２（３２Ｔ）からなる。
上記半導体基板１１の上記光電変換部２１上に絶縁層１２が形成されている。この絶縁層１２は、上記光電変換部２１上からこの光電変換部２１が形成されていない上記半導体基板１１上にかけて形成されている。上記絶縁層１２は、例えば酸化シリコン膜で形成され、例えば５０ｎｍ〜１００ｎｍの厚さに形成されている。
また上記光電変換部２１上の上記絶縁層１２上には、画素トランジスタが形成されるシリコン層１３（第１シリコン層１３Ａ）が形成されている。また、ロジック回路部の形成領域の上記絶縁層１２上には、上記第１シリコン層１３Ａと同一層のシリコン層１３（第２シリコン層１３Ｐ，１３Ｎ）が形成されている。上記シリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、シリコン層１３自体がトランジスタを形成することができる膜厚を有していれば、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
また、上記半導体基板１１、上記絶縁層１２および上記シリコン層１３は、ベース基板にシリコン基板を用いたＳＯＩ（Silicon on insulator）基板を用いることができる。
また上記光電変換部２１上の上記絶縁層１２上には、画素トランジスタが形成されるシリコン層１３（第１シリコン層１３Ａ）が形成されている。また、ロジック回路部の形成領域の上記絶縁層１２上には、上記第１シリコン層１３Ａと同一層のシリコン層１３（第２シリコン層１３Ｐ，１３Ｎ）が形成されている。上記シリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、シリコン層１３自体がトランジスタを形成することができる膜厚を有していれば、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
また、上記半導体基板１１、上記絶縁層１２および上記シリコン層１３は、ベース基板にシリコン基板を用いたＳＯＩ（Silicon on insulator）基板を用いることができる。
上記半導体基板１１には、上記光電変換部２１が形成されるウエル領域（図示せず）が形成されている。このウエル領域によって、光電変換部２１とそれに隣接する別の光電変換部（図示せず）とが分離される。また、転送ゲートＴＲＧが形成される上記半導体基板１１の領域にもウエル領域（図示せず）が形成されている。
また、図示はしていないが、上記半導体基板１１には、上記光電変換部２１、転送ゲートＴＲＧ等の形成領域と隣接する別の光電変換部、転送ゲート等の形成領域とを分離する素子分離領域が形成されていてもよい。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造であってもよく、もしくはＰ+拡散層からなる素子分離領域であってもよい。または、ＳＴＩの下部に拡散層の素子分離領域を形成したものであってもよい。
また、図示はしていないが、上記半導体基板１１には、上記光電変換部２１、転送ゲートＴＲＧ等の形成領域と隣接する別の光電変換部、転送ゲート等の形成領域とを分離する素子分離領域が形成されていてもよい。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造であってもよく、もしくはＰ+拡散層からなる素子分離領域であってもよい。または、ＳＴＩの下部に拡散層の素子分離領域を形成したものであってもよい。
上記第１シリコン層１３Ａには、上記転送ゲートＴＲＧで読み出された信号電荷を増幅して出力する画素トランジスタ部１４の増幅トランジスタＡＭＰが形成されている。この増幅トランジスタＡＭＰは、例えば、上記第１シリコン層１３Ａを活性領域とし、第１シリコン層１３Ａをまたぐように、ゲート絶縁膜３１（３１Ａ）を介してゲート電極３２（３２Ａ）を有している。
このゲート電極３２の側壁にはサイドウォール３３が形成されている。このサイドウォール３３は、例えば３０ｎｍの膜厚の酸化シリコン膜と８０ｎｍの膜厚の窒化シリコン膜を用いて形成されている。
また、上記ゲート電極３２Ａの両側の上記第１シリコン層１３Ａにはソース・ドレイン領域（図示せず）が形成されている。このソース・ドレイン領域は、図面では、ゲート電極３２Ｔの手前側の上記第１シリコン層１３Ａと奥側の上記第１シリコン層１３Ａに形成されているので、図面上は表わされていない。
このゲート電極３２の側壁にはサイドウォール３３が形成されている。このサイドウォール３３は、例えば３０ｎｍの膜厚の酸化シリコン膜と８０ｎｍの膜厚の窒化シリコン膜を用いて形成されている。
また、上記ゲート電極３２Ａの両側の上記第１シリコン層１３Ａにはソース・ドレイン領域（図示せず）が形成されている。このソース・ドレイン領域は、図面では、ゲート電極３２Ｔの手前側の上記第１シリコン層１３Ａと奥側の上記第１シリコン層１３Ａに形成されているので、図面上は表わされていない。
上記説明したように、上記増幅トランジスタＡＭＰは、いわゆるＦｉｎＦＥＴで構成されている。
通常、上記画素トランジスタ部１４は、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成されている。上記例の場合、リセットトランジスタ、選択トランジスタは、図示はしていない上記光電変換部２１上以外の上記半導体基板１１上に絶縁層１２を介して形成されたシリコン層１３に形成されている。もしくは、上記光電変換部２１上に絶縁層１２を介して形成されたシリコン層１３に、リセットトランジスタ、増幅トランジスタ、選択トランジスタを直列に形成してもよい。
したがって、上記リセットトランジスタ選択トランジスタは、上記増幅トランジスタＡＭＰと同様に、いわゆるＦｉｎＦＥＴで構成することができる。
通常、上記画素トランジスタ部１４は、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成されている。上記例の場合、リセットトランジスタ、選択トランジスタは、図示はしていない上記光電変換部２１上以外の上記半導体基板１１上に絶縁層１２を介して形成されたシリコン層１３に形成されている。もしくは、上記光電変換部２１上に絶縁層１２を介して形成されたシリコン層１３に、リセットトランジスタ、増幅トランジスタ、選択トランジスタを直列に形成してもよい。
したがって、上記リセットトランジスタ選択トランジスタは、上記増幅トランジスタＡＭＰと同様に、いわゆるＦｉｎＦＥＴで構成することができる。
また、上記第２シリコン層１３Ｐには上記ロジック回路部１６のＰＭＯＳトランジスタ５０Ｐが形成され、上記第２シリコン層１３Ｎには上記ロジック回路部１６のＮＭＯＳトランジスタ５０Ｎが形成されている。
上記ＰＭＯＳトランジスタ５０Ｐは、例えば、上記第２シリコン層１３Ｐを活性領域とし、第２シリコン層１３Ｐをまたぐように、ゲート絶縁膜５１（５１Ｐ）を介してゲート電極５２（５２Ｐ）を有している。
上記ゲート電極５２Ｐの側壁には上記ゲート電極３２Ａと同様にサイドウォール３３が形成されている。
また上記ゲート電極５２Ｐの両側の上記第２シリコン層１３Ｐにはソース・ドレイン領域５４Ｐ、５５Ｐが形成されている。
上記ゲート電極５２Ｐの側壁には上記ゲート電極３２Ａと同様にサイドウォール３３が形成されている。
また上記ゲート電極５２Ｐの両側の上記第２シリコン層１３Ｐにはソース・ドレイン領域５４Ｐ、５５Ｐが形成されている。
上記ＮＭＯＳトランジスタ５０Ｎは、例えば、上記第２シリコン層１３Ｎを活性領域とし、第２シリコン層１３Ｎをまたぐように、ゲート絶縁膜５１（５１Ｎ）を介してゲート電極５２（５２Ｎ）を有している。
上記ゲート電極５２Ｎの側壁には上記ゲート電極３２Ａと同様にサイドウォール３３が形成されている。
また上記ゲート電極５２Ｎの両側の上記第２シリコン層１３Ｎにはソース・ドレイン領域５４Ｎ、５５Ｎが形成されている。
上記ゲート電極５２Ｎの側壁には上記ゲート電極３２Ａと同様にサイドウォール３３が形成されている。
また上記ゲート電極５２Ｎの両側の上記第２シリコン層１３Ｎにはソース・ドレイン領域５４Ｎ、５５Ｎが形成されている。
また、上記画素トランジスタ部１４、フローティングディフュージョン部ＦＤ等が形成されている画素部１５上を被覆するシリサイドブロック膜８１が形成されている。
一方、ロジック回路部１６のゲート電極５２Ｐ，５２Ｎ、ソース・ドレイン領域５４Ｐ５５Ｐ，５４Ｎ，５５Ｎ上にはシリサイド層５６が形成されている。このシリサイド層は、例えばコバルトシリサイドで形成されている。もしくはニッケルシリサイド、白金シリサイド等であってもよい。
さらに、上記画素部１５および上記ロジック回路部１６上を被覆するエッチングストッパ層８２および層間絶縁膜８３が形成されている。この層間絶縁膜８３には、例えば、フローティングディフュージョン部ＦＤ、各トランジスタのゲート電極、ソース・ドレイン領域等に接続される電極が形成されている。図面では、代表してフローティングディフュージョン部ＦＤ、転送ゲート電極３２Ｔ、増幅トランジスタのゲート電極３２Ａ、ＰＭＯＳトランジスタのゲート電極３２Ｐ、ＮＭＯＳトランジスタのゲート電極３２Ｎに、それぞれ接続されている電極８４，８５，８６，８７，８８を示した。また上記電極８４，８５，８６，８７，８８等に接続される配線９４，９５，９６，９７，９８等が形成されている。
一方、ロジック回路部１６のゲート電極５２Ｐ，５２Ｎ、ソース・ドレイン領域５４Ｐ５５Ｐ，５４Ｎ，５５Ｎ上にはシリサイド層５６が形成されている。このシリサイド層は、例えばコバルトシリサイドで形成されている。もしくはニッケルシリサイド、白金シリサイド等であってもよい。
さらに、上記画素部１５および上記ロジック回路部１６上を被覆するエッチングストッパ層８２および層間絶縁膜８３が形成されている。この層間絶縁膜８３には、例えば、フローティングディフュージョン部ＦＤ、各トランジスタのゲート電極、ソース・ドレイン領域等に接続される電極が形成されている。図面では、代表してフローティングディフュージョン部ＦＤ、転送ゲート電極３２Ｔ、増幅トランジスタのゲート電極３２Ａ、ＰＭＯＳトランジスタのゲート電極３２Ｐ、ＮＭＯＳトランジスタのゲート電極３２Ｎに、それぞれ接続されている電極８４，８５，８６，８７，８８を示した。また上記電極８４，８５，８６，８７，８８等に接続される配線９４，９５，９６，９７，９８等が形成されている。
さらに図示はしていないが、上記層間絶縁膜８３上には、絶縁層中に多層の配線と、その配線層間を接続する電極を有する多層配線層が形成されている。この多層配線層の絶縁層表面は平坦化されていて、その平坦化された面に支持基板が張り付けられている。
一方、半導体基板１１の裏面側は、光電変換部２１の近傍まで裏面が近づけられている。その裏面は平坦化されている。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜が形成され、その絶縁膜上にカラーフィルター層、マイクロレンズ等が形成されている。
このように、固体撮像装置２が構成されている。
一方、半導体基板１１の裏面側は、光電変換部２１の近傍まで裏面が近づけられている。その裏面は平坦化されている。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜が形成され、その絶縁膜上にカラーフィルター層、マイクロレンズ等が形成されている。
このように、固体撮像装置２が構成されている。
上記固体撮像装置２では、光電変換部２１は半導体基板１１中でかつこの半導体基板１１の表面側に形成されていることから、急峻な濃度プロファイルを有するＰ／Ｎ接合に形成されることが可能になる。
通常、上記光電変換部２１はイオン注入により形成される。上記構成の場合、たとえ、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成したとしても、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍ〜２００ｎｍと薄いためである。
一方、従来技術では、前記説明したように、シリコン基板の表面より１μｍ程度の深い位置にフォトダイオードを形成する必要があるため、急峻運な濃度プロファイルを有するＰ／Ｎを形成することが困難であった。
通常、上記光電変換部２１はイオン注入により形成される。上記構成の場合、たとえ、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成したとしても、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍ〜２００ｎｍと薄いためである。
一方、従来技術では、前記説明したように、シリコン基板の表面より１μｍ程度の深い位置にフォトダイオードを形成する必要があるため、急峻運な濃度プロファイルを有するＰ／Ｎを形成することが困難であった。
また、光電変換部２１上に絶縁層１２を有し、この絶縁層１２上に画素トランジスタ部１４が形成されていることから、光電変換部２１および増幅トランジスタＡＭＰを最大限の大きさに形成することが可能になる。例えば、画素トランジスタの増幅トランジスタＡＭＰを光電変換部２１とほぼ同等な面積に形成することが可能になる。したがって、飽和電荷量の増大とノイズの低減を両立させることが可能になる。
よって、上記固体撮像装置２は、飽和電荷量の増大とノイズの低減を両立させることが可能になるため、高感度で高画質な画像を得ることができるという利点がある。
［固体撮像装置の比較例１］
比較例１として、従来構造の固体撮像装置を図５の平面レイアウト図および図６のＢ−Ｂ’線断面図によって説明する。
比較例１として、従来構造の固体撮像装置を図５の平面レイアウト図および図６のＢ−Ｂ’線断面図によって説明する。
図５および図６に示すように、同一半導体層１１１に、フォトダイオードＰＤと増幅トランジスタＡＭＰの活性領域１１３Ａが素子分離領域１１２によって分離されて形成されている。したがって、フォトダイオードＰＤは増幅トランジスタＡＭＰの活性領域１１３Ａがあるために、上記固体撮像装置１，２のように大きな面積に形成することはできない。また増幅トランジスタＡＭＰは、フォトダイオードＰＤがあるために、本発明のように大きな面積に形成することはできない。
一方、上記固体撮像装置１，２では、従来増幅トランジスタＡＭＰが占めていた領域にも光電変換部２１（フォトダイオードＰＤ）を形成することができるので、光電変換部２１の面積を大きくとることができ、飽和電荷量の増大が可能になる。よって、高感度化が容易になる。また、増幅トランジスタＡＭＰを従来フォトダイオードＰＤが占めていた領域上にまで拡大して形成することができるので、増幅トランジスタＡＭＰを大面積に形成することができる。
よって、上記固体撮像装置１，２は、比較例１と比較して、ノイズの低減が可能になり、ノイズが抑制された画像を得ることが可能になるので、画質の高品質化が図れる。
よって、上記固体撮像装置１，２は、比較例１と比較して、ノイズの低減が可能になり、ノイズが抑制された画像を得ることが可能になるので、画質の高品質化が図れる。
［固体撮像装置の比較例２］
次に、比較例２として、従来構造の固体撮像装置を図７の平面レイアウト図および図８のＣ−Ｃ’線断面図によって説明する。
次に、比較例２として、従来構造の固体撮像装置を図７の平面レイアウト図および図８のＣ−Ｃ’線断面図によって説明する。
図７および図８に示すように、シリコン層１１１の表面側に増幅トランジスタＡＭＰが形成され、その下部のシリコン層１１１にフォトダイオードＰＤが形成されている。このため、フォトダイオードＰＤと増幅トランジスタＡＭＰとの電気的絶縁性を確保するために、シリコン層１１１表面から少なくとも１μｍ程度の深い位置以下にフォトダイオードＰＤを形成する必要がある。そして、フォトダイオードＰＤは通常イオン注入で形成される。このため、このような深い位置に形成されたフォトダイオードＰＤは、急峻な濃度プロファイルを持つＰ／Ｎ接合を得ることが困難となる。前記したように、フォトダイオードＰＤの飽和電荷量はＰ／Ｎ接合の濃度プロファイルの急峻さに比例する。
よって、単位面積あたりの飽和電荷量で見た場合、深い位置に形成したフォトダイオードＰＤは、上記固体撮像装置１，２のように表面側に光電変換部２１を形成した構成と比較して小さくなる。
よって、単位面積あたりの飽和電荷量で見た場合、深い位置に形成したフォトダイオードＰＤは、上記固体撮像装置１，２のように表面側に光電変換部２１を形成した構成と比較して小さくなる。
このように、上記固体撮像装置１，２は、半導体基板１１の内部でかつ表面側に光電変換部２１が形成されているので、イオン注入で形成しても、比較例２と比較して、急峻な濃度プロファイルを持つＰ／Ｎ接合を得ることができる。また、半導体基板１１上に形成されている絶縁層１２、シリコン層１３を合わせた膜厚は１００ｎｍ〜２００ｎｍであるため、絶縁層１２およびシリコン層１３は、イオン注入によって急峻な濃度プロファイルを持つＰ／Ｎ接合を得ることを妨げない。
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
次に、本発明の第２実施の形態に係る固体撮像装置の製造方法の一例を、図９〜図３５の製造工程断面図および部分平面レイアウト図によって説明する。
［固体撮像装置の製造方法の第１例］
次に、本発明の第２実施の形態に係る固体撮像装置の製造方法の一例を、図９〜図３５の製造工程断面図および部分平面レイアウト図によって説明する。
［ＳＯＩ基板］
図９（１）に示すように、半導体基板１１上に絶縁層１２を介してシリコン層１３が形成されたＳＯＩ基板１０を用いる。
図９（１）に示すように、半導体基板１１上に絶縁層１２を介してシリコン層１３が形成されたＳＯＩ基板１０を用いる。
上記絶縁層１２は、例えば酸化シリコン膜で形成され、例えば５０ｎｍ〜１００ｎｍの厚さに形成されている。
また上記シリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、シリコン層１３自体にトランジスタを形成することができる膜厚を有していればよく、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
また上記シリコン層１３は、例えば５０ｎｍ〜１００ｎｍの膜厚に形成されている。
上記シリコン層１３は、シリコン層１３自体にトランジスタを形成することができる膜厚を有していればよく、上記膜厚よりも薄くてもよい。また、上記絶縁層１２は、上記シリコン層１３に形成されるトランジスタと上記半導体基板１１との電気的絶縁性が保たれる膜厚であれば、上記膜厚よりも薄くてもよい。
次に、図示はしていないが、前記半導体基板に光電変換部を形成する領域を分離する素子分離領域を形成する。上記素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造であってもよく、もしくはＰ+拡散層からなる素子分離領域であってもよい。または、ＳＴＩの下部に拡散層の素子分離領域を形成したものであってもよい。
また上記半導体基板１１に光電変換部が形成されるウエル領域を形成する。このウエル領域によって、光電変換部とそれに隣接する別の光電変換部とが分離される。また上記半導体基板１１の転送ゲートが形成される領域にもウエル領域を形成する。
また上記半導体基板１１に光電変換部が形成されるウエル領域を形成する。このウエル領域によって、光電変換部とそれに隣接する別の光電変換部とが分離される。また上記半導体基板１１の転送ゲートが形成される領域にもウエル領域を形成する。
［光電変換部の形成］
次に、図１０（２）に示すように、レジスト塗布技術によって、上記シリコン層１３上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜をパターニングして光電変換部の形成領域上を開口したレジストパターンを形成する。
このレジストパターンをマスクに用いてイオン注入法によって、上記半導体基板１１中でかつ上記絶縁層１２側に、入射光を光電変換して信号電荷を得る光電変換部２１を形成する。この光電変換部２１は、例えばｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成される。
上記イオン注入では、絶縁層１２およびシリコン層１３を合わせた膜厚が１００ｎｍ程度と薄いので、上記ｎ+拡散層２１Ｎとｐ+拡散層２１Ｐを急峻な濃度プロファイルを有する状態に形成することが可能になる。
その後、上記レジストパターンを除去する。
次に、図１０（２）に示すように、レジスト塗布技術によって、上記シリコン層１３上にレジスト膜（図示せず）を形成した後、リソグラフィー技術によって、上記レジスト膜をパターニングして光電変換部の形成領域上を開口したレジストパターンを形成する。
このレジストパターンをマスクに用いてイオン注入法によって、上記半導体基板１１中でかつ上記絶縁層１２側に、入射光を光電変換して信号電荷を得る光電変換部２１を形成する。この光電変換部２１は、例えばｎ+拡散層２１Ｎとその上部に形成されたｐ+拡散層２１Ｐからなるフォトダイオードで形成される。
上記イオン注入では、絶縁層１２およびシリコン層１３を合わせた膜厚が１００ｎｍ程度と薄いので、上記ｎ+拡散層２１Ｎとｐ+拡散層２１Ｐを急峻な濃度プロファイルを有する状態に形成することが可能になる。
その後、上記レジストパターンを除去する。
［ハードマスク層の形成］
次に、図１１（３）に示すように、上記シリコン層１３上にハードマスク層６１を形成する。このハードマスク層６１は、例えば、減圧ＣＶＤ法によって、窒化シリコン膜で形成される。この窒化シリコン膜の膜厚は、例えば２００ｎｍとした。
次に、図１１（３）に示すように、上記シリコン層１３上にハードマスク層６１を形成する。このハードマスク層６１は、例えば、減圧ＣＶＤ法によって、窒化シリコン膜で形成される。この窒化シリコン膜の膜厚は、例えば２００ｎｍとした。
［レジストパターンの形成］
次に、図１２（４）に示すように、画素トランジスタ部の画素トランジスタおよびロジック回路部のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの形成領域上に対応する上記ハードマスク層６１上に、レジストパターン６２（６２Ａ，６２Ｐ，６２Ｎ）を形成する。このレジストパターン６２は、通常のレジスト塗布技術によって成膜されたレジスト膜を、リソグラフィー技術によってパターニングして形成される。
次に、図１２（４）に示すように、画素トランジスタ部の画素トランジスタおよびロジック回路部のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの形成領域上に対応する上記ハードマスク層６１上に、レジストパターン６２（６２Ａ，６２Ｐ，６２Ｎ）を形成する。このレジストパターン６２は、通常のレジスト塗布技術によって成膜されたレジスト膜を、リソグラフィー技術によってパターニングして形成される。
［ハードマスク層のパターニング］
次に、図１３（５）に示すように、上記レジストパターン６２（前記図１２（４）参照）をエッチングマスクに用いたエッチングによって、上記ハードマスク層６１をエッチングする。その結果、上記シリコン層１３上にハードマスク層６１からなるハードマスクパターン６１Ａ，６１Ｐ，６１Ｎが形成される。その後、上記レジストパターン６２を除去する。
なお、図面は、レジストパターン６２を除去した後の状態を示した。
次に、図１３（５）に示すように、上記レジストパターン６２（前記図１２（４）参照）をエッチングマスクに用いたエッチングによって、上記ハードマスク層６１をエッチングする。その結果、上記シリコン層１３上にハードマスク層６１からなるハードマスクパターン６１Ａ，６１Ｐ，６１Ｎが形成される。その後、上記レジストパターン６２を除去する。
なお、図面は、レジストパターン６２を除去した後の状態を示した。
［シリコン層の加工］
次に、図１４（６）に示すように、上記ハードマスクパターン６１Ａ，６１Ｐ，６１Ｎ（前記図１３（５）参照）をエッチングマスクに用いて、上記シリコン層１３をエッチングして、画素部の形成領域に画素トランジスタの活性領域となる第１シリコン層１３Ａを形成する。それとともに、ロジック回路部のＰＭＯＳトランジスタの形成領域に活性領域となる第２シリコン層１３Ｐを形成し、ＮＭＯＳトランジスタの形成領域に活性領域となる第２シリコン層１３Ｎを形成する。このときのシリコン層１３のエッチングは、上記絶縁層１２で停止される。
次に、図１４（６）に示すように、上記ハードマスクパターン６１Ａ，６１Ｐ，６１Ｎ（前記図１３（５）参照）をエッチングマスクに用いて、上記シリコン層１３をエッチングして、画素部の形成領域に画素トランジスタの活性領域となる第１シリコン層１３Ａを形成する。それとともに、ロジック回路部のＰＭＯＳトランジスタの形成領域に活性領域となる第２シリコン層１３Ｐを形成し、ＮＭＯＳトランジスタの形成領域に活性領域となる第２シリコン層１３Ｎを形成する。このときのシリコン層１３のエッチングは、上記絶縁層１２で停止される。
［レジストパターンの形成］
次に、図１５（７）に示すように、レジスト塗布技術とリソグラフィー技術によって、上記絶縁層１２上に、画素トランジスタの形成領域およびロジック回路部の形成領域を被覆し、転送ゲートとフローティングディフュージョン部が形成される領域上に開口部６４を形成したレジストパターン６３を形成する。
次に、図１５（７）に示すように、レジスト塗布技術とリソグラフィー技術によって、上記絶縁層１２上に、画素トランジスタの形成領域およびロジック回路部の形成領域を被覆し、転送ゲートとフローティングディフュージョン部が形成される領域上に開口部６４を形成したレジストパターン６３を形成する。
［絶縁層のエッチング］
次に、図１６（８）に示すように、上記レジストパターン６３をエッチングマスクに用いたエッチングによって、上記絶縁層１２をエッチングする。
その結果、転送ゲートとフローティングディフュージョン部が形成される領域上の絶縁層１２が除去され、半導体基板１１が露出される。
上記エッチングは、半導体基板１１へのエッチングダメージを最小にするために、ウエットエッチングで行うことが好ましい。例えば、エッチング液に希フッ酸（ＤＨＦ）を用いる。
その後、上記レジストパターン６３を除去する。
なお、図面は、レジストパターン６３を除去する直前の状態を示した。
次に、図１６（８）に示すように、上記レジストパターン６３をエッチングマスクに用いたエッチングによって、上記絶縁層１２をエッチングする。
その結果、転送ゲートとフローティングディフュージョン部が形成される領域上の絶縁層１２が除去され、半導体基板１１が露出される。
上記エッチングは、半導体基板１１へのエッチングダメージを最小にするために、ウエットエッチングで行うことが好ましい。例えば、エッチング液に希フッ酸（ＤＨＦ）を用いる。
その後、上記レジストパターン６３を除去する。
なお、図面は、レジストパターン６３を除去する直前の状態を示した。
［フローティングディフュージョン部の半導体基板の露出］
その結果、図１７（９）に示すように、転送ゲートとフローティングディフュージョン部が形成される領域の半導体基板１１が露出される。さらに、絶縁層１２上には、ハードマスク層６１を被った状態で、画素部に画素トランジスタの活性領域となる第１シリコン１３Ａが島状に形成される。それとともに、ロジック回路領域のＰＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｐと、ＮＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｎが島状に形成される。
その後、上記ハードマスク層６１を除去する。このハードマスク層６１の除去は、上記シリコン層１３へのエッチングダメージを最小にするために例えばウエットエッチングで行うことが好ましい。例えば、エッチング液に熱リン酸を用いる。
なお、図面は、ハードマスク層６１を除去する直前の状態を示した。
その結果、図１７（９）に示すように、転送ゲートとフローティングディフュージョン部が形成される領域の半導体基板１１が露出される。さらに、絶縁層１２上には、ハードマスク層６１を被った状態で、画素部に画素トランジスタの活性領域となる第１シリコン１３Ａが島状に形成される。それとともに、ロジック回路領域のＰＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｐと、ＮＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｎが島状に形成される。
その後、上記ハードマスク層６１を除去する。このハードマスク層６１の除去は、上記シリコン層１３へのエッチングダメージを最小にするために例えばウエットエッチングで行うことが好ましい。例えば、エッチング液に熱リン酸を用いる。
なお、図面は、ハードマスク層６１を除去する直前の状態を示した。
［ハードマスク層の除去後］
その結果、図１８（１０）に示すように、絶縁層１２上の画素部の形成領域に、画素トランジスタの活性領域となる第１シリコン層１３Ａを形成する。それとともに、ロジック回路部の形成領域に、ＰＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｐと、ＮＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｎが島状に形成される。
その結果、図１８（１０）に示すように、絶縁層１２上の画素部の形成領域に、画素トランジスタの活性領域となる第１シリコン層１３Ａを形成する。それとともに、ロジック回路部の形成領域に、ＰＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｐと、ＮＭＯＳトランジスタの活性領域となる第２シリコン層１３Ｎが島状に形成される。
［ゲート絶縁膜の形成］
次に、図１９（１１）に示すように、上記半導体基板１１の表面、上記第１シリコン層１３Ａの表面にゲート絶縁膜３１（３１Ｔ，３１Ａ）を形成する。また上記第２シリコン層１３Ｐ，１３Ｎの各表面にゲート絶縁膜５１（５１Ｐ，５１Ｎ）を形成する。このゲート絶縁膜３１、５１は、例えば熱酸化によって、酸化シリコン膜で形成される。
また、上記ゲート絶縁膜３１、５１は、画素トランジスタとＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれに対応した膜厚に作り分けてもよい。
次に、図１９（１１）に示すように、上記半導体基板１１の表面、上記第１シリコン層１３Ａの表面にゲート絶縁膜３１（３１Ｔ，３１Ａ）を形成する。また上記第２シリコン層１３Ｐ，１３Ｎの各表面にゲート絶縁膜５１（５１Ｐ，５１Ｎ）を形成する。このゲート絶縁膜３１、５１は、例えば熱酸化によって、酸化シリコン膜で形成される。
また、上記ゲート絶縁膜３１、５１は、画素トランジスタとＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれに対応した膜厚に作り分けてもよい。
［ゲート電極形成膜の形成］
次に、図２０（１２）に示すように、上記ゲート絶縁膜３１、５１が形成された上記第１シリコン層１３Ａ、第２シリコン層１３Ｐ，１３Ｎおよび半導体基板１１を被覆するように、ゲート電極形成膜６５を形成する。このゲート電極形成膜６５は、例えば、ポリシリコン膜で形成される。
そして、転送ゲートの形成領域、画素トランジスタの形成領域およびロジック回路部のＮＭＯＳトランジスタの形成領域の上記ゲート電極形成膜６５には、Ｎ型不純物として例えばリンをイオン注入する。また、ロジック回路部のＰＭＯＳトランジスタの形成領域の上記ゲート電極形成膜６５には、Ｐ型不純物として例えばホウ素をイオン注入する。
上記それぞれのイオン注入では、レジストマスクを用いる。
各イオン注入後、マスクとして用いたレジストマスクは除去される。
次に、図２０（１２）に示すように、上記ゲート絶縁膜３１、５１が形成された上記第１シリコン層１３Ａ、第２シリコン層１３Ｐ，１３Ｎおよび半導体基板１１を被覆するように、ゲート電極形成膜６５を形成する。このゲート電極形成膜６５は、例えば、ポリシリコン膜で形成される。
そして、転送ゲートの形成領域、画素トランジスタの形成領域およびロジック回路部のＮＭＯＳトランジスタの形成領域の上記ゲート電極形成膜６５には、Ｎ型不純物として例えばリンをイオン注入する。また、ロジック回路部のＰＭＯＳトランジスタの形成領域の上記ゲート電極形成膜６５には、Ｐ型不純物として例えばホウ素をイオン注入する。
上記それぞれのイオン注入では、レジストマスクを用いる。
各イオン注入後、マスクとして用いたレジストマスクは除去される。
［レジストパターンの形成］
次に、図２１（１３）に示すように、上記ゲート電極形成膜６５上に、転送ゲート、画素トランジスタ、ＰＭＯＳ，ＮＭＯＳトランジスタの各ゲート電極形成時にエッチングマスクとして用いるレジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎを形成する。このレジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎの形成方法は、通常のレジスト塗布技術によるレジスト膜の形成と、リソグラフィー技術によるレジスト膜のパターニングによる。
次に、図２１（１３）に示すように、上記ゲート電極形成膜６５上に、転送ゲート、画素トランジスタ、ＰＭＯＳ，ＮＭＯＳトランジスタの各ゲート電極形成時にエッチングマスクとして用いるレジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎを形成する。このレジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎの形成方法は、通常のレジスト塗布技術によるレジスト膜の形成と、リソグラフィー技術によるレジスト膜のパターニングによる。
［ゲート電極の形成］
次に、図２２（１４）に示すように、上記レジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎ（前記図２１（１３）参照）をエッチングマスクに用いたドライエッチングによって、上記ゲート電極形成膜６５をパターニングする。その結果、半導体基板１１上にゲート絶縁膜３１Ｔを介して転送ゲート電極３２Ｔが形成される。また、画素トランジスタ部の第１シリコン層１３Ａをまたぐように上記ゲート絶縁膜３１Ａを介してゲート電極３２Ａが形成される。さらに、ロジック回路部の第２シリコン層１３Ｐをまたぐように上記ゲート絶縁膜５１Ｐを介してゲート電極５２Ｐが形成され、第２シリコン層１３Ｎをまたぐように上記ゲート絶縁膜５１Ｎを介してゲート電極５２Ｎが形成される。
次に、図２２（１４）に示すように、上記レジストパターン６６Ｔ、６６Ａ，６６Ｐ，６６Ｎ（前記図２１（１３）参照）をエッチングマスクに用いたドライエッチングによって、上記ゲート電極形成膜６５をパターニングする。その結果、半導体基板１１上にゲート絶縁膜３１Ｔを介して転送ゲート電極３２Ｔが形成される。また、画素トランジスタ部の第１シリコン層１３Ａをまたぐように上記ゲート絶縁膜３１Ａを介してゲート電極３２Ａが形成される。さらに、ロジック回路部の第２シリコン層１３Ｐをまたぐように上記ゲート絶縁膜５１Ｐを介してゲート電極５２Ｐが形成され、第２シリコン層１３Ｎをまたぐように上記ゲート絶縁膜５１Ｎを介してゲート電極５２Ｎが形成される。
［サイドウォールの形成］
次に、図２３（１５）に示すように、上記転送ゲート電極３２（３２Ｔ）、上記ゲート電極３２（３２Ａ）、上記ゲート電極５２（５２Ｐ）、上記ゲート電極５２（５２Ｎ）の各側壁にサイドウォール３３を形成される。このサイドウォール３３は、上記各ゲート電極３２を被覆するように窒化シリコン膜を例えば１００ｎｍの厚さに成膜した後、この窒化シリコン膜をエッチバックして形成される。
このとき、光電変換部２１上の大部分は絶縁層１２に被覆されているので、サイドウォール３３を形成するエッチングによるダメージが、光電変換部２１が形成されている半導体基板１１に入ることが抑制される。このため、白点の発生が抑制でき、高画質な画像を得ることができる。
なお、白点の抑制する観点から、上記絶縁層１２は、転送ゲート電極３２Ｔが形成される領域に対してぎりぎりの位置、例えば転送ゲート電極３２Ｔの周囲に形成されるサイドウォール３３の形成位置にかかる位置まで残しておくことが好ましい。
次に、図２３（１５）に示すように、上記転送ゲート電極３２（３２Ｔ）、上記ゲート電極３２（３２Ａ）、上記ゲート電極５２（５２Ｐ）、上記ゲート電極５２（５２Ｎ）の各側壁にサイドウォール３３を形成される。このサイドウォール３３は、上記各ゲート電極３２を被覆するように窒化シリコン膜を例えば１００ｎｍの厚さに成膜した後、この窒化シリコン膜をエッチバックして形成される。
このとき、光電変換部２１上の大部分は絶縁層１２に被覆されているので、サイドウォール３３を形成するエッチングによるダメージが、光電変換部２１が形成されている半導体基板１１に入ることが抑制される。このため、白点の発生が抑制でき、高画質な画像を得ることができる。
なお、白点の抑制する観点から、上記絶縁層１２は、転送ゲート電極３２Ｔが形成される領域に対してぎりぎりの位置、例えば転送ゲート電極３２Ｔの周囲に形成されるサイドウォール３３の形成位置にかかる位置まで残しておくことが好ましい。
［レジストパターンの形成］
次に、図２４（１６）に示すように、上記半導体基板１１上に、フローティングディフュージョン部の形成領域上、画素トランジスタの形成領域上に開口部６８、６９を設けたレジストパターン６７を形成する。このレジストパターン６７の形成方法は、通常のレジスト塗布技術によるレジスト膜の形成と、リソグラフィー技術によるレジスト膜のパターニングによる。
このとき、画素トランジスタのソース・ドレイン領域を形成するレジストパターンも同時に形成する。
次に、図２４（１６）に示すように、上記半導体基板１１上に、フローティングディフュージョン部の形成領域上、画素トランジスタの形成領域上に開口部６８、６９を設けたレジストパターン６７を形成する。このレジストパターン６７の形成方法は、通常のレジスト塗布技術によるレジスト膜の形成と、リソグラフィー技術によるレジスト膜のパターニングによる。
このとき、画素トランジスタのソース・ドレイン領域を形成するレジストパターンも同時に形成する。
［フローティングディフュージョンとソース・ドレイン領域の形成］
次に、図２５（１７）および図２６の部分平面レイアウト図に示すように、上記レジストパターン６７をマスクにしたイオン注入法によって、転送ゲート電極３２Ｔの光電変換部２１とは反対側の半導体基板１１にフローティングディフュージョン部ＦＤを形成する。同時に、画素トランジスタのソース・ドレイン領域を形成する。図面では、増幅トランジスタＡＭＰのゲート電極３２Ａの両側の上記第１シリコン層１３Ａにソース・ドレイン領域３４Ａ，３５Ａが形成されるのを示した。
なお、図示していないが、リセットトランジスタのソース・ドレイン領域、選択トランジスタのソース・ドレイン領域も同時に形成される。
上記イオン注入は、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストパターン６７を除去する。
なお、図面は、レジストパターン６７を除去する直前の状態を示した。
次に、図２５（１７）および図２６の部分平面レイアウト図に示すように、上記レジストパターン６７をマスクにしたイオン注入法によって、転送ゲート電極３２Ｔの光電変換部２１とは反対側の半導体基板１１にフローティングディフュージョン部ＦＤを形成する。同時に、画素トランジスタのソース・ドレイン領域を形成する。図面では、増幅トランジスタＡＭＰのゲート電極３２Ａの両側の上記第１シリコン層１３Ａにソース・ドレイン領域３４Ａ，３５Ａが形成されるのを示した。
なお、図示していないが、リセットトランジスタのソース・ドレイン領域、選択トランジスタのソース・ドレイン領域も同時に形成される。
上記イオン注入は、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストパターン６７を除去する。
なお、図面は、レジストパターン６７を除去する直前の状態を示した。
［ロジック回路部のソース・ドレイン領域の形成］
次に、図２７（１８）および図２８の部分平面レイアウト図に示すように、ＰＭＯＳトランジスタの形成領域上に開口部７１したレジスパターン７０を形成する。
このレジスパターン７０をマスクに用いたイオン注入法により、上記ゲート電極５２Ｐの両側における上記第２シリコン層１３Ｐにソース・ドレイン領域５４Ｐ，５５Ｐを形成する。
上記イオン注入は、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジスパターン７０を除去する。
なお、図面は、レジストパターン７０を除去する直前の状態を示した。
次に、図２７（１８）および図２８の部分平面レイアウト図に示すように、ＰＭＯＳトランジスタの形成領域上に開口部７１したレジスパターン７０を形成する。
このレジスパターン７０をマスクに用いたイオン注入法により、上記ゲート電極５２Ｐの両側における上記第２シリコン層１３Ｐにソース・ドレイン領域５４Ｐ，５５Ｐを形成する。
上記イオン注入は、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジスパターン７０を除去する。
なお、図面は、レジストパターン７０を除去する直前の状態を示した。
［ロジック回路部のソース・ドレイン領域の形成］
次に、図２９（１９）および図３０の部分平面レイアウト図に示すように、ＮＭＯＳトランジスタの形成領域上に開口部７３したレジスパターン７２を形成する、このレジスパターン７２をマスクに用いたイオン注入法により、上記ゲート電極５２Ｎの両側における上記第２シリコン層１３Ｎにソース・ドレイン領域５４Ｎ，５５Ｎを形成する。
上記イオン注入は、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジスパターン７２を除去する。
なお、図面は、レジストパターン７２を除去する直前の状態を示した。
次に、図２９（１９）および図３０の部分平面レイアウト図に示すように、ＮＭＯＳトランジスタの形成領域上に開口部７３したレジスパターン７２を形成する、このレジスパターン７２をマスクに用いたイオン注入法により、上記ゲート電極５２Ｎの両側における上記第２シリコン層１３Ｎにソース・ドレイン領域５４Ｎ，５５Ｎを形成する。
上記イオン注入は、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジスパターン７２を除去する。
なお、図面は、レジストパターン７２を除去する直前の状態を示した。
上記説明では、上記画素トランジスタのソース・ドレイン領域３４Ａ，３５Ａ、フローティングディフュージョン部ＦＤ等を形成するイオン注入を先に行ったが、例えば上記ソース・ドレイン領域５４Ｐ，５５Ｐを形成するイオン注入を先に行ってもよい。また、上記ソース・ドレイン領域５４Ｎ，５５Ｎを形成するイオン注入を先に行ってもよい。すなわち、上記三つのイオン注入工程は、その実施順を問わない。
また、上記画素トランジスタのソース・ドレイン領域３４Ａ，３５Ａ、フローティングディフュージョン部ＦＤ等を形成するイオン注入工程と、上記ソース・ドレイン領域５４Ｎ，５５Ｎを形成するイオン注入工程を同時に行うこともできる。
また、上記画素トランジスタのソース・ドレイン領域３４Ａ，３５Ａ、フローティングディフュージョン部ＦＤ等を形成するイオン注入工程と、上記ソース・ドレイン領域５４Ｎ，５５Ｎを形成するイオン注入工程を同時に行うこともできる。
また、光電変換部２１上の大部分は、絶縁層１２で覆われており、各ソース・ドレイン領域を形成するイオン注入時のマスクとして用いたレジストパターン６７，７０，７２は、光電変換部２１上においてほとんど絶縁層１２を介して形成される。このため、レジストパターン６７，７０，７２は光電変換部２１表面に直付けにならないので、レジスト中の汚染物質による光電変換部２１への汚染が抑制されるので、白傷、暗電流等の増加を抑えることができる。
［活性化アニール］
その後、図３１（２０）に示すように、ソース・ドレイン領域３４Ａ，３５Ａ、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域５４Ｐ，５５Ｐ、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図２８、３０等参照）等の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
このようにして、画素部１５の画素トランジスタ部１４（図示されているのは増幅トランジスタＡＭＰ）、フローティングディフュージョン部ＦＤ，転送ゲートＴＲＧが形成される。またロジック回路部１６のＰＭＯＳトランジスタ５０Ｐ、ＮＭＯＳトランジスタ５０Ｎが形成される。
その後、図３１（２０）に示すように、ソース・ドレイン領域３４Ａ，３５Ａ、フローティングディフュージョン部ＦＤ、ソース・ドレイン領域５４Ｐ，５５Ｐ、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図２８、３０等参照）等の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
このようにして、画素部１５の画素トランジスタ部１４（図示されているのは増幅トランジスタＡＭＰ）、フローティングディフュージョン部ＦＤ，転送ゲートＴＲＧが形成される。またロジック回路部１６のＰＭＯＳトランジスタ５０Ｐ、ＮＭＯＳトランジスタ５０Ｎが形成される。
［シリサイドブロック膜の形成］
次に、図３２（２１）に示すように、全面にシリサイドブロック膜８１を形成する。このシリサイドブロック膜８１は、例えば窒化シリコン膜で２０ｎｍの厚さに形成される。
次いで、画素部の形成領域の上記シリサイドブロック膜８１上にレジストマスク（図示せず）を形成し、このレジストマスクを用いたエッチングによって、画素部の形成領域上を被覆するようにシリサイドブロック膜８１を残して、その他の領域のシリサイドブロック膜８１はエッチングにより除去する。このエッチングは、ロジック回路部１６のソース・ドレイン領域が形成されている第２シリコン層１３Ｐ，１３Ｎにダメージを与えないように、例えば熱リン酸を用いたウエットエッチングにて行うことが好ましい。
次に、図３２（２１）に示すように、全面にシリサイドブロック膜８１を形成する。このシリサイドブロック膜８１は、例えば窒化シリコン膜で２０ｎｍの厚さに形成される。
次いで、画素部の形成領域の上記シリサイドブロック膜８１上にレジストマスク（図示せず）を形成し、このレジストマスクを用いたエッチングによって、画素部の形成領域上を被覆するようにシリサイドブロック膜８１を残して、その他の領域のシリサイドブロック膜８１はエッチングにより除去する。このエッチングは、ロジック回路部１６のソース・ドレイン領域が形成されている第２シリコン層１３Ｐ，１３Ｎにダメージを与えないように、例えば熱リン酸を用いたウエットエッチングにて行うことが好ましい。
［シリサイド層の形成］
次に、図３３（２２）に示すように、ロジック回路部１６のゲート電極５２Ｐ，５２Ｎ上にシリサイド層５６を形成する。同時に、ソース・ドレイン領域５４Ｐ，５５Ｐ（前記図２８参照）、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図３０参照）に同様なシリサイド層（図示せず）を形成する。上記シリサイド層５６等は、例えばコバルトシリサイドで形成される、もしくはニッケルシリサイド、白金シリサイド等で形成することもできる。
上記シリサイド層５６の形成方法は、例えば、全面にシリサイドを形成する金属膜、例えばコバルト膜を形成する。その後、熱処理を行って、コバルト膜のコバルトと、ゲート電極５２Ｐ，５２Ｎ、ソース・ドレイン領域５４Ｐ，５５Ｐ（前記図２８参照）、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図３０参照）のシリコンとを反応させ、コバルトシリサイドを形成する。
なお、活性領域表面はサイドウォール形成時に露出されている。
次に、図３３（２２）に示すように、ロジック回路部１６のゲート電極５２Ｐ，５２Ｎ上にシリサイド層５６を形成する。同時に、ソース・ドレイン領域５４Ｐ，５５Ｐ（前記図２８参照）、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図３０参照）に同様なシリサイド層（図示せず）を形成する。上記シリサイド層５６等は、例えばコバルトシリサイドで形成される、もしくはニッケルシリサイド、白金シリサイド等で形成することもできる。
上記シリサイド層５６の形成方法は、例えば、全面にシリサイドを形成する金属膜、例えばコバルト膜を形成する。その後、熱処理を行って、コバルト膜のコバルトと、ゲート電極５２Ｐ，５２Ｎ、ソース・ドレイン領域５４Ｐ，５５Ｐ（前記図２８参照）、ソース・ドレイン領域５４Ｎ，５５Ｎ（前記図３０参照）のシリコンとを反応させ、コバルトシリサイドを形成する。
なお、活性領域表面はサイドウォール形成時に露出されている。
［層間絶縁膜等の形成］
次に、図３４（２３）に示すように、上記画素部１５および上記ロジック回路部１６上を被覆するエッチングストッパ層８２および層間絶縁膜８３を形成する。上記エッチングストッパ膜８２は、例えばプラズマＣＶＤ法によって窒化シリコン膜で、例えば５０ｎｍの厚さに形成される。
次に、図３４（２３）に示すように、上記画素部１５および上記ロジック回路部１６上を被覆するエッチングストッパ層８２および層間絶縁膜８３を形成する。上記エッチングストッパ膜８２は、例えばプラズマＣＶＤ法によって窒化シリコン膜で、例えば５０ｎｍの厚さに形成される。
［電極、配線の形成］
次に、図３５（２４）に示すように、上記層間絶縁膜８３、エッチングストッパ層８２、上記シリサイドブロック膜８１等を貫通して、フローティングディフュージョン部ＦＤ、各トランジスタのゲート電極、ソース・ドレイン領域等に接続される電極を形成する。図面では、代表してフローティングディフュージョン部ＦＤ、転送ゲート電極３２Ｔ、増幅トランジスタのゲート電極３２Ａ、ＰＭＯＳトランジスタのゲート電極５２Ｐ、ＮＭＯＳトランジスタのゲート電極５２Ｎに、それぞれ接続される電極８４，８５，８６，８７，８８を示した。また上記電極８４，８５，８６，８７，８８等に接続される配線９４，９５，９６，９７，９８等を形成する。
次に、図３５（２４）に示すように、上記層間絶縁膜８３、エッチングストッパ層８２、上記シリサイドブロック膜８１等を貫通して、フローティングディフュージョン部ＦＤ、各トランジスタのゲート電極、ソース・ドレイン領域等に接続される電極を形成する。図面では、代表してフローティングディフュージョン部ＦＤ、転送ゲート電極３２Ｔ、増幅トランジスタのゲート電極３２Ａ、ＰＭＯＳトランジスタのゲート電極５２Ｐ、ＮＭＯＳトランジスタのゲート電極５２Ｎに、それぞれ接続される電極８４，８５，８６，８７，８８を示した。また上記電極８４，８５，８６，８７，８８等に接続される配線９４，９５，９６，９７，９８等を形成する。
［多層配線層、支持基板、カラーフィルター層、マイクロレンズ等の形成］
さらに図示はしていないが、上記層間絶縁膜８３上に、絶縁層中に多層の配線と、その配線層間を接続する電極を有する多層配線層を形成する。この多層配線層の絶縁層表面を平坦化し、その平坦化された面に支持基板を張り付ける。
一方、半導体基板１１の裏面側を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって、光電変換部２１の近傍まで半導体基板１１を除去して平坦化する。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜を形成し、その絶縁膜上にカラーフィルター層、マイクロレンズ等を形成する。
このように、固体撮像装置２が形成される。
さらに図示はしていないが、上記層間絶縁膜８３上に、絶縁層中に多層の配線と、その配線層間を接続する電極を有する多層配線層を形成する。この多層配線層の絶縁層表面を平坦化し、その平坦化された面に支持基板を張り付ける。
一方、半導体基板１１の裏面側を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によって、光電変換部２１の近傍まで半導体基板１１を除去して平坦化する。
そして、上記半導体基板１１側の裏面側（ＣＭＰ等で除去した側）に絶縁膜を形成し、その絶縁膜上にカラーフィルター層、マイクロレンズ等を形成する。
このように、固体撮像装置２が形成される。
上記固体撮像装置２の製造方法では、光電変換部２１は半導体基板１１中でかつこの半導体基板１１の表面側に形成されることから、急峻な濃度プロファイルを有するＰ／Ｎ接合に形成することが可能になる。
なお、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成しているが、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍ〜２００ｎｍと薄いためである。
なお、シリコン層１３および絶縁層１２を通して半導体基板１１にイオン注入を行って上記光電変換部２１を形成しているが、急峻運な濃度プロファイルを有するＰ／Ｎを形成することができる。その理由は、シリコン層１３および絶縁層１２を合わせた膜厚が１００ｎｍ〜２００ｎｍと薄いためである。
また、絶縁層１２下部の半導体基板１１に光電変換部２１が形成され、この絶縁層１２上に画素トランジスタ部１４が形成されることから、光電変換部２１および増幅トランジスタＡＭＰを最大限の大きさに形成することが可能になる。例えば、画素トランジスタの増幅トランジスタＡＭＰを光電変換部２１とほぼ同等な面積に形成することが可能になる。したがって、飽和電荷量の増大とノイズの低減を両立させることが可能になる。
よって、上記固体撮像装置２の製造方法では、飽和電荷量の増大とノイズの低減を両立させることが可能になるため、高感度で高画質な画像を得ることができる固体撮像装置２を形成することができるという利点がある。
なお、上記製造方法において、ロジック回路部１６を形成する工程を省略した場合、上記固体撮像装置の第１例で説明した固体撮像装置１が形成される。
また、上記各実施例の説明では、一つの画素トランジスタ部が一つの光電変換部から読み出された信号電荷を処理する構成について説明した。本発明は、一つの画素トランジスタ部が二つの光電変換部から読み出された信号電荷をそれぞれに処理する、いわゆる、２画素共有の構成にも適用できる。また、一つの画素トランジスタ部が四つの光電変換部から読み出された信号電荷をそれぞれに処理する、いわゆる、４画素共有の構成にも適用できる。
［固体撮像装置の適用例］
本発明の固体撮像装置を適用した撮像装置の構成の一例を、図３６のブロック図によって説明する。
本発明の固体撮像装置を適用した撮像装置の構成の一例を、図３６のブロック図によって説明する。
図３６に示すように、撮像装置３００は、撮像部３０１に固体撮像装置３１０を備えている。この撮像部３０１の集光側には像を結像させる集光光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部３０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置３１０には、前記固体撮像装置１，２を用いることができる。
本発明の撮像装置３００では、本願発明の固体撮像装置１，２を用いることから、固体撮像装置３１０の飽和電荷量の増大とノイズの低減を両立させることができるため、高感度で高画質な画像が得られるという利点がある。
また、上記撮像装置３００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明の固体撮像装置１，２は、上記のような撮像装置にも適用可能である。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１，２…固体撮像装置、１１…半導体基板、１２…絶縁層、１３…シリコン層、１４…画素トランジスタ部、２１…光電変換部、３１…ゲート絶縁膜、３２Ｔ…転送ゲート電極、３２Ａ…ゲート電極、３４Ａ，３５Ａ…ソース・ドレイン領域、ＦＤ…フローティングディフュージョン部、ＴＲＧ…転送ゲート
Claims (8)
- 半導体基板と、
前記半導体基板中でかつ前記半導体基板の表面側に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、
前記光電変換部に隣接した前記半導体基板上に形成されていて前記光電変換部から信号電荷を読み出す転送ゲートと、
前記半導体基板の前記光電変換部上に形成された絶縁層と、
前記絶縁層上に形成された第１シリコン層と、
前記絶縁層上に前記第１シリコン層を活性領域として形成されていて前記転送ゲートで読み出された信号電荷を増幅して出力する画素トランジスタ部を有する
固体撮像装置。 - 前記画素トランジスタ部はリセットトランジスタと増幅トランジスタと選択トランジスタを有し、
平面レイアウト上、前記増幅トランジスタの活性領域は前記光電変換部上に配置されている
請求項１記載の固体撮像装置。 - 前記絶縁層は、前記光電変換部の周辺の前記半導体基板上にも形成されていて、
前記光電変換部の形成領域を除く前記半導体基板上の前記絶縁層上に形成された前記第２シリコン層と、
前記絶縁層上に前記第２シリコン層を活性領域とするロジック回路部を有する
請求項１または請求項２記載の固体撮像装置。 - 前記画素トランジスタ部の画素トランジスタと前記ロジック回路部のトランジスタは、ＦｉｎＦＥＴで構成されている
請求項３記載の固体撮像装置。 - 半導体基板上に絶縁層を介してシリコン層が形成された基板を用い、
前記半導体基板中でかつ前記絶縁層側に光電変換部と、前記半導体基板に前記光電変換部を分離する素子分離領域を形成する工程と、
前記絶縁層上に前記シリコン層で画素トランジスタ部の活性領域を形成する工程と、
前記光電変換部に隣接する転送ゲートおよびフローティングディフュージョン部の形成領域上の前記シリコン層および前記絶縁層を除去して前記半導体基板を露出させる工程と、
前記シリコン層からなる活性領域表面と前記露出させた半導体基板表面にゲート絶縁膜を形成する工程と、
前記露出させた半導体基板上に前記ゲート絶縁膜を介して前記転送ゲートの転送ゲート電極を形成するとともに、前記活性領域上にゲート絶縁膜を介して前記画素トランジスタ部の画素トランジスタのゲート電極を形成する工程と、
前記転送ゲート電極の前記光電変換部側とは反対側の半導体基板にフローティングディフュージョン部を形成するとともに、前記画素トランジスタ部の活性領域にソース・ドレイン領域を形成する工程を有する
固体撮像装置の製造方法。 - 前記絶縁層上に前記シリコン層で画素トランジスタ部の活性領域を形成する工程で、前記絶縁層上に前記シリコン層でロジック回路部の活性領域を形成し、
前記転送ゲート電極と前記画素トランジスタのゲート電極を形成する工程で、前記ロジック回路部のトランジスタのゲート電極を形成し、
前記ロジック回路部のゲート電極の両側の活性領域にソース・ドレイン領域を形成する工程を有する
請求項５記載の固体撮像装置の製造方法。 - 前記各ゲート電極および前記転送ゲート電極はポリシリコンで形成される
請求項５または請求項６記載の固体撮像装置の製造方法。 - 前記ロジック回路部のゲート電極上およびソース・ドレイン領域上にシリサイド層を形成する工程を有する
請求項６記載の固体撮像装置の製造方法。
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