KR20100014170A - 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 촬상 장치 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 촬상 장치 Download PDF

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게이지 다따니
야스시 다떼시따
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소니 주식회사
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Abstract

본 발명은 고체 촬상 장치에 관한 것으로, 고체 촬상 장치는 반도체 기판에 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와, 상기 화소부의 주변에 배치된 주변 회로부를 포함하고, 상기 주변 회로부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 광전 변환부의 바로 위에 산화막이 배치된다.
반도체 기판, 화소부, 주변 회로부, MOS 트랜지스터, 게이트 절연막

Description

고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 촬상 장치 {SOLID-STATE IMAGING DEVICE, METHOD FOR MANUFACTURING SOLID-STATE IMAGING DEVICE, AND IMAGING APPARATUS}
본 발명은 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 촬상 장치에 관한 것이다.
반도체 기판에, 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와, 이 화소부의 주변에 형성된 주변 회로부를 갖는 CMOS 센서와 같은 고체 촬상 장치와 관련하여, 주변 회로부(로직 소자부)의 게이트 절연막은 소자의 미세화에 수반하여 박막화되어 오고 있다. 그것에 수반하여, 게이트 절연막의 터널 전류 증가가 문제가 된다. MOS 트랜지스터 기술에서는 게이트 절연막의 터널 전류를 억제하기 위해, 게이트 절연막으로 실리콘 산질화막(silicon oxynitride film)이 사용되고 있다(예를 들어, 일본 특허 제3752241호 참조).
CMOS 센서의 주변 회로부에 형성된 소자(MOS 트랜지스터)의 게이트 절연막으로 작용하는 실리콘 산질화막을 갖는 로직 트랜지스터를 적용했을 때, CMOS 센서의 성능을 악화시키지 않는 것이 바람직하다.
또한, 도 46에 도시한 바와 같이, 광전 변환부(예를 들어 포토다이오드)(21) 상에 실리콘 산질화막으로 이루어지는 게이트 절연막(31)을 남기면 게이트 절연막(31) 중의 고정 전하에 의해, 백색 흠집(white defect)을 악화시키는 문제가 있었다.
또한, 도 47에 도시한 바와 같이, 광전 변환부(예를 들어 포토다이오드)(21) 바로 위의 반사 방지부에 관해, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 3층 구조(도시하지 않음)가 실리콘 산화(SiO2)막/실리콘 질화(SiN)막/실리콘 산화(SiO2)막/실리콘 산질화막의 다중 구조가 되기 때문에, 광은 다중 반사하고, 분광의 리플 특성이 나빠진다. 또한, 리플 특성이 나빠지므로, 칩간의 분광의 변동이 커지는 문제가 생긴다.
또한, 다중 구조가 되기 때문에 최적화가 복잡해지는 문제가 있었다.
본 발명자는 주변 회로부의 MOS 트랜지스터의 게이트 절연막에 실리콘 산질화막을 적용했을 때, CMOS 센서의 광전 변환부(포토다이오드)의 성능을 악화시킨다는 점을 인식했다.
주변 회로부의 MOS 트랜지스터의 게이트 절연막에 실리콘 산질화막을 적용하고, 광전 변환부의 성능 열화를 억제하는 것이 바람직하다.
본 발명의 실시예에 따른 고체 촬상 장치는, 반도체 기판에, 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 형성된 주변 회로부를 갖고, 상기 주변 회로부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 광전 변환부의 바로 위에 산화막이 형성된다.
본 발명의 실시예에 따른 고체 촬상 장치에서는 주변 회로부 및 화소부의 게이트 절연막이 실리콘 산질화막으로 이루어지기 때문에, 터널 전류의 발생이 방지된다. 또한, 광전 변환부 바로 위는 실리콘 산질화막이 아니라, 산화막이 형성되어 있기 때문에, 실리콘 산질화막에서 문제가 되는 광전 변환부 바로 위의 막 내의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있다.
본 발명의 실시예에 따른, 반도체 기판에, 입사광을 광전 변환하여 전기 신 호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 형성된 주변 회로부를 포함하는 고체 촬상 장치의 제조 방법은, 상기 반도체 기판 상의 전체면에 실리콘 산질화막으로 이루어지는 게이트 절연막을 형성하는 단계와, 상기 화소부 및 상기 주변 회로부에 배치되는 MOS 트랜지스터의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와, 상기 각 게이트 전극 바로 아래의 게이트 절연막을 남기고 그 밖의 영역의 상기 게이트 절연막을 제거하는 단계를 포함한다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법에서는 주변 회로부 및 화소부에 배치된 MOS 트랜지스터의 게이트 절연막을 실리콘 산질화막으로부터 형성한다. 따라서, 터널 전류의 발생이 방지된다. 또한, 광전 변환부 바로 위의 실리콘 산질화막을 제거하기 때문에, 실리콘 산질화막 내의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있다.
본 발명의 실시예에 따른 촬상 장치는 입사광을 집광하는 집광 광학부와, 상기 집광 광학부에서 집광한 광을 수광하여 광전 변환하는 고체 촬상 장치와, 광전 변환된 신호를 처리하는 신호 처리부를 갖고, 상기 고체 촬상 장치는 반도체 기판에서, 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 형성된 주변 회로부를 갖고, 상기 주변 회로부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고, 상기 화소부의 광전 변환부의 바로 위에 산화막이 배치된다.
본 발명의 실시예에 따른 촬상 장치는 본 발명에 따른 고체 촬상 장치를 포 함한다. 따라서, 주변 회로부의 MOS 트랜지스터를 미세화할 수 있으므로 성능이 향상된다. 또한 각 화소의 광전 변환부에서의 백색 흠집, 암전류의 악화가 방지될 수 있다.
본 발명의 실시예에 따른 고체 촬상 장치와 관련하여, 터널 전류의 발생이 방지되기 때문에, 주변 회로부, 화소부의 트랜지스터 특성이 향상된다. 또한 광전 변환부에서의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있으므로, 화질의 향상이 도모된다는 이점이 있다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법과 관련하여, 터널 전류의 발생이 방지되기 때문에, 주변 회로부, 화소부의 트랜지스터 특성이 향상된다. 또한 광전 변환부에서의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있으므로, 화질의 향상이 도모된다는 이점이 있다.
본 발명의 실시예에 따른 촬상 장치와 관련하여, 본 발명의 실시에에 따른 고체 촬상 장치가 포함되기 때문에, 주변 회로부의 MOS 트랜지스터를 미세화할 수 있으므로 성능이 향상된다. 또한 각 화소의 광전 변환부에서의 백색 흠집, 암전류의 악화가 방지되므로, 화상 품질의 향상이 도모된다는 이점이 있다.
본 발명의 실시예에 따른 고체 촬상 장치의 제1 예를, 도 1의 화소부의 개략 구성 단면도 및 도 2의 주변 회로부의 개략 구성 단면도에 의해 설명한다. 도 1에 도시한 화소부 및 도 2에 도시한 주변 회로부는 동일한 반도체 기판에 형성된다.
도 1 및 도 2에 도시한 바와 같이, 반도체 기판(11)은 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부(21)를 구비한 화소부(12)와, 이 화소부(12)의 주변에 형성된 주변 회로부(13)를 갖는다. 화소부(12)와 주변 회로부(13)는 소자 분리 영역(14)에 의해 분리된다.
화소부(12)의 반도체 기판(11)에는 광전 변환부(21)가 형성된다. 이 광전 변환부(21)에 접속하여 전송 게이트(TRG), 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)가 차례로 직렬로 형성된다. 상기 광전 변환부(21)는 예를 들어 포토다이오드로 구성된다.
또한, 상기 전송 게이트(TRG) 및, 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp) 및 선택 트랜지스터(SEL)의 화소 트랜지스터는 소자 분리 영역(14)에 의해 분리된다.
따라서, 상기 증폭 트랜지스터(Amp)의 소스-드레인 영역(34)은 리세트 트랜지스터(RST)의 소스-드레인 영역(35)과 공통의 확산층으로 구성되고, 상기 증폭 트랜지스터(Amp)의 소스-드레인 영역(35)은 선택 트랜지스터(SEL)의 소스-드레인 영역(34)과 공통의 확산층으로 구성된다.
이와 관련하여, 상기 전송 게이트(TRG)와 상기 리세트 트랜지스터(RST) 사이에 소자 분리 영역(14)을 형성할 수 없고, 상기 전송 게이트(TRG)와 상기 리세트 트랜지스터(RST)에 공통인 확산층을 형성할 수 있다.
또한, 상기 화소부(12)의 트랜지스터군과 관련하여, 도시는 하고 있지 않지만, 상기 광전 변환부(21)에 접속하여 전송 게이트(TRG), 선택 트랜지스터(SEL), 증폭 트랜지스터(Amp), 리세트 트랜지스터(RST)가 차례로 직렬로 형성된다.
상기 화소부(12)의 MOS 트랜지스터(30)인 상기 전송 게이트(TRG), 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)의 각 게이트 절연막(31)은 실리콘 산질화막으로 이루어진다.
또한 상기 주변 회로부(13)의 각 MOS 트랜지스터의 절연막(51)은 실리콘 산질화막으로 이루어진다.
실리콘 산질화막은 실리콘 산화막과 비교하여 막 내에 플러스의 고정 전하를 갖는다.
상기 화소부(12)의 광전 변환부(21)의 바로 위에는 실리콘 산질화막이 형성되어 있지 않지만, 예를 들어 산화막(133), 산화막(134)으로 작용하는 실리콘 산화막이 형성된다.
이와 관련하여, 도 3의 개략 구성 단면도에 도시한 바와 같이, 화소부(12)에서, MOS 트랜지스터(30)인 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)는 소자 분리 영역(14)에 의해 분리될 수 있다. 이 경우, 트랜지스터의 배치는 상기 순서를 따를 필요가 없다.
상기 고체 촬상 장치(1)에서, 주변 회로부(13) 및 화소부(12)의 각 MOS 트랜지스터(50, 30)의 게이트 절연막(51, 31)이 실리콘 산질화막으로 구성된다. 따라서, 터널 전류의 증가를 억제할 수 있다. 또한, 광전 변환부(21) 바로 위에 실리콘 산질화막 대신에 산화막(133) 및 산화막(134)이 형성되어 있기 때문에, 실리콘 산질화막에서 문제로 된 광전 변환부(21) 바로 위의 막 내의 고정 전하에 의한 백 색 흠집의 악화를 방지할 수 있다.
다음에, 본 발명의 실시예에 따른 고체 촬상 장치의 제2 예를 도 4의 화소부의 개략 구성 단면도 및 도 5의 주변 회로부의 개략 구성 단면도에 의해 설명한다. 도 4에 도시한 화소부 및 도 5에 도시한 주변 회로부는 동일한 반도체 기판에 형성된다.
도 4 및 도 5에 도시한 바와 같이, 반도체 기판(11)은 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부(21)를 구비한 화소부(12)와, 이 화소부(12)의 주변에 형성된 주변 회로부(13)를 갖는다.
상기 화소부(12)의 반도체 기판(11)에 광전 변환부(21)가 형성된다. 이 광전 변환부(21)에 접속하여 전송 게이트(TRG), 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)가 차례로 직렬로 형성된다. 상기 광전 변환부(21)는 예를 들어 포토다이오드로 구성된다.
또한, 상기 전송 게이트(TRG)와, 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)의 화소 트랜지스터는 소자 분리 영역(14)에 의해 분리된다.
따라서, 상기 증폭 트랜지스터(Amp)의 소스-드레인 영역(34)은 리세트 트랜지스터(RST)의 소스-드레인 영역(35)과 공통의 확산층으로 작용하고, 상기 증폭 트랜지스터(Amp)의 소스-드레인 영역(35)은 선택 트랜지스터(SEL)의 소스-드레인 영역(34)과 공통의 확산층으로 작용한다.
이와 관련하여, 상기 전송 게이트(TRG)와 상기 리세트 트랜지스터(RST) 사이 에 소자 분리 영역(14)을 형성하지 않을 수 있고, 상기 전송 게이트(TRG)와 상기 리세트 트랜지스터(RST)에 공통의 확산층이 형성될 수 있다.
또한, 상기 화소부(12)의 트랜지스터군과 관련하여, 도시는 하고 있지 않지만, 상기 광전 변환부(21)에 접속하여 전송 게이트(TRG), 선택 트랜지스터(SEL), 증폭 트랜지스터(Amp), 리세트 트랜지스터(RST)가 차례로 직렬로 형성될 수 있다.
상기 화소부(12)의 MOS 트랜지스터(30)인 상기 전송 게이트(TRG), 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)의 각 게이트 절연막(31)은 실리콘 산질화막으로 이루어진다. 이 게이트 절연막(31)은 각 게이트 전극(32)의 측면에 형성된 제1 측벽(33)의 바로 아래에도 형성된다.
또한, 상기 주변 회로부(13)의 각 MOS 트랜지스터(50)의 게이트 절연막(51)은 실리콘 산질화막으로 이루어진다. 이 게이트 절연막(51)은 각 게이트 전극(52)의 측면에 형성된 제2 측벽(53)의 바로 아래에도 형성된다.
실리콘 산질화막은 실리콘 산화막과 비교하여 막 내에 플러스의 고정 전하를 갖는다.
상기 화소부(12)의 광전 변환부(21)의 바로 위에 실리콘 산질화막이 형성되지 않지만, 예를 들어 산화막(134)으로 작용하는 실리콘 산화막이 형성된다.
이와 관련하여, 도 6의 개략 구성 단면도에 도시한 바와 같이, 화소부(12)에서 MOS 트랜지스터(30)인 리세트 트랜지스터(RST), 증폭 트랜지스터(Amp), 선택 트랜지스터(SEL)는 소자 분리 영역(14)에 의해 분리될 수 있다. 이 경우, 트랜지스터의 배치는 상기 순서를 따를 필요가 없다.
상기 고체 촬상 장치(2)에서, 주변 회로부(13) 및 화소부(12)의 각 MOS 트랜지스터(50, 30)의 게이트 절연막(51, 31)이 실리콘 산질화막으로 이루어진다. 따라서, 터널 전류의 증가를 억제할 수 있다. 또한, 광전 변환부(21) 바로 위에 실리콘 산질화막 대신에 산화막(134)이 형성되어 있기 때문에, 실리콘 산질화막에 대해서 문제로 된 광전 변환부(21) 바로 위의 막 내의 고정 전하로 인한 백색 흠집 및 암전류의 악화를 방지할 수 있다.
이와 관련하여, 고체 촬상 장치(2)에서, 각 제1 및 제2 측벽(33, 53)의 바로 아래에 실리콘 산질화막으로 이루어지는 게이트 절연막(31, 51)이 남는다. 결과적으로, 상기 제1 예의 고체 촬상 장치(1)의 것과 비교해서 전송 게이트(TRG) 단부의 플러스의 고정 전하로 인한 백색 흠집 악화가 발생할 우려가 있다. 그러나, 종래 고체 촬상 장치와 비교해서 고정 전하로 인한 백색 흠집의 악화를 억제할 수 있다.
다음에, 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법을 도 7 내지 도 40의 제조 공정 단면도에 의해 설명한다.
도 7에 도시한 바와 같이, 예를 들어 실리콘 기판이 반도체 기판(11)으로 사용한다.
상기 반도체 기판(11) 상에 패드 산화막(111)과 실리콘 질화막(112)을 형성한다.
상기 패드 산화막(111)은 예를 들어 열산화법에 의해 반도체 기판(11) 표면의 산화를 통해 형성한다. 이 패드 산화막(111)은 예를 들어 15㎚의 두께로 형성된다.
다음에, 예를 들어 저압 CVD(LP-CVD)법에 의해 상기 패드 산화막(111) 상에 실리콘 질화막(112)을 형성한다. 이 실리콘 질화막(112)은 예를 들어 160㎚의 두께로 형성된다.
상기 설명한 구성에서, 이 구조는 실리콘 질화막/패드 산화막이다. 그러나, 그 구조는 실리콘 질화막/폴리실리콘막 또는 아몰퍼스 실리콘막/패드 산화막일 수 있다.
다음에, 도 8에 도시한 바와 같이, 상기 실리콘 질화막(112) 상에 소자 분리 영역을 형성하는 영역에 개구부를 갖는 레지스트 마스크(도시하지 않음)를 형성한 다. 그 후, 에칭에 의해 상기 실리콘 질화막(112) 및 상기 패드 산화막(111)에 개구부(113)를 형성한다.
상기 에칭과 관련하여, 예를 들어 반응성 이온 에칭(RIE : Reactive Ion Etching) 장치 또는 전자 사이클로트론 공명(ECR : Electron Cyclotron Resonance) 에칭 장치 등을 사용할 수 있다. 가공 후, 애싱 장치 등에 의해 상기 레지스트 마스크가 제거된다.
다음에, 도 9에 도시한 바와 같이, 상기 실리콘 질화막(112)을 에칭 마스크로 사용하여 상기 반도체 기판(11)에 소자 분리홈[제1 소자 분리홈(114), 제2 소자 분리홈(115)]을 형성한다. 이 에칭에서, 예를 들어 RIE 장치 또는 ECR 에칭 장치 등을 사용한다.
우선, 주변 회로부(및 화소부)의 제2 소자 분리홈(115)[및 제1 소자 분리홈(114)]의 제1 에칭을 행한다. 이때, 각 제1, 제2 소자 분리홈(114, 115)의 깊이 는 50㎚ 내지 160㎚이다.
도시는 하지 않았지만, 화소부 상에 레지스트 마스크를 형성하고, 또한 주변 회로부만 제2 소자 분리홈(115)의 깊이를, 예를 들어 0.3㎛로 형성하는 방식으로 주변 회로부만 관련하여 제2 에칭이 소자 분리홈(115)을 연장하도록 더 수행된다. 그 후, 레지스트 마스크를 제거한다.
상술된 바와 같이, 화소부의 제1 소자 분리홈(114)의 깊이를 얕게 함으로써, 에칭 손상에 의한 백색 흠집을 억제하는 효과가 있다. 제1 소자 분리홈(114)의 깊이를 얕게 함으로써, 광전 변환부의 유효 면적이 증대되기 때문에, 포화 전하량(Qs)이 커지는 효과가 있다. 고속 동작을 실현하기 위해 주변 회로부의 제2 소자 분리 영역의 STI 깊이를 증가시켜 배선과 기판 사이의 기생 용량(parasitic capacitance)을 저감시키고 있다.
다음에, 도시는 하지 않았지만, 라이너막을 형성한다. 이 라이너막은 예를 들어 약 800℃ 내지 900℃의 열산화에서 형성된다. 상기 라이너막은 실리콘 산화막, 질소를 포함한 실리콘 산화막 또는 CVD 실리콘 질화막일 수 있다. 그 막 두께는 약 4㎚ 내지 10㎚로 특정된다.
도시는 하지 않았지만, 암전류(dark current)를 억제하기 위해 레지스트 마스크를 사용하여 화소부(12)에 붕소(B) 이온을 주입한다. 그 이온 주입 조건은 일례로서, 주입 에너지를 약 10keV 로 설정하고, 도즈량을 1×1012/㎠ 내지 1×1014/㎠로 설정한다. 화소부 내에 소자 분리 영역이 형성되는 제1 소자 분리홈(114) 주위 의 붕소 농도가 높을수록 암전류가 억제되고, 기생 트랜지스터 동작이 억제된다. 그러나, 붕소의 농도를 지나치게 높게 하면, 광전 변환부를 형성하는 포토다이오드의 면적이 작아지고, 포화 전하량(Qs)이 작아진다. 따라서, 붕소 농도는 상기 도즈량이 되도록 특정된다.
다음에, 도 10에 도시한 바와 같이, 상기 제2 소자 분리홈(115)[및 제1 소자 분리홈(114)]의 내부를 매립하도록, 상기 실리콘 질화막(112) 상에 절연막을 형성한다. 이 절연막은 예를 들어 고밀도 플라즈마 CVD법에 의해 실리콘 산화의 증착을 통해 형성된다.
그 후, 상기 실리콘 질화막(112) 상의 잉여의 절연막을, 예를 들어 화학적 기계 연마(CMP)에 의해 제거하고, 절연막을 제2 소자 분리홈(115)[및 제1 소자 분리홈(114)]의 내부에 남기고 상기 절연막으로부터 제2 소자 분리 영역(15)[제1 소자 분리 영역(14)]을 형성한다. 상기 CMP에서, 실리콘 질화막(112)이 스토퍼로서 작용하고, CMP를 정지시킨다.
제1 소자 분리 영역(14)은 주변 회로부(13)의 제2 소자 분리 영역(15)보다 얕게 형성된다. 그러나, 스토퍼가 동일한 실리콘 질화막(112)이기 때문에, 소자 분리의 돌출량은 제2 소자 분리 영역(15)의 돌출량과 동일하게 되도록 특정된다. 여기서, 제1 소자 분리 영역(14)의 돌출량과 제2 소자 분리 영역(15)의 돌출량과 관련하여, 제조 가공 정밀도에 기초하는 가공 변동의 범위 내의 돌출량은 동일하게 되도록 결정된다. 즉, 홈(trench) 가공에서 마스크로서 사용하는 실리콘 질화막(112)의 막 두께와 관련하여, 일반적으로 약 160㎚의 두께를 가진 실리콘 질화막 에 대해서 웨이퍼의 면내 변동은 약 10％ 이다. 화학 기계 연마(CMP)에 의한 연마 변동은 약 ±20㎚ 내지 ±30㎚이다. 따라서, 화소부의 변동과 주변 회로부의 변동이 동일해지도록 연구되어도, 20㎚ 내지 30㎚ 정도 변동할 수 있다. 결과적으로, 엄밀히 관찰하여 칩면 내의 어딘가에서 화소부와 주변 회로부를 비교한 경우, 완전하게 동일한 돌출 높이가 아니라고 해도, 화소부와 주변 회로부 사이의 돌출 높이의 차가 30㎚ 이내에 있으면, 본 발명에서는 높이가 동일하다고 간주된다.
최종적으로는 제1 소자 분리 영역(14)과 제2 소자 분리 영역(15)의 돌출 높이는 예를 들어 실리콘 표면으로부터 약 0 내지 20㎚의 낮은 레벨로 설정된다.
다음에, 도 11에 도시한 바와 같이, 반도체 기판(11) 표면으로부터의 제1 소자 분리 영역(14)의 높이를 조정하기 위해, 산화막의 웨트 에칭을 행한다. 산화막의 에칭량은 예를 들어 40㎚ 내지 100㎚로 특정된다.
계속해서, 상기 실리콘 질화막(112)[도 10 참조]을 제거하여, 패드 산화막(111)을 노출시킨다. 상기 실리콘 질화막(112)은 예를 들어 열 인산(hot phosphoric acid)으로 웨트 에칭에 의해 제거된다.
다음에, 도 12에 도시한 바와 같이, p웰을 형성하는 영역 상에 개구부를 형성한 레지스트 마스크(도시하지 않음)를 사용하여, 패드 산화막(111)을 배치한 상태에서, 이온 주입에 의해 반도체 기판(11)에 p웰(121)을 형성한다. 또한, 채널 이온 주입을 행한다. 그 후, 상기 레지스트 마스크를 제거한다.
또한, n웰을 형성하는 영역 상에 개구부를 구비한 레지스트 마스크(도시하지 않음)를 사용하여, 패드 산화막(111)을 배치한 상태에서, 이온 주입에 의해, 반도 체 기판(11)에 n웰(123)을 형성한다. 또한, 채널 이온 주입을 행한다. 그 후, 상기 레지스트 마스크를 제거한다.
상기 p웰(121)의 이온 주입은 이온 주입종으로 붕소(B)를 사용하고, 주입 에너지를 예를 들어 200keV, 도즈량을 예를 들어 1×1013cm-2로 설정하여 행한다. 상기 p웰(121)의 채널 이온 주입은 이온 주입종에 붕소(B)를 사용하고, 주입 에너지를 예를 들어 10keV 내지 20keV, 도즈량을 예를 들어 1×1011cm-2 내지 1×1013cm-2로 설정하여 행한다.
상기 n웰(123)의 이온 주입은 이온 주입종으로 예를 들어 인(P)을 사용하고, 주입 에너지를 예를 들어 200keV, 도즈량을 예를 들어 1×1013cm-2로 설정하여 행한다. 상기 n웰(123)의 채널 이온 주입은 이온 주입종으로 예를 들어 비소(As)를 사용하고, 주입 에너지를 예를 들어 100keV, 도즈량을 예를 들어 1×1011cm-2 내지 1×1013cm-2로 설정하여 행한다.
또한, 도시는 하지 않았지만, 광전 변환부에 포토다이오드를 형성하는 이온 주입을 행하고, p형 영역을 형성한다. 예를 들어, 광전 변환부가 형성되는 반도체 기판의 표면에 붕소(B)의 이온 주입을 행하고, 깊은 영역에 비소(As) 또는 인(P)을 이온 주입하여 상기 p형 영역의 하부에 접합하는 n형 영역을 형성한다. 이와 같이 하여, pn 접합의 광전 변환부를 형성한다.
다음에, 도 13에 도시한 바와 같이, 패드 산화막(111)[도 12 참조]을 예를 들어 웨트 에칭에 의해 제거한다.
이어서, 반도체 기판(11) 상에, 고전압용의 후막의 게이트 절연막(51H)을 형성한다. 막 두께는 전원 전압 3.3V용 트랜지스터에 대해 약 7.5㎚, 2.5V용 트랜지스터에 대해 약 5.5㎚이다. 그 후, 고전압용의 후막의 게이트 절연막(51H) 상에 레지스트 마스크(도시하지 않음)를 형성하고, 저전압용 트랜지스터 영역에 형성된 후막의 게이트 절연막(51H)을 제거한다.
상기 레지스트 마스크를 제거한 후, 반도체 기판(11) 상에, 저전압용 트랜지스터 영역에 박막의 게이트 절연막(51L)을 형성한다. 전원 전압 1.0V 용 트랜지스터의 막 두께는 약 1.2㎚ 내지 1.8㎚로 특정된다. 동시에, 화소부의 트랜지스터 형성 영역에도 박막의 게이트 절연막(도시하지 않음)이 실리콘 산질화막으로부터 형성된다.
실리콘 산질화막은 실리콘 산화막과 비교하여 막 내에 플러스의 고정 전하를 갖는다.
상기 실리콘 산질화막은 예를 들어 일산화이질소(N2O) 또는 산화질소(NO) 또는 이산화질소(NO2)로 되는 질소 원자를 포함한 분위기에서 형성된다. 예를 들어 열산화와 플라즈마 질화법, 열 산질화법 등이 채용된다. 이와 관련하여, 실리콘 기판을 간단하게 직접 열 질화하면, 공정수가 감소하는 장점이 있지만, 실리콘(Si) 계면에 다량의 질소가 분포되어, 디바이스 성능을 열화시킨다. 또한 계면 준위(interface state) 증가에 수반하는 이동도의 악화를 야기한다. 따라서, 열산화 와 플라즈마 질화법에 의한 성막이 바람직하다.
또한, PMOS의 NBTI를 악화시켜, 신뢰성 저하를 야기하는 문제가 있다. 이와 관련하여, 고전압 트랜지스터의 산화막은 실리콘 산질화막에 의해 증가되고 질소가 도입되어, 플러스의 고정 전하를 발생시킬 수도 있다.
상기 플러스의 고정 전하는 순수한 산화막으로부터 게이트 절연막을 형성한 경우와 비교해서 nMOSFET의 임계값 전압(Vth)을 낮게, pMOSFET의 임계값 전압(Vth)을 높게 시프트시킨다.
또한, 게이트 절연막을 실리콘 산질화막으로 특정하는 경우 물리적인 막 두께가 두꺼워지지만, 유전율 상수가 증가하기 때문에 전기적인 등가 산화막 두께는 얇아지고, 게이트 누설 전류를 낮게 할 수 있다.
또한, pMOSFET의 게이트 전극용으로 폴리실리콘을 사용한 경우, 게이트 전극 내의 붕소(B)가 게이트 절연막을 관통하는 것을 방지하고, pMOSFET의 특성 변동을 억제하는 효과가 있다.
상기 실리콘 산질화막은 막 두께 3.5㎚ 이하이며, 게이트 길이 0.18㎛ 이하의 세대에서 사용되고 있다. 이러한 실리콘 산질화막은 실리콘(Si) 계면에서 고질소 농도를 갖고, 따라서 통상의 열산화를 행하고 플라즈마 질화함으로써 열산화막 표면 근방에 질소 농도를 높게, 실리콘(Si) 계면에서 농도를 최소화하는 방법이 바람직하다. 플라즈마 질화 직후, RTA에 의해 막질이 개선된다.
일반적으로, 플라즈마 질화에 의한 방법은 막 두께가 2.5㎚ 이하, 게이트 길이 0.15㎛ 이하의 세대에서 사용된다. 실리콘 기판을 직접 질화 및 산화하여 실리 콘 산질화막을 형성하는 방법에 의한 것과 비교해서, 열산화막을 형성한 후에 플라즈마 질화하는 방법이 촬상 소자의 특성을 크게 향상시킬 수 있다.
이후, 도면에서, 편의상, 후막의 게이트 절연막(51H)과 박막의 게이트 절연막(51L)을 동등한 막 두께로 도시한다.
다음에, 도 14의 화소부의 단면도 및 도 15의 주변 회로부의 단면도에 도시한 바와 같이, 게이트 절연막[51(51H, 51L)], 게이트 절연막(31) 상에 게이트 전극 형성막(131)을 형성한다. 상기 게이트 전극 형성막(131)은 예를 들어 LP-CVD법에 의해 폴리실리콘을 증착하여 형성한다. 증착막 두께는 기술 노드에 의존하지만, 90㎚ 노드에 대해 150㎚ 내지 200㎚로 특정된다.
일반적으로, 막 두께는 가공의 제어성으로부터 게이트 어스펙트비의 증가를 방지하기 위해 노드마다 얇아지는 경향이 있다.
이와 관련하여, 게이트 공핍화(depletion)에 대한 대책으로서 폴리실리콘 대신에 실리콘 게르마늄(SiGe)을 사용할 수 있다. 이 게이트 공핍화라 함은 게이트 산화막의 막 두께가 박막화되는데 수반하여, 게이트 산화막의 물리적인 막 두께의 영향뿐만 아니라 게이트 폴리실리콘 내의 공핍층의 막 두께의 영향이 중대해져서, 게이트 산화막의 실효적인 막 두께가 얇아지지 않아, 트랜지스터 성능이 떨어지게 되는 문제이다.
다음에, 도 16의 화소부의 단면도 및 도 17의 주변 회로부의 단면도에 도시한 바와 같이, 게이트 공핍화에 대한 대책을 행한다. 우선, pMOS 트랜지스터의 형성 영역 상에 레지스트 마스크(132)를 형성하고, nMOS 트랜지스터의 형성 영역의 상기 게이트 전극 형성막(131)은 n형 불순물로 도핑된다. 이 도핑은 예를 들어 인(P) 또는 비소(As)를 이온 주입하여 행한다. 이온 주입량은 약 1×1015/㎠ 내지 1×1016/㎠이다. 그 후, 상기 레지스트 마스크(132)를 제거한다.
계속해서, 도시는 하고 있지 않지만, nMOS 트랜지스터의 형성 영역 상에 레지스트 마스크(도시하지 않음)를 형성하고, pMOS 트랜지스터의 형성 영역의 상기 게이트 전극 형성막(131)은 p형 불순물로 도핑된다. 이 도핑은 예를 들어 붕소(B) 또는 이불화붕소(BF2) 또는 인듐(In)을 이온 주입하여 행한다. 이온 주입량은 약 1×1015/㎠ 내지 1×1016/㎠이다. 그 후, 상기 레지스트 마스크를 제거한다.
상기 이온 주입은 어느 쪽을 먼저 행해도 된다.
상기 각 이온 주입과 관련하여, 이온 주입한 불순물이 게이트 절연막의 바로 아래에 관통하는 것을 방지하기 위해, 질소(N2)의 이온 주입을 조합할 수 있다.
다음에, 도 18의 화소부의 단면도 및 도 19의 주변 회로부의 단면도에 도시한 바와 같이, 상기 게이트 전극 형성막(131) 상에 각 게이트 전극을 형성하기 위한 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 에칭 마스크로서 사용한 반응성 이온 에칭에 의해, 상기 게이트 전극 형성막(131)을 에칭 가공하여 화소부(12)의 각 MOS 트랜지스터의 게이트 전극(32), 주변 회로부(13)의 각 MOS 트랜지스터의 게이트 전극(52)을 형성한다.
다음에, 도 20의 화소부의 단면도 및 도 21의 주변 회로부의 단면도에 도시 한 바와 같이, 상기 게이트 전극(32, 52)의 바로 아래 영역의 게이트 절연막(31, 51)을 남기고, 그 밖의 영역의 상기 게이트 절연막(31, 51)을 제거한다. 게이트 절연막(31, 51)의 제거는 기판으로의 에칭 손상을 방지하기 위해 웨트 에칭으로 행하는 것이 바람직하다.
다음에, 도 22의 화소부의 단면도 및 도 23의 주변 회로부의 단면도에 도시한 바와 같이, 상기 각 게이트 전극(32, 52)의 표면을 산화하여 산화막(133)을 형성한다.
상기 산화막(133)의 막 두께는 예를 들어 1㎚ 내지 10㎚로 특정된다. 또한, 상기 산화막(133)은 상기 게이트 전극(32, 52)의 측벽과 함께 상면 상에 형성된다.
또한, 상기 산화 공정에서 상기 게이트 전극(32, 52)의 엣지 부분을 둥글게 함으로써, 산화막의 내압(voltage resistance)을 개선할 수 있는 효과가 있다.
또한, 상기 열처리가 행해짐으로써, 에칭 손상을 저감할 수 있다.
또한, 상기 게이트 전극 가공에서, 광전 변환부(21) 상에 배치된 상기 게이트 절연막이 제거되어도, 광전 변환부(21) 상에도 상기 산화막(133)이 형성된다. 결과적으로, 다음 공정의 리소그래피 기술에서 레지스트막을 형성했을 때에, 실리콘 표면에 직접 부착은 방지된다. 이에 따라, 이 레지스트에 의한 오염을 방지할 수 있다. 따라서, 이는 화소부(12)의 광전 변환부(21)에 대해 백색 흠집의 발생을 방지하는 대책이 된다.
다음에, 도 24의 화소부의 단면도 및 도 25의 주변 회로부의 단면도에 도시한 바와 같이, 화소부(12)의 각 MOS 트랜지스터의 LDD(38, 39) 등을 형성하는 동시 에, 주변 회로부(13)의 각 MOS 트랜지스터의 LDD(61, 62, 63, 64) 등을 형성한다. 이때, 리세트 트랜지스터의 LDD(39)와 증폭 트랜지스터의 LDD(38)는 공통의 확산층으로 형성되고, 증폭 트랜지스터의 LDD(39)와 선택 트랜지스터의 LDD(38)는 공통의 확산층으로 형성된다.
우선, 주변 회로부(13)에 형성되는 NMOS 트랜지스터에 관해서는 각 게이트 전극[52(52N)]의 양측에서의 반도체 기판(11)에 포켓 확산층(65, 66)을 형성한다. 이 포켓 확산층(65, 66)은 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 이불화붕소(BF2) 또는 붕소(B) 또는 인듐(In)을 사용한다. 도즈량을 예를 들어 1×1012/㎠ 내지 1×1014/㎠로 설정한다.
또한 각 게이트 전극[52(52N)]의 양측에서의 반도체 기판(11)에 LDD(61, 62)를 형성한다. LDD(61, 62)는 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 비소(As) 또는 인(P)을 사용한다. 도즈량을 예를 들어 1×1013/㎠ 내지 1×1015/㎠로 설정한다.
상기 화소부(12)에 형성되는 MOS 트랜지스터에 관해서는 각 게이트 전극(32)의 양측에서의 반도체 기판(11)에 LDD(38, 39)를 형성한다. LDD(38, 39)는 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 비소(As) 또는 인(P)을 사용한다. 도즈량을 예를 들어 1×1013/㎠ 내지 1×1015/㎠로 설정한다. 또한, 포켓 확산층을 형성할 수도 있다.
상기 화소부(12)에 형성되는 MOS 트랜지스터에 관해서는 공정 삭감의 관점에서, LDD를 형성하지 않아도 된다. 이와 달리, 주변 회로부(13)에 형성되는 MOS 트랜지스터의 LDD 이온 주입과 이 이온 주입을 결합할 수도 있다.
주변 회로부(13)의 PMOS 트랜지스터의 형성 영역에 관해서는 각 게이트 전극(52)(52P)의 양측에서의 반도체 기판(11)에 포켓 확산층(67, 68)을 형성한다. 이 포켓 확산층(67, 68)은 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 비소(As) 또는 인(P)을 사용한다. 도즈량을 예를 들어 1×1012/㎠ 내지 1×1014/㎠로 설정한다.
또한 각 게이트 전극[52(52P)]의 양측에서의 반도체 기판(11)에 LDD(63, 64)를 형성한다. LDD(63, 64)는 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 이불화붕소(BF2) 또는 붕소(B) 또는 인듐(In)을 사용한다. 도즈량을 예를 들어 1×1013/㎠ 내지 1×1015/㎠로 설정한다.
또한, 주변 회로부의 NMOS 트랜지스터, PMOS 트랜지스터의 포켓 이온 주입 전에, 주입의 채널링 억제 기술로서, 예를 들어 게르마늄(Ge)을 이온 주입하는 것 등으로 프리아몰퍼스화를 행해도 된다. 또한, LDD 형성 후, TED(Transient Enhanced Diffusion) 등을 야기하는 주입 결함을 작게 하기 위해, 약 800℃ 내지 900℃ 정도의 급속 열 어닐링링(RTA) 처리를 추가할 수도 있다.
다음에, 도 26의 화소부의 단면도 및 도 27의 주변 회로부의 단면도에 도시 한 바와 같이, 화소부(12) 및 주변 회로부(13)의 전체면에 실리콘 산화(SiO2)막(134)을 형성한다. 이 실리콘 산화막(134)은 예를 들어, 비도핑 실리케이트 글래스(NSG) 또는 LP-TEOS(low pressure tetra ethyl ortho silicate) 또는 고온 산화(HTO)막의 증착막으로 형성된다. 상기 실리콘 산화막(134)은 예를 들어 5㎚ 내지 20㎚의 막 두께로 형성된다.
다음에, 상기 실리콘 산화막(134) 상에 실리콘 질화막(135)을 형성한다. 이 실리콘 질화막(135)으로, 예를 들어 LP-CVD에 의해 형성된 실리콘 질화막을 사용한다. 그 막 두께는 예를 들어 10㎚ 내지 100㎚로 한다.
상기 실리콘 질화막(135)은 저온에서 성막할 수 있는 원자층 증착법에 의해 성막된 ALD 실리콘 질화막일 수 있다.
상기 실리콘 질화막(135)의 바로 아래의 상기 실리콘 산화막(134)과 관련하여, 화소부(12)의 광전 변환부(21) 상에 그 막 두께가 얇을수록 광반사를 방지하므로, 광전 변환부(21)의 감도가 좋아진다.
다음에, 필요에 따라서, 상기 실리콘 질화막(135) 상에 3층째의 실리콘 산화(SiO2)막(136)을 증착한다. 이 실리콘 산화막(136)은 NSG 또는 LP-TEOS 또는 HTO등의 증착막으로부터 형성된다. 이 실리콘 산화막(136)은 예를 들어 10㎚ 내지 100㎚의 막 두께로 형성된다.
따라서, 측벽 형성막(137)은 실리콘 산화막(136)/실리콘 질화막(135)/실리콘 산화막(134)의 3층 구조막으로 된다. 이와 관련해서, 이 측벽 형성막(137)은 실리 콘 질화막/실리콘 산화막의 2층 구조막일 수 있다. 이하, 3층 구조막의 측벽 형성막(137)을 설명한다.
다음에, 도 28의 화소부의 단면도 및 도 29의 주변 회로부의 단면도에 도시한 바와 같이, 최상층에 배치되어 있는 상기 실리콘 산화막(136)을 에치백(etch back)하여, 각 게이트 전극(32, 52) 등의 측부측에 남긴다. 상기 에치백은 예를 들어 반응성 이온 에칭(RIE)에 의해 행한다. 이 에치백에서는 상기 실리콘 질화막(135)에 의해 에칭이 정지된다. 이와 같이, 상기 실리콘 질화막(135)에 의해 에칭이 정지되기 때문에, 화소부(12)의 광전 변환부(21)로의 에칭 손상을 저감할 수 있으므로, 백색 흠집을 저감할 수 있다.
다음에, 도 30의 화소부의 단면도 및 도 31의 주변 회로부의 단면도에 도시한 바와 같이, 화소부(12)의 광전 변환부(21) 상의 전체면 및 전송 게이트(TRG) 상의 일부에 레지스트 마스크(138)를 형성한다.
그 후, 상기 실리콘 질화막(135), 상기 실리콘 산화막(134)을 에치백하여, 각 게이트 전극(32, 52)의 측벽부에 실리콘 산화막(134), 실리콘 질화막(135), 실리콘 산화막(136)으로 이루어지는 제1 측벽(33), 제2 측벽(53)을 형성한다. 이때, 광전 변환부(21) 상의 실리콘 질화막(135), 실리콘 산화막(134)은 레지스트 마스크(142)로 피복되어 있으므로, 에칭되지 않는다.
다음에, 도 32의 화소부의 단면도 및 도 33의 주변 회로부의 단면도에 도시한 바와 같이, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역 상을 개방한 레지스트 마스크(도시하지 않음)를 형성하고, 이것을 사용하여 이온 주입에 의해, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역에 깊은 소스-드레인(Deep Source-Drain) 영역[54(54N), 55(55N)]을 형성한다. 즉, 각 게이트 전극(52)의 양측에, 상기 LDD(58, 59) 등을 통해, 반도체 기판(11)에 상기 소스-드레인 영역(54N, 55N)이 형성된다. 상기 소스-드레인 영역(54N, 55N)은 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 비소(As) 또는 인(P)을 사용한다. 도즈량을 예를 들어 1×1015/㎠ 내지 1×1016/㎠로 설정한다. 그 후, 상기 레지스트 마스크를 제거한다.
다음에, 화소부(12)의 NMOS 트랜지스터의 형성 영역 상을 개방한 레지스트 마스크(도시하지 않음)를 형성하고, 이것을 사용하여 이온 주입에 의해, 화소부(12)의 NMOS 트랜지스터의 형성 영역에 깊은 소스-드레인(Deep Source-Drain) 영역(34, 35)을 형성한다. 즉, 각 게이트 전극(32)의 양측에, 상기 LDD(38, 39) 등을 통해, 반도체 기판(11)에 상기 소스-드레인 영역(34, 35)이 형성된다. 상기 소스-드레인 영역(34, 35)은 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 비소(As) 또는 인(P)을 사용한다. 도즈량을 예를 들어 1×1015/㎠ 내지 1×1016/㎠로 설정한다. 그 후, 상기 레지스트 마스크를 제거한다.
이 이온 주입은 상기 주변 회로부의 NMOS 트랜지스터의 상기 소스-드레인 영역(54N, 55N)을 형성하는 이온 주입과 결합할 수 있다.
상기 이온 주입에서, 상기 증폭 트랜지스터의 소스-드레인 영역(34)은 리세트 트랜지스터의 소스-드레인 영역(35)과 공통의 확산층으로서 형성되고, 상기 증폭 트랜지스터의 소스-드레인 영역(35)은 선택 트랜지스터의 소스-드레인 영역(34) 과 공통의 확산층으로서 형성된다.
종래 기술에서 설명한 국제 공개 WO2003/096421호 공보에 기재된 소스-드레인 영역의 형성에서는 3층의 막을 통과하는 이온 주입과 막이 형성되어 있지 않은 상태에서의 이온 주입이 수행되고, 따라서, 이들을 결합하기가 어렵다.
다음에, 주변 회로부(13)의 PMOS 트랜지스터의 형성 영역 상을 개방한 레지스트 마스크(도시하지 않음)를 형성하고, 이것을 사용하여 이온 주입에 의해, 주변 회로부(13)의 PMOS 트랜지스터의 형성 영역에 깊은 소스-드레인(Deep Source-Drain) 영역[54(54P), 55(55P)]을 형성한다. 즉, 각 게이트 전극(52)의 양측에, 상기 LDD(60, 61) 등을 통해, 반도체 기판(11)에 상기 소스-드레인 영역(54P, 55P)이 형성된다. 상기 소스-드레인 영역(54P, 55P)은 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들어 붕소(B) 또는 이불화붕소(BF2)를 사용한다. 도즈량을 예를 들어 1×1015/㎠ 내지 1×1016/㎠로 설정한다. 그 후, 상기 레지스트 마스크를 제거한다.
다음에, 각 소스-드레인 영역의 활성화 어닐링(activation annealing)을 행한다. 이 활성화 어닐링은 예를 들어 약 800℃ 내지 1100℃에서 행한다. 이 활성화 어닐링을 행하는 장치로서, 예를 들어 급속 열 어닐링(RTA) 장치, 스파이크-RTA 장치 등을 사용할 수 있다.
상기 소스-드레인 영역의 활성화 어닐링 전에, 광전 변환부(21)를 피복하는 측벽 형성막(137)이 화소부(12)의 MOS 트랜지스터의 게이트 전극(32) 상에서, 측벽 형성막(137)에 의해 형성된 측벽(33)으로부터 절단된다. 결과적으로, 상기 종래 기술에서 설명한 응력 기억 기술(SMT)에 기인한 응력(Stress)에 의한 악화가 발생되지 않는다.
따라서, 백색 흠집, 랜덤 노이즈 등을 개선할 수 있다.
또한, 광전 변환부(21)는 측벽 형성막(137)으로 덮여 있고, 소스-드레인 영역을 형성하는 이온 주입시의 레지스트 마스크는 측벽 형성막(137)을 통해 광전 변환부(21) 상에 형성된다. 따라서, 레지스트 마스크는 광전 변환부(21) 표면에 직접 부착이 되지 않는다. 결과적으로, 광전 변환부(21)는 레지스트 중의 오염 물질에 의해 오염되는 일이 없으므로, 백색 흠집, 암전류 등의 증가를 억제할 수 있다.
또한, 소스-드레인 영역을 형성하는 이온 주입에서는, 막을 통과하지 않고 이온 주입이 수행되어, 표면에서 고농도가 보장되면서 깊이를 설정할 수 있다. 이로 인해, 소스-드레인 영역의 직렬 저항의 증가를 억제할 수 있다.
또한, 상기 광전 변환부(21)를 피복하는 상기 측벽 형성막(137)은 다음 공정에서 제1 실리사이드 블록막(71)으로서 사용된다.
다음에, 도 34의 화소부의 단면도 및 도 35의 주변 회로부의 단면도에 도시한 바와 같이, 화소부(12) 및 주변 회로부(13) 상의 전체면에 제2 실리사이드 블록막(72)을 형성한다. 제2 실리사이드 블록막(72)은 실리콘 산화(SiO2)막(138)과 실리콘 질화(Si3N4)막(139)의 적층막으로 이루어진다. 예를 들어, 상기 실리콘 산화막(138)은 예를 들어 5㎚ 내지 40㎚의 막 두께로 형성되어 있고, 상기 실리콘 질화 막(139)은 예를 들어 5㎚ 내지 60㎚의 막 두께로 형성된다.
상기 실리콘 산화막(138)은 NSG, LP-TEOS, HTO막 등을 사용한다. 상기 실리콘 질화막(139)은 ALD-SiN, 플라즈마 질화막, LP-SiN 등을 사용한다. 이 2층의 막의 성막 온도가 높으면, PMOSFET의 게이트 전극에서 붕소의 불활성화가 일어나고, 게이트 공핍화에 의해 PMOSFET의 전류 구동 능력이 저하된다. 따라서, 측벽 형성막(137)의 성막 온도에 비해서 성막 온도가 낮은 것이 바람직하다. 성막 온도는 예를 들어 700℃ 이하가 바람직하다.
다음에, 도 36의 화소부의 단면도 및 도 37의 주변 회로부의 단면도에 도시한 바와 같이, 화소부(12)의 MOS 트랜지스터의 형성 영역을 거의 피복하도록, 레지스트 마스크(141)를 형성한다. 이 레지스트 마스크(141)를 에칭 마스크로서 사용하고, 상기 화소부(12)의 광전 변환부(21)[전송 게이트(TRG)의 제2 실리사이드 블록막(72)의 일부를 포함함] 및 주변 회로부(13)의 상기 제2 실리사이드 블록막(72)을 에칭에 의해 제거한다.
이 결과, 광전 변환부(21) 상에 상층으로부터 실리콘 질화막(135), 실리콘 산화막(134)이 배치되고, 분광의 리플을 방지할 수 있다. 한편, 상기 에칭을 행하지 않는 경우에는 광전 변환부(21) 상에, 실리콘 질화막(139), 실리콘 산화막(138), 실리콘 질화막(135), 실리콘 산화막(134)이 상층으로부터 이 순서로 배치되고, 입사광은 다중 반사하고, 분광의 리플 특성이 악화된다. 리플 특성이 나빠지므로, 분광의 칩 투 칩(chip to chip) 변동이 커진다. 그로 인해, 본 실시예에서는 광전 변환부(21) 상의 제2 실리사이드 블록막(72)을 의도적으로 박리한다.
다음에, 도 38의 화소부의 단면도 및 도 39의 주변 회로부의 단면도에 도시한 바와 같이, 주변 회로부(13)의 각 MOS 트랜지스터(50)의 소스-드레인 영역(54, 55) 및 게이트 전극(52) 상에 실리사이드층(56, 57, 58)을 형성한다.
상기 실리사이드층(56, 57, 58)에는 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 티탄 실리사이드(TiSi2), 백금 실리사이드(PtSi), 텅스텐 실리사이드(WSi2) 등을 사용한다.
실리사이드층(56, 57, 58)의 형성예로서, 니켈 실리사이드를 형성하는 일례를 이하에 설명한다.
우선 전체면에 니켈(Ni)막을 형성한다. 이 니켈막은 예를 들어 스퍼터 장치를 사용하여, 예를 들어 10㎚의 두께로 형성된다. 계속해서, 약 300℃ 내지 400℃ 에서 어닐링 처리를 행하여, 니켈막과 기판에 실리콘을 반응시켜, 니켈 실리사이드층을 형성한다. 그 후, 미반응된 니켈을 웨트 에칭을 통해 제거한다. 웨트 에칭에 의해, 절연막 이외의 실리콘 또는 폴리실리콘 표면만, 자기 정렬을 통해서 실리사이드층(56, 57, 58)이 형성된다.
그 후, 약 500℃ 내지 600℃ 에서 다시 어닐링 처리를 행하여, 니켈 실리사이드층을 안정화시킨다.
상기 실리사이드화 공정에서, 화소부(12)의 MOS 트랜지스터의 소스-드레인 영역(34, 35)과 게이트 전극(32) 상에는 실리사이드층이 형성되지 않는다. 이것은 광전 변환부(21) 상부까지 실리사이드의 금속의 확산에 기인한 백색 흠집이나 암전 류의 증가를 방지하기 위한 것이다.
결과적으로, 화소부(12)의 MOS 트랜지스터의 소스-드레인 영역(34, 35) 표면의 불순물 농도를 높게 하지 않으면, 콘택트 저항이 현저하게 증가한다. 본 실시예에서는 소스-드레인 영역(34, 35) 표면의 불순물 농도를 높게 할 수 있으므로, 콘택트 저항 증가를 비교적 억제할 수 있다는 이점이 있다.
다음에, 도 40의 화소부의 단면도 및 도 41의 주변 회로부의 단면도에 도시한 바와 같이, 화소부(12) 및 주변 회로부(13) 상의 전체면에 에칭 스토퍼막(74)을 형성한다. 상기 에칭 스토퍼막(74)은 예를 들어 실리콘 질화막으로부터 형성된다. 이 실리콘 질화막으로서 예를 들어, 감압 CVD법에 의해 성막되는 실리콘 질화막 또는 플라즈마 CVD법에 의해 성막되는 실리콘 질화막을 사용한다. 실리콘 질화막의 막 두께는 예를 들어 10㎚ 내지 100㎚로 한다.
상기 실리콘 질화막은 접촉 구멍을 형성하는 에칭시의 오버 에칭을 최소한으로 하는 효과가 있다. 또한 에칭 손상에 의한 접합 누설 증가를 억제하는 효과를 갖는다.
다음에, 도 42의 화소부의 단면도 및 도 43의 주변 회로부의 단면도에 도시한 바와 같이, 상기 에칭 스토퍼막(74) 상에 층간 절연막(76)을 형성한다. 상기 층간 절연막(76)은 예를 들어 실리콘 산화막으로부터 형성되고, 예를 들어 100㎚ 내지 1000㎚의 두께로 형성된다. 상기 실리콘 산화막은 예를 들어 CVD법에 의해 형성된다. 이 실리콘 산화막으로서는 TEOS, PSG, BPSG 등을 사용한다. 또한, 실리콘 질화막 등을 사용할 수도 있다.
다음에, 상기 층간 절연막(76)의 표면을 평탄화한다. 이 평탄화는 예를 들어 화학적 기계 연마(CMP)에 의해 행한다.
접촉 구멍을 형성하기 위한 레지스트 마스크(도시하지 않음)를 형성한 후, 예를 들어 화소부(12)의 층간 절연막(76), 에칭 스토퍼막(74), 제2 실리사이드 블록막(72) 등을 에칭하여, 접촉 구멍(77, 78, 79)을 형성한다. 또한 마찬가지로 하여, 주변 회로부(13)에 접촉 구멍(81, 82)을 형성한다.
도면에서는, 일례로서, 전송 게이트(TRG), 선택 트랜지스터(SEL)의 게이트 전극(32), 증폭 트랜지스터(Amp)의 게이트 전극(32)에 도달하는 접촉 구멍(77, 78, 79)이 화소부(12)에 도시된다. 또한 N 채널(Nch) 저전압 트랜지스터의 소스-드레인 영역(55) 및 P 채널(Pch) 저전압 트랜지스터의 소스-드레인 영역(55)에 도달하는 접촉 구멍(81, 82)이 주변 회로부(13)에 도시된다. 그러나, 그 밖의 트랜지스터의 게이트 전극, 소스-드레인 영역에 도달하는 접촉 구멍도 도시는 하고 있지 않지만, 동시에 형성된다.
상기 접촉 구멍(77 내지 79, 81, 82)을 형성하는 경우, 제1 스텝에서 층간 절연막(76)을 에칭한다. 그리고, 에칭 스토퍼막(74) 상에서 에칭을 일단 정지한다. 이에 의해, 층간 절연막(76)의 막 두께 변동, 에칭 변동 등이 흡수된다. 제2 스텝에서, 실리콘 질화으로 이루어지는 에칭 스토퍼막(74)을 에칭한다. 에칭을 진행하여, 접촉 구멍(77 내지 79, 81, 82)을 완성시킨다.
상기 접촉 구멍의 에칭에는 예를 들어 반응성 이온 에칭 장치를 사용한다.
다음에, 각 접촉 구멍(77 내지 79, 81, 82)의 내부에 밀착층(도시하지 않음) 과 배리어 메탈층(84)을 통해 플러그(85)를 형성한다.
상기 밀착층에는 예를 들어 티탄(Ti)막, 탄탈(Ta)막 등을 사용한다. 상기 배리어 메탈층(84)에는 예를 들어 질화티탄막, 질화탄탈막 등을 사용한다. 이들의 막은 예를 들어 스퍼터링법 또는 CVD법에 의해 성막된다.
또한, 상기 플러그(85)는 텅스텐(W)을 사용한다. 예를 들어, 텅스텐막을 상기 접촉 구멍(77 내지 79, 81, 82)을 충전하는 식으로 상기 층간 절연막(76) 상에 형성한다. 그 후, 층간 절연막(76) 상의 텅스텐막을 제거하여, 각 접촉 구멍(77 내지 79, 81, 82) 내에 텅스텐막으로 이루어지는 플러그(85)를 형성한다. 이 플러그(85)는 텅스텐의 외에, 보다 저저항인 알루미늄(Al), 구리(Cu) 등으로 형성할 수도 있다. 예를 들어 구리(Cu)를 사용한 경우에는 예를 들어, 밀착층에 탄탈막을 사용하고, 배리어 메탈층(84)에 질화탄탈막을 사용한다.
그 후, 도시는 하지 않았지만, 다층 배선을 형성한다. 다층 배선은 필요에 따라서 2층, 3층, 4층 또는 그것 이상으로 다층화해도 된다.
다음에, 도 44의 화소부의 단면도에 도시한 바와 같이, 광전 변환부(21) 상에 도파로(23)를 형성할 수 있다. 또한, 광전 변환부(21)에 입사광을 집광하기 위해, 집광 렌즈(25)를 형성할 수 있다.
또한, 상기 도파로(23)와 집광 렌즈(25) 사이에, 광을 분광하기 위한 컬러 필터(27)를 형성할 수 있다.
상기 고체 촬상 장치의 제조 방법에서는 주변 회로부(13) 및 화소부(12)의 MOS 트랜지스터(50, 30)의 게이트 절연막(51, 31)을 실리콘 산질화막으로 형성하 여, 터널 전류의 발생이 방지된다. 따라서, 주변 회로부, 화소부의 트랜지스터 특성이 향상된다. 또한, 광전 변환부(21) 바로 위의 실리콘 산질화막이 제거되기 때문에, 실리콘 산질화막 내의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있다. 따라서, 화질의 향상이 도모된다는 이점이 있다.
상기 고체 촬상 장치의 제조 방법에서, 게이트 전극(32, 52)을 형성한 직후에, 게이트 전극(32, 52) 바로 아래의 게이트 절연막(31, 51)을 남기고 그 밖의 영역의 게이트 절연막(31, 51)을 제거하는 공정을 행하지 않는다. 그 대신에, 제1, 제2 측벽(33, 53)을 형성한 직후에, 게이트 전극(32, 52) 및 제1, 제2 측벽(33, 53) 바로 아래의 게이트 절연막(31, 51)을 남기고 그 밖의 영역의 게이트 절연막(31, 51)을 제거하는 공정을 행해도 된다. 게이트 절연막(31, 51)의 제거는 에칭 손상을 방지하기 위해 웨트 에칭으로 행하는 것이 바람직하다.
이 경우도, 주변 회로부(13) 및 화소부(12)의 각 MOS 트랜지스터(50, 30)의 게이트 절연막(51, 31)이 실리콘 산질화막으로 형성되기 때문에, 터널 전류의 발생이 방지된다. 또한, 광전 변환부(21) 바로 위는 실리콘 산질화막이 아니라, 산화막(134)이 형성되기 때문에, 실리콘 산질화막에서 문제가 된 광전 변환부(21) 바로 위의 막 내의 고정 전하에 의한 백색 흠집, 암전류의 악화를 방지할 수 있다.
이와 관련하여, 각 제1, 제2 측벽(33, 35)의 바로 아래에 실리콘 산질화막으로 이루어지는 게이트 절연막(31, 51)을 남기고 있다. 결과적으로, 상기 제1 실시예의 고체 촬상 장치(1)와 비교해서, 전송 게이트(TRG) 단부의 플러스의 고정 전하에 의한 백색 흠집 악화가 다소 발생할 우려가 있다. 그러나, 종래 고체 촬상 장 치와 비교해서 고정 전하에 의한 백색 흠집의 악화를 억제할 수 있다.
또한, 광전 변환부(21) 상의 게이트 절연막에 사용한 실리콘 산질화막의 제거는 광전 변환부(21)로의 오염 방지의 관점에서는 가능한 한 후공정의 쪽이 바람직하다.
상기 제1 실시예에서, 게이트 전극의 가공을 행한 후, 게이트 전극의 측벽의 산화에 의해, 광전 변환부(21) 상에도 산화막(133)을 형성하여, 하류의 광전 변환부(21) 상에 직접 레지스트 마스크가 형성되지 않도록 하여 오염을 억제한다.
그러나, 산화막(133)의 막 두께는 주변 회로의 로직 특성에 영향을 미치고, 막 두께가 지나치게 두꺼우면 트랜지스터의 전류 구동 능력이 악화되어 동작 속도의 저하를 초래한다. 산화막(133)의 막 두께는 큰 정도로 증가시키는 것이 어렵다. 예를 들어 10㎚이하가 바람직하다.
이와 관련해서, 오염을 덜 야기하는 레지스트를 사용하는 것이나, 처리량이 감소하지만 세정을 충분히 하면, 광전 변환부(21) 바로 위의 산화막(133)의 막 두께가 얇아도 오염에 의한 백색 흠집 악화의 영향은 감소된다. 이와 같은 경우는 문제가 없다. 그러나, 레지스트에 의한 오염이 지배적인 경우에 실리콘 산질화막의 제거는 광전 변환부(21)로의 오염 방지의 관점에서는 가능한 한 후공정의 쪽이 바람직하다.
또한, 측벽을 형성하는 실리콘 질화막의 가공과 관련해서, 광전 변환부(21) 상의 실리콘 산화막으로 에칭을 멈출 수 있고, 그 후 웨트 박리하여, 포토다이오드 바로 위의 실리콘 산질화막을 제거할 수 있다.
그 경우에, 상술한 바와 같이, 측벽(33, 53) 바로 아래에 실리콘 산질화막이 남고, 그 부분에 기인한 백색 흠집, 암전류가 악화될 수 있다. 그러나, 앞의 레지스트 오염보다 영향 정도가 크면, 광전 변환부(21) 상의 실리콘 산질화막을 박리함으로써 백색 흠집, 암전류가 개선된다.
상기 설명한 바와 같이, 본 발명에서는 게이트 절연막에 실리콘 산질화막을 도포하여, 주변 회로부(13)의 MOS 트랜지스터(50)의 동작 속도의 향상을 도모하고, 터널 전류를 억제하고, 소비 전력의 증가를 억제하면서, CMOS 센서의 촬상 특성을 악화시키지 않는 효과가 있다.
광전 변환부(21) 바로 위의 반사 방지부에 관해, 광전 변환부(21) 바로 위의 게이트 절연막에 사용한 실리콘 산질화막을 제거하고 있다. 결과적으로, 광전 변환부(21) 바로 위 구조는 실리콘 산화(SiO2)/실리콘 질화(SiN)/실리콘 산화(SiO2)으로 구성된다. 다중 구조가 방지되기 때문에, 리플의 악화가 없어져, 분광 특성이 향상되고, 최적화도 하기 쉬워진다.
또한, 백색 흠집 악화를 방지할 수 있으므로, 광전 변환부(21)에서 매립 포토다이오드의 P+ 농도를 높게 설정할 필요가 없다. P+ 농도를 높게 설정하면, 포토다이오드의 면적이 상대적으로 작아져서, 포화 전하량(Qs)의 저하를 초래한다. 또한 전송 게이트(TRG) 단부의 농도가 높아져, 잔상의 악화를 초래한다. 반면, 본 발명의 실시예에 따른 고체 촬상 장치(1, 2)와 관련하여, 매립 포토다이오드의 표면의 P+ 농도를 비교적 낮게 할 수 있고, 따라서 포화 전하량(Qs), 잔상 등의 악화 를 방지할 수 있다.
또한, 게이트 전극(32, 52) 바로 아래 이외 구역의 게이트 절연막(31, 51)으로 작용하는 실리콘 산질화막을 제거하여, 광전 변환부(21) 상에 새롭게 산화막(133)을 형성한다. 결과적으로, 각 이온 주입에서의 주입 프로파일의 제어성을 좋게 한다.
상기 각 실시예의 설명에서는 N형 기판에 P웰을 형성하고, 광전 변환부(21)의 포토다이오드를 상층으로부터 P+층과 N+층 순서로 형성한다. 그러나, P형 기판에 N웰을 형성하고, 광전 변환부(21)의 포토다이오드를 상층으로부터 N+층과 P+층 순서로 형성할 수도 있다.
또한, 상기 제조 방법의 설명에서는 상기 전송 게이트와, 리세트 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 화소 트랜지스터는 소자 분리 영역(14)에 의해 분리된다. 따라서, 상기 증폭 트랜지스터의 소스-드레인 영역(34)은 리세트 트랜지스터의 소스-드레인 영역(35)과 공통의 확산층으로서 형성되고, 상기 증폭 트랜지스터의 소스-드레인 영역(35)은 선택 트랜지스터(SEL)의 소스-드레인 영역(34)과 공통의 확산층으로서 형성된다.
이와 관련하여, 상기 전송 게이트와 상기 리세트 트랜지스터 사이에 소자 분리 영역(14)을 형성하지 않고, 상기 전송 게이트(TRG)와 상기 리세트 트랜지스터(RST)에 공통인 확산층이 형성되어 있는 경우에도, 상기 같은 제조 방법을 적용할 수 있다. 이 경우, 전송 게이트의 확산층과 리세트 트랜지스터의 확산층[소스- 드레인 영역(34)]을 공통의 확산층으로서 형성할 수 있다.
또한, 상기 리세트 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터의 각각을 소자 분리 영역(14)에 의해 분리한 구성에 대해서도, 상기 설명한 것과 마찬가지인 제조 방법을 적용할 수 있다.
또한, 상기 화소부(12)의 트랜지스터군과 관련해서, 도시는 하고 있지 않지만, 상기 광전 변환부(21)에 접속하여 전송 게이트(TRG), 선택 트랜지스터(SEL), 증폭 트랜지스터(Amp), 리세트 트랜지스터(RST)가 차례로 직렬로 형성될 수 있다.
다음에, 본 발명의 실시예에 따른 촬상 장치를 도 45의 블록도에 의해 설명한다. 이 촬상 장치는 본 발명의 실시예에 따른 고체 촬상 장치를 포함한다.
도 45에 도시한 바와 같이, 촬상 장치(200)는 촬상부(201)에 고체 촬상 장치(도시하지 않음)를 구비한다. 이 촬상부(201)의 집광측에는 상을 결상시키는 집광 광학부(202)가 구비된다. 또한, 촬상부(201)에는 그것을 구동하는 구동 회로, 고체 촬상 장치에서 광전 변환된 신호를 화상으로 처리하는 신호 처리 회로 등을 갖는 신호 처리부(203)가 접속된다. 또한, 상기 신호 처리부(203)에 의해 처리된 화상 신호는 화상 기억부(도시하지 않음)에 의해 기억시킬 수 있다. 이와 같은 촬상 장치(200)에서, 상기 고체 촬상 장치에는 상기 실시예에서 설명한 고체 촬상 장치(1)를 사용할 수 있다.
본 발명의 실시예에 따른 촬상 장치(200)와 관련하여, 본원 발명의 실시예에 따른 고체 촬상 장치(1)가 포함되기 때문에, 상기 설명한 바와 마찬가지로, 각 화소의 광전 변환부의 감도가 충분히 확보된다. 결과적으로, 화소 특성, 예를 들어 백색 흠집의 저감이 가능해진다는 이점이 있다.
또한, 본 발명의 촬상 장치(200)는 상기 구성에 한정되지 않고, 고체 촬상 장치를 포함하는 구성을 가진 촬상 장치이면 어떠한 것에도 적용할 수 있다.
상기 고체 촬상 장치(1)는 하나의 칩으로서 형성된 형태 또는 촬상부와 신호 처리부 또는 광학계가 통합하여 패키징된 촬상 기능을 갖는 모듈 형상의 형태일 수 있다. 또한, 본 발명은 상기와 같은 촬상 장치에 적용 가능하다. 이 경우, 촬상 장치는 화질을 향상시키는 효과를 갖는다. 여기서, 촬상 장치는 예를 들어, 카메라나 촬상 기능을 갖는 휴대 기기를 말한다. 또한「촬상」은 통상의 카메라 촬영시에서의 상의 촬영뿐만 아니라, 넓은 뜻의 의미로서, 지문 검출 등도 포함한다.
본 발명은 2008년 8월 1일자로 일본 특허청에 출원된 일본 우선권 특허 출원 JP 2008-199520호 및 2009년 1월 20일자로 일본 특허청에 출원된 JP 2009-009523호에 개시된 것에 관련된 주제를 포함하고, 그 전체 내용이 본 명세서에 참조로 병합되어 있다.
본 기술분야의 당업자는, 첨부된 청구범위 및 그 등가물의 범위 내에 있기만 하면 설계 필수요건과 다른 인자에 따라서 다양한 변경, 조합, 일부 조합 및 변형이 가능하다는 것을 이해하여야 한다.
도 1은 본 발명의 실시예에 따른 고체 촬상 장치의 제1 예를 도시한 개략 구성 단면도.
도 2는 본 발명의 실시예에 따른 고체 촬상 장치의 제1 예를 도시한 개략 구성 단면도.
도 3은 본 발명의 실시예에 따른 고체 촬상 장치의 제1 예의 변형예를 도시한 개략 구성 단면도.
도 4는 본 발명의 실시예에 따른 고체 촬상 장치의 제2 예를 도시한 개략 구성 단면도.
도 5는 본 발명의 실시예에 따른 고체 촬상 장치의 제1 예를 도시한 개략 구성 단면도.
도 6은 본 발명의 실시예에 따른 고체 촬상 장치의 제2 예의 변형예를 도시한 개략 구성 단면도.
도 7은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 8은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 9는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 10은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 11은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 12는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 13은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 14는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 15는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 16은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 17은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 18은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 19는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 20은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 21은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 22는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 23은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 24는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 25는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 26은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 27은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 28은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 29는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 30은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 31은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 32는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 33은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 34는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 35는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 36은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 37은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 38은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 39는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 40은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 41은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 42는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 43은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 44는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제조 공정 단면도.
도 45는 본 발명의 실시예에 따른 촬상 장치를 나타낸 블록도.
도 46은 종래 CMOS 센서의 개략 구성 단면도.
도 47은 종래 CMOS 센서의 개략 구성 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 고체 촬상 장치
11 : 반도체 기판
12 : 화소부
13 : 주변 회로부
21 : 광전 변환부
21, 30 : MOS 트랜지스터
31 : 게이트 절연막
50 : MOS 트랜지스터
51 : 게이트 절연막

Claims (5)

  1. 반도체 기판에서 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와,
    상기 화소부의 주변에 배치된 주변 회로부를 포함하고,
    상기 주변 회로부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고,
    상기 화소부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고,
    상기 화소부의 광전 변환부 바로 위에 산화막이 배치되는, 고체 촬상 장치.
  2. 제1항에 있어서, 상기 주변 회로부의 MOS 트랜지스터의 게이트 전극의 측면에 측벽이 배치되고,
    상기 화소부의 MOS 트랜지스터의 게이트 전극의 측면에 측벽이 배치되고,
    상기 게이트 절연막으로 작용하는 실리콘 산질화막이 상기 측벽의 바로 아래에 연장되어 있는, 고체 촬상 장치.
  3. 반도체 기판에서 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 배치된 주변 회로부를 포함하는 고체 촬상 장치의 제조 방법으로서, 상기 방법은,
    상기 반도체 기판 상의 전체면에 실리콘 산질화막으로 이루어지는 게이트 절연막을 형성하는 단계와,
    상기 화소부 및 상기 주변 회로부에 배치되는 MOS 트랜지스터의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와,
    상기 각 게이트 전극 바로 아래의 영역에 있는 게이트 절연막을 남기고 그 밖의 영역의 상기 게이트 절연막은 제거하는 단계를 포함하는, 고체 촬상 장치의 제조 방법.
  4. 반도체 기판에서 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 배치된 주변 회로부를 포함하는 고체 촬상 장치의 제조 방법으로서, 상기 방법은,
    상기 반도체 기판 상의 전체면에 실리콘 산질화막으로 이루어지는 게이트 절연막을 형성하는 단계와,
    상기 화소부 및 상기 주변 회로부에 배치되는 MOS 트랜지스터의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와,
    상기 각 게이트 전극의 측면에 측벽을 형성하는 단계와,
    상기 각 게이트 전극 및 각 측벽 바로 아래의 영역에 있는 상기 게이트 절연막을 남기고 그 밖의 영역의 상기 게이트 절연막은 제거하는 단계를 포함하는, 고체 촬상 장치의 제조 방법.
  5. 입사광을 집광하는 집광 광학부와,
    상기 집광 광학부에서 집광한 광을 수광하여 광전 변환하는 고체 촬상 장치와,
    광전 변환된 신호를 처리하는 신호 처리부를 포함하고,
    상기 고체 촬상 장치는,
    반도체 기판에서 입사광을 광전 변환하여 전기 신호를 얻는 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 배치된 주변 회로부를 갖고,
    상기 주변 회로부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고,
    상기 화소부의 MOS 트랜지스터의 게이트 절연막은 실리콘 산질화막으로 이루어지고,
    상기 화소부의 광전 변환부의 바로 위에 산화막이 배치되어 있는, 촬상 장치.
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