JP5493382B2 - 固体撮像装置、その製造方法および撮像装置 - Google Patents
固体撮像装置、その製造方法および撮像装置 Download PDFInfo
- Publication number
- JP5493382B2 JP5493382B2 JP2009037557A JP2009037557A JP5493382B2 JP 5493382 B2 JP5493382 B2 JP 5493382B2 JP 2009037557 A JP2009037557 A JP 2009037557A JP 2009037557 A JP2009037557 A JP 2009037557A JP 5493382 B2 JP5493382 B2 JP 5493382B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicide block
- imaging device
- solid
- state imaging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
また、3層構造のサイドウォール形成膜で完全に被覆された状態でソース・ドレイン領域のアニールを実施するため、このサイドウォール形成膜によるストレス(Stress)が大きくなる(SMT:Stress Memorization Technique(例えば、非特許文献1参照))。
さらに、ロジック部のMOSトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のMOSトランジスタのソース・ドレイン領域を形成するイオン注入の条件を変える必要が生じると考えられる。その理由は、画素部のMOSトランジスタはサイドウォール膜越しにイオン注入となり、ロジック部のMOSトランジスタはスルー膜なしのイオン注入になるためである。そのため、ロジック部のMOSトランジスタの拡散層深さと画素部のMOSトランジスタの拡散層深さが異なる。したがって、ロジック部のMOSトランジスタは、画素部のMOSトランジスタと比較してゲート長が短いため、接合リークを抑制しながら短チャネル効果を改善し、また寄生抵抗の増加の抑制を同時に実現することが難しくなる。上記特許文献1には記載されていないものの、ロジック部のMOSトランジスタのソース・ドレイン領域を形成するイオン注入と、画素部のMOSトランジスタのソース・ドレイン領域を形成するイオン注入は、別々に行うのが自然である。
この製造方法では、ゲート電極の側壁にサイドウォールを形成する際に行うサイドウォール膜のエッチバックで、シリコン基板にダメージが入りやすい。この結果、暗電流が増加するという問題が生じる。
また、この製造方法では、ソース・ドレイン領域を形成するイオン注入の前に、フォトダイオード上の酸化膜を除去するため、フォトダイオード上では、レジストマスクが直付け状態になる。このため、フォトダイオードがレジストにより汚染され、暗電流が増加する。
さらに、フォトダイオード上のウエットエッチングによる表面領域のP型不純物の不純物損失の結果、暗電流が悪化する。
上記フォトダイオード上の酸化膜を除去するウエットエッチングの際に、ロジック部の素子分離領域(STI)上部のエッチングによる削れ量が大きくなることから、ロジック部の素子分離領域のエッジにおいて、ソース・ドレイン領域上にシリサイドを形成した際に、シリサイド起因の接合リークが悪化する。
上記フォトダイオード上の酸化膜を除去した歳に、サイドウォール膜の一部がリフトオフされる問題が増加する。この結果、歩留まりの低下を引き起こす。
次いで、シリコン基板上にゲート電極を被覆する酸化シリコン膜を形成する。さらに上記酸化シリコン膜上に窒化シリコン膜を形成する。
その後、上記窒化シリコン膜を全面エッチバックして、ゲート電極の側壁に酸化シリコン膜を介して窒化シリコン膜を残す。このエッチバックでは、上記酸化シリコン膜がエッチングストッパとなる。
次に、酸化シリコン膜をエッチングする。この結果、ゲート電極上が露出され、またシリコン基板が露出される。このとき、固体撮像装置のフォトダイオード上の酸化シリコン膜も除去される。
図95に示すように、シリコン基板11に、フォトダイオードPDとこのフォトダイオードに接合するアクティブ領域15が形成されている。このアクティブ領域15に、転送ゲートTRG、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELが順に配置されている。また、転送ゲートTRGとリセットトランジスタRSTとの間にフローティングディフュージョン部FDが形成されている。
また、上記平面レイアウトの等価回路を図96に示す。図96に示すレイアウトでは、画素は、1つのフォトダイオードPDと、転送ゲートTRG、フローティングディフュージョン部FD、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELの4つのトランジスタから構成されている。これは、フォトダイオードPDを共有しないタイプであるが、もちろん共有するタイプや、4トランジスタ構成の部分が3トランジスタ構成のものもある。
前記画素部のMOSトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第1サイドウォールと、
前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第2サイドウォールと、
前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された前記第1シリサイドブロック膜と、
前記画素部のMOSトランジスタ上に、前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上が被覆され、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜との重なり部分が、素子分離領域上である。
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第1サイドウォールを形成し、前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第2サイドウォールを形成し、前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜で第1シリサイドブロック膜を形成する工程と、
前記画素部のMOSトランジスタ上に、素子分離領域上において前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を形成する工程を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上を被覆する。
前記集光光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のMOSトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第1サイドウォールと、
前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第2サイドウォールと、
前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第1シリサイドブロック膜と、
前記画素部のMOSトランジスタ上に、前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上が被覆され、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜との重なり部分が、素子分離領域上である。
本発明の第1の実施の形態に係る固体撮像装置の構成の第1例を、図1の画素部の概略構成断面図、図2の周辺回路部の概略構成断面図および図5(1)の画素部の平面レイアウト図によって説明する。この図5(1)は、転送ゲートTRG、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELの活性領域でつながっている場合である。なお、図1に示した画素部および図2に示した周辺回路部は同一の半導体基板に形成されているものである。また、図1は図5(1)中のA−A線断面を示す。
さらに、第1の実施の形態に係る固体撮像装置の構成の第2例を、図3の画素部の概略構成断面図、図4の周辺回路部の概略構成断面図および図5(2)の画素部の平面レイアウト図によって説明する。この図5(2)は、転送ゲートTRG、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELの活性領域がSTIによって分離されている場合である。なお、図3に示した画素部および図4に示した周辺回路部は同一の半導体基板に形成されているものである。また、図3は図5(2)中のB−B線断面を示す。
同飽和電荷量Qsで画素サイズを小さくするためには、図5(1)のレイアウトが望ましい。
図1、図2および図5(1)に示すように、半導体基板11に、入射光を光電変換して電気信号を得る光電変換部21を備えた画素部12と、この画素部12の周辺に形成された周辺回路部13を有する。
上記画素部12の半導体基板11には、光電変換部21が形成され、この光電変換部21に接続して転送ゲートTRG、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELが順に直列に形成されている。上記光電変換部21は例えばフォトダイオードで構成されている。
また上記周辺回路部13の各MOSトランジスタ50のゲート電極52の側壁に配線上記サイドウォール形成膜と同一層の膜で第2サイドウォール53が形成されている。
さらに上記光電変換部21上には、上記サイドウォール形成膜と同一層の膜で第1シリサイドブロック膜71が形成されている。
また、上記画素部12の各MOSトランジスタ30上には、上記第1シリサイドブロック膜71の一部上に重なる第2シリサイドブロック膜72を有する。
上記第1シリサイドブロック膜71は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第2シリサイドブロック膜72は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第1シリサイドブロック膜71を上記第2シリサイドブロック膜72とで上記画素部12上が被覆されている。この上記第1シリサイドブロック膜71と上記第2シリサイドブロック膜72の重なり部分は上記画素部12内に形成されている。
上記第1素子分離領域14および上記第2素子分離領域15はともにSTI構造を有し、上記第1素子分離領域14は、上記第2素子分離領域15よりも浅く、かつ上記半導体基板11上への突き出し高さが低く形成されている。
また、図3、図4および図5(2)に示すように、半導体基板11に、入射光を光電変換して電気信号を得る光電変換部21を備えた画素部12と、この画素部12の周辺に形成された周辺回路部13を有する。
上記画素部12の半導体基板11には、光電変換部21が形成され、この光電変換部21に接続して転送ゲートTRG、リセットトランジスタRST、増幅トランジスタAmp、選択トランジスタSELが順に直列に形成されている。上記光電変換部21は例えばフォトダイオードで構成されている。
また上記周辺回路部13の各MOSトランジスタ50のゲート電極52の側壁に配線上記サイドウォール形成膜と同一層の膜で第2サイドウォール53が形成されている。
さらに上記光電変換部21上には、上記サイドウォール形成膜と同一層の膜で第1シリサイドブロック膜71が形成されている。
また、上記画素部12の各MOSトランジスタ30上には、上記第1シリサイドブロック膜71の一部上に重なる第2シリサイドブロック膜72を有する。
上記第1シリサイドブロック膜71は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
また、第2シリサイドブロック膜72は、例えば酸化シリコン膜と窒化シリコン膜との積層構造を有している。
そして、上記第1シリサイドブロック膜71を上記第2シリサイドブロック膜72とで上記画素部12上が被覆されている。この上記第1シリサイドブロック膜71と上記第2シリサイドブロック膜72の重なり部分は上記画素部12内に形成されている。
上記第1素子分離領域14および上記第2素子分離領域15はともにSTI構造を有し、上記第1素子分離領域14は、上記第2素子分離領域15よりも浅く、かつ上記半導体基板11上への突き出し高さが低く形成されている。
例えば、特開2005-347325号公報に記載されている分離技術では、画素内の酸化膜分離のシリコン(Si)表面からの突き出し量が高くなり、平坦性の難易度が高くなる。
本発明では、STI(Shallow Trench Isolation)構造の第1素子分離領域14を用い、半導体基板11上に突き出す高さを低くしている。ただし、第1素子分離領域14は、STI深さが周辺回路部13の第2素子分離領域15のSTIと同等の深さであると、光電変換部21を構成するフォトダイオードに対するストレスやエッチングダメージが多くなり、白傷の増加を招く。そのため、第1素子分離領域14は、周辺回路部13の第2素子分離領域15よりも浅く形成している。高速動作を実現するために周辺回路部13の第2素子分離領域15はSTI深さを深くして、配線・基板間の寄生容量を低減させている。
[固体撮像装置の製造方法の第1例]
次に、本発明の固体撮像装置の製造方法に係る一実施の形態の第1例を、図6〜図39の製造工程断面図によって説明する。
上記半導体基板11上にパッド酸化膜111、窒化シリコン膜112を形成する。
上記パッド酸化膜111は、例えば熱酸化法により、半導体基板11表面を酸化して形成する。このパッド酸化膜111は、例えば15nmの厚さに形成する。
次に、例えばLP−CVD(Low Pressure CVD)法により、上記パッド酸化膜111条に窒化シリコン膜112を形成する。この窒化シリコン膜112は、例えば160nmの厚さに形成される。
上記説明した構成では、窒化シリコン膜/パッド酸化膜の構造であるが、窒化シリコン膜/ポリシリコン膜またはアモルファスシリコン膜/パッド酸化膜の構造であっても良い。
上記エッチングでは、例えば反応性イオンエッチング(RIE:Reactive Ion Etching)装置または電子サイクロトロン共鳴(ECR:Electron Cyclotron Resonance)エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
まず、周辺回路部13(および画素部12)の第2素子分離溝115(および第1素子分離溝114)の第1エッチングを行う。このとき、周辺回路部13(および画素部12)の各第1、第2素子分離溝114、115の深さは50nm〜160nmである。
図示はしないが画素部12上にレジストマスクを形成し、さらに周辺回路部13のみ素子分離溝115を延長形成する第2エッチングを行い、周辺回路部13のみ第2素子分離溝115の深さを、例えば0.3μmに形成する。その後、レジストマスクを除去する。
また図示はしないが、レジストマスクを用いて画素部12に暗電流抑制するためのホウ素(B)をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを10keV程度に設定し、ドーズ量を1×1012/cm2〜1×1014/cm2に設定して行う。画素部12内の素子分離領域が形成される第1素子分離溝114の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量(Qs)が小さくなるので、上記ドーズ量としている。
次いで、上記窒化シリコン膜112上の余剰な上記絶縁膜を、例えば化学的機械研磨(CMP:Chemical Mechanical Polishing)によって除去し、第2素子分離溝115(第1素子分離溝114)の内部に残して上記絶縁膜で第2素子分離領域15(第1素子分離領域14)を形成する。上記CMPでは、窒化シリコン膜112がストッパとなって、CMPを停止させる。
第1素子分離領域14は、周辺回路部13の第2素子分離領域15よりも浅く形成しているが、窒化シリコン膜112のストッパが同じであるため、素子分離の突き出し量は、同じに設定される。ここで、第1素子分離領域14と第2素子分離領域15の突出高さが同じ突出高さとは、製造加工精度に基づく加工ばらつきの範囲内であれば、同じ突出高さであると定義する。すなわち、溝(トレンチ)加工でのマスクとして用いる窒化シリコン膜112の膜厚は、一般的に160nm程度の窒化シリコン膜でウエハの面内ばらつきが±10%程度ある。CMP(化学機械研磨)による研磨ばらつきについても、±20〜30nm程度ある。したがって、画素部12と周辺回路部13が同じになるように工夫しても、20nm〜30nm程度変動する可能性がある。厳密に観察してチップ面内のどこかで画素部12と周辺回路部13を比較した場合、完全に同じ突出高さでないとしても、画素部と周辺回路部において両突出高さとの差が30nm以内に入っていれば、本発明でいう「同じ高さ」の範疇に入ることは言うまでもない。
最終的には、第1素子分離領域14と第2素子分離領域15の突き出し量の高さは、一例としてシリコン表面から0〜20nm程度にセンター条件が低く設定される。
本発明では、STI(Shallow Trench Isolation)構造の第1素子分離領域14を用い、半導体基板11上に突き出す高さを低くしている。ただし、第1素子分離領域14は、STI深さが周辺回路部13の第2素子分離領域15のSTIと同等の同じ深さであると、光電変換部21を構成するフォトダイオードに対するストレスやエッチダメージが多くなり、白傷の増加を招く。そのため、第1素子分離領域14は、周辺回路部13の第2素子分離領域15よりも浅く形成している。高速動作を実現するために周辺回路部13の第2素子分離領域15はSTI深さを深くして、配線・基板間の寄生容量を低減させている。
次いで上記窒化シリコン膜112(前記図7(4)参照)を除去し、パッド酸化膜111を露出させる。上記窒化シリコン膜112は、例えば熱リン酸によるウエットエッチングにより除去される。
また、nウエルを形成する領域上に開口部を設けたレジストマスク(図示せず)を用いて、パッド酸化膜111を形成した状態で、イオン注入により、半導体基板11にnウエル123を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記pウエル121は、イオン注入種にホウ素(B)を用い、打ち込みエネルギーを例えば200keV、ドーズ量を例えば1×1013cm-2に設定して行う。上記pウエル121のチャネルイオン注入は、イオン注入種にホウ素(B)を用い、打ち込みエネルギーを例えば10keV〜20keV、ドーズ量を例えば1×1011cm-2〜1×1013cm-2に設定して行う。
上記nウエル123は、イオン注入種に例えばリン(P)を用い、打ち込みエネルギーを例えば200keV、ドーズ量を例えば1×1013cm-2に設定して行う。上記nウエル123のチャネルイオン注入は、イオン注入種に例えばヒ素(As)を用い、打ち込みエネルギーを例えば100keV、ドーズ量を例えば1×1011cm-2〜1×1013cm-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、p型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素(B)のイオン注入を行い、深い領域にヒ素(As)もしくはリン(P)を用いてイオン注入を行い、上記p型領域の下部に接合するn型領域を形成する。このようにして、pn接合の光電変換部を形成する。
次に、半導体基板11上に、高電圧用の厚膜のゲート絶縁膜51Hを形成する。膜厚は、電源電圧3.3V用トランジスタで約7.5nm、2.5V用トランジスタで約5.5nmとする。次いで、高電圧用の厚膜のゲート絶縁膜51H上にレジストマスク(図示せず)を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜51Hを除去する。
上記レジストマスクを除去した後、半導体基板11上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜51Lを形成する。膜厚は、電源電圧1.0V用トランジスタで約1.2nm〜1.8nmとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜31(図示せず)が形成される。
上記ゲート絶縁膜51H、51L、31は、例えば熱酸化シリコン膜で形成されている。もしくは、RTO(Rapid Thermal Oxidation)を用いた酸窒化シリコン膜でも良い。また、ゲートリークをさらに低減するために、ハフニウム(Hf)やジルコニウム(Zr)などの酸化膜、酸窒化膜等の高誘電体膜を用いてもよい。
以後、図示では、便宜上、厚膜のゲート絶縁膜51Hと薄膜のゲート絶縁膜51Lとを同等の膜厚に描いている。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム(SiGe)を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
次いで、図示はしていないが、nMOSトランジスタの形成領域上にレジストマスク(図示せず)を形成し、pMOSトランジスタの形成領域の上記ゲート電極形成膜131にp型不純物をドーピングする。このドーピングは、例えばホウ素(B)または二フッ化ホウ素(BF2)またはインジウム(In)をイオン注入して行う。イオン注入量は、約1×1015/cm2〜1×1016/cm2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素(N2)のイオン注入を組み合わせても良い。
次いで、上記各ゲート電極32、52の表面を酸化して酸化膜133を形成する。
上記酸化膜133の膜厚は、例えば1nm〜10nmとする。また、上記酸化膜133は、上記ゲート電極32、52の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極32、52のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部21上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部21上にも上記酸化膜133が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部12の光電変換部21にとっては、白傷防止対策になる。
さらに各ゲート電極52(52N)の両側における半導体基板11にLDD領域61、62を形成する。LDD領域61、62は、イオン注入により形成され、イオン注入種に例えばヒ素(As)もしくはリン(P)を用い、ドーズ量を例えば1×1013/cm2〜1×1015/cm2に設定する。
上記画素部12に形成されるMOSトランジスタに関しては、工程削減の観点から、LDD領域を形成しなくてもよい。もしくは、周辺回路部13に形成されるMOSトランジスタのLDDイオン注入と兼ねてもよい。
さらに各ゲート電極52(52P)の両側における半導体基板11にLDD領域63、64を形成する。LDD領域63、64は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素(BF2)またはホウ素(B)またはインジウム(In)を用い、ドーズ量を例えば1×1013/cm2〜1×1015/cm2に設定する。
次に、上記酸化シリコン膜134上に窒化シリコン膜135を形成する。この窒化シリコン膜135は、例えばLPCVDにて形成された窒化シリコン膜を用いる。その膜厚は、例えば10nm〜100nmとする。
上記窒化シリコン膜135は、低温で成膜できる原子層蒸着法により成膜されたALD窒化シリコン膜でもよい。
上記窒化シリコン膜135の直下の上記酸化シリコン膜134は、画素部12の光電変換部21上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部21の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜135上に3層目の酸化シリコン(SiO2)膜136を堆積する。この酸化シリコン膜136は、NSGまたはLP−TEOSまたはHTO等の堆積膜で形成される。この酸化シリコン膜136は、例えば10nm〜100nmの膜厚に形成される。
その後、上記窒化シリコン膜135、上記酸化シリコン膜134をエッチバックして、各ゲート電極32、52の側壁部に酸化シリコン膜134、窒化シリコン膜135、酸化シリコン膜136からなる第1サイドウォール33、第2サイドウォール53を形成する。このとき、光電変換部21上の窒化シリコン膜135、酸化シリコン膜134は、レジストマスク138で被覆されているので、エッチングされない。
このイオン注入は、上記周辺回路部のNMOSトランジスタの上記ソース・ドレイン領域54N、55Nを形成するイオン注入と兼ねることができる。
従来技術で説明した国際公開WO2003/096421号公報に記載されたソース・ドレイン領域の形成では、3層の膜越しのイオン注入と膜が形成されていない状態でのイオン注入となるため、兼ねることは困難である。
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約800℃〜1100℃で行う。この活性化アニールを行う装置は、例えばRTA(Rapid Thermal Annealing )装置、スパイク−RTA装置などを用いることができる。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部21上は、サイドウォール形成膜137で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜137を介して光電変換部21上に形成されるため、光電変換部21表面に直付けにならない。このため、光電変換部21は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部21上を被覆している上記サイドウォール形成膜137は、その後の工程で、第1シリサイドブロック膜71として用いられる。
上記酸化シリコン膜138は、NSG、LP−TEOS、HTO膜等を用いる。上記窒化シリコン膜139は、ALD−SiN、プラズマ窒化膜、LP−SiN等を用いる。この2層の膜の成膜温度が高いと、PMOSFETのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、PMOSFETの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜137より成膜温度が低いことが望ましい。成膜温度は例えば700℃以下が望ましい。
この結果、光電変換部21上は、上層より窒化シリコン膜135、酸化シリコン膜134となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部21上が、上層より窒化シリコン膜139、酸化シリコン膜138、窒化シリコン膜135、酸化シリコン膜134の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部21上の第2シリサイドブロック膜72を故意に剥離している。
上記シリサイド層56、57、58には、コバルトシリサイド(CoSi2)、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi2)、白金シリサイド(PtSi)、タングステンシリサイド(WSi2)などを用いる。
シリサイド層56、57、58の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル(Ni)膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば10nmの厚さに形成される。次いで、300℃〜400℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層56、57、58が形成される。
その後、500℃〜600℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、画素部12のMOSトランジスタのソース・ドレイン領域34、35、ゲート電極32上にはシリサイド層が形成されない。これは、シリサイドの金属が光電変換部21上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部12のMOSトランジスタのソース・ドレイン領域34、35表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域34、35表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
上記窒化シリコン膜は、コンタクトホールを形成するエッチング時のオーバーエッチングを最小限にするという効果がある。またエッチングダメージによる接合リーク増加を抑制する効果を有する。
次に、上記層間絶縁膜76の表面を平坦化する。この平坦化は、例えば化学的機械研磨(CMP)により行う。
次いで、コンタクトホールを形成するためのレジストマスク(図示せず)を形成した後、例えば画素部12の上記層間絶縁膜76、エッチングストッパ膜74、第2シリサイドブロック膜72等をエッチングして、コンタクトホール77、78、79を形成する。また同様にして、周辺回路部13にもコンタクトホール81、82を形成する。
図面では一例として、画素部12では、転送ゲートTRG、選択トランジスタSELのゲート電極32、増幅トランジスタAmpのゲート電極32に達するコンタクトホール77、78、79を示した。また周辺回路部13では、Nチャネル(Nch)低耐圧トランジスタソース・ドレイン領域55、Pチャネル(Pch)低耐圧トランジスタのソース・ドレイン領域55に達するコンタクトホール81、82を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
上記コンタクトホール77〜79、81,82を形成するときには、第1ステップとして層間絶縁膜76をエッチングする。そして、エッチングストッパ膜74上でエッチングを一旦停止する。これによって、層間絶縁膜76の膜厚ばらつき、エッチングばらつき等が吸収される。第2ステップとして、窒化シリコンからなるエッチングストッパ膜74をエッチングし、さらにエッチングを進めて、コンタクトホール77〜79、81,82を完成させる。
上記コンタクトホールのエッチングには、例えば反応性イオンエッチング装置を用いる。
上記密着層には、例えばチタン(Ti)膜、タンタル(Ta)膜等を用い、上記バリアメタル層84には例えば窒化チタン膜、窒化タンタル膜等を用いる。これらの膜は、例えばスパッタリング法もしくCVD法によって成膜される。
また、上記プラグ85は、タングステン(W)を用いる。例えば、タングステン膜を上記コンタクトホール77〜79、81、82内に埋め込むように、上記層間絶縁膜76上に形成する。その後、層間絶縁膜76上のタングステン膜を除去して、各コンタクトホール77〜79、81、82内にタングステン膜からなるプラグ85を形成する。このプラグ85は、タングステンのほかに、より低抵抗であるアルミニウム(Al)、銅(Cu)等で形成することもできる。例えば銅(Cu)を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層84に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、2層、3層、4層・・・と多層化してもよい。
また、上記導波路23と集光レンズとの間に、光を分光するためのカラーフィルタ27を形成しても良い。
例えば、一つの画素トランジスタが4画素を共有する構成の場合の製造方法の要部を説明する。
まず、一つの画素トランジスタが4画素を共有する構成の一例を、図40の平面レイアウト図によって説明する。
画素トランジスタが4画素で共有される場合、前記第1例と異なるのは、光電変換部21の配列の中央にフローティングディフュージョン部FDが形成される点と、その各光電変換部21とフローティングディフュージョン部FDとの間上に転送ゲートTGGが形成される点である。
しかしながら、製造工程としては、光電変換部21、フローティングディフュージョン部FD、転送ゲートTGGの配置が異なるのみで、工程の作業内容は前記第1例と同一である。したがって、周辺回路部の製造方法は第1例と同じになる。以下、その一部を説明する。
このとき、フローティングディフュージョン部FD上も上記第1シリサイドブロック膜71の開口部137H周辺部にオーバーラップする状態に第2シリサイドブロック膜72が被覆される。
その後、前記第1例と同様に、周辺回路部のMOSトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
例えば、図47に示すように、エッチングにより、各ゲート電極(図示せず)の側壁にサイドウォール(図示せず)を形成した時、フローティングディフュージョン部FDにエッチングダメージを生じる可能性がる。
フローティングディフュージョン部FDにエッチングダメージが生じた場合、フローティングディフュージョン部FDの持つP/N接合にリークパスを発生させ、FD白傷を悪化させることになる。
つまり、フローティングディフュージョン部FDへリーク電流が流れると、暗時(ダーク状態)であっても信号があるように見えるので、白傷が発生してしまう。
また、信号があるように見えるのは、フローティングディフュージョン部FDの電位をリセットした状態から信号電位を検出するまでの間に上記リークが発生すると、リセット電位にリーク電流による電圧変動分が重畳されるためである。
[固体撮像装置の構成の一例]
そこで、上記フローティングディフュージョン部FDにエッチングダメージを生じさせないようにする構成について、前記図1および図2、もしくは前記図3および図4によって説明した固体撮像装置1について説明する。
例えば、第1シリサイドブロック膜71は、光電変換部21上から、転送ゲートTGR上、フローティングディフュージョン部FD上、さらにリセットトランジスタRSTのゲート電極32の一部上を被覆するように形成される。この場合、第2シリサイドブロック膜72は、リセットトランジスタRSTのゲート電極32上で、第1シリサイドブロック膜71と重なるように形成される。
次に、前記図40で説明した一つの画素トランジスタで4画素を共有する構成の固体撮像装置についての第3例を説明する。以下、図48の画素部の平面レイアウト図および図49(1)のB1−B1’線断面図、図49(2)のC2−C2’線断面図、図50(3)のC3−C3’線断面図、図50(4)のC4−C4’線断面等を参照して説明する。
次に、前記図40で説明した一つの画素トランジスタで4画素を共有する構成の固体撮像装置についての第4例を説明する。以下、図51の画素部の平面レイアウト図および図52(1)のD1−D1’線断面図、図52(2)のD2−D2’線断面図、図53(3)のD3−D3’線断面図、図53(4)のD4−D4’線断面等を参照して説明する。
[固体撮像装置の製造方法の第3例]
次に、フローティングディフュージョン部FDのエッチングダメージを回避する製造方法(第3例)について、一つの画素トランジスタが4画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第2シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第1例と同一である。以下、その一部を説明する。
すなわち、前記説明した製造方法の第1例において、レジストマスク138(前記図25参照)をフローティングディフュージョン部FDまで延長して形成する点が異なるのみで、ここまでのその他の工程は第1例と同様な工程となる。
なお、上記フローティングディフュージョン部FD、ソース・ドレイン領域34等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部FD、ソース・ドレイン領域34を記載したものである。
画素部12および周辺回路部(図示せず)の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部17、光電変換部21等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部17を被覆する第2シリサイドブロック膜72を形成する。その際、第2シリサイドブロック膜72は、上記第1シリサイドブロック膜71にオーバーラップするように形成される。また、その他の部分では、素子分離領域14上で第1シリサイドブロック膜71とオーバーラップさせればよい。
その後、前記第1例と同様に、周辺回路部のMOSトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
次に、フローティングディフュージョン部FDのエッチングダメージを回避する製造方法(第4例)について、一つの画素トランジスタが4画素を共有する構成の場合の製造方法を一例にして、その要部を説明する。
しかしながら、製造工程としては、光電変換部、フローティングディフュージョン部、転送ゲートの配置と、サイドウォール形成膜と第2シリサイドブロック膜のパターン形状が異なるのみで、工程の作業内容は前記第1例と同一である。以下、その一部を説明する。
サイドウォール形成膜137(第1シリサイドブロック膜71)を形成した後、サイドウォール形成膜137をエッチバックして、画素トランジスタ部17の各ゲート電極32、周辺回路部のゲート電極(図示せず)の各側壁にサイドウォール(図示せず)を形成する。その際、光電変換部21上、フローティングディフュージョン部FD上(転送ゲートTRG上も含む)およびリセットトランジスタRSTのソース・ドレイン領域34上はサイドウォール形成膜137が残される。これは、サイドウォールを形成する際のエッチングダメージが、光電変換部21、フローティングディフュージョン部FD(転送ゲートTRG上も含む)およびリセットトランジスタRSTのソース・ドレイン領域34に入らないように、光電変換部21上、フローティングディフュージョン部FD上、およびリセットトランジスタRSTのソース・ドレイン領域34上をレジストマスク(図示せず)により被覆しておくためである。
すなわち、前記説明した製造方法の第1例において、レジストマスク138(前記図25参照)をフローティングディフュージョン部FDおよびリセットトランジスタRSTのソース・ドレイン領域34、さらにリセットトランジスタRSTのゲート電極32の一部上まで延長して形成する点が異なるのみで、ここまでのその他の工程は第1例と同様な工程となる。
なお、上記フローティングディフュージョン部FD、ソース・ドレイン領域34等は、この段階では、まだ形成されていない。図面上、位置関係をわかりやすくするために、フローティングディフュージョン部FD、ソース・ドレイン領域34を記載したものである。
画素部および周辺回路部の各トランジスタのソース・ドレイン領域が形成された後、周辺回路部のソース・ドレイン領域上等にシリサイド層を形成する。その際、画素トランジスタ部17、光電変換部21等にはシリサイド層を形成させないようにする必要がある。そこでシリサイド層を形成する前に、画素トランジスタ部17を被覆する第2シリサイドブロック膜72を形成する。その際、第2シリサイドブロック膜72は、上記第1シリサイドブロック膜71にオーバーラップするように形成される。このとき、リセットトランジスタRSTのゲート電極32の一部上まで第1シリサイドブロック膜71が形成されているので、第2シリサイドブロック膜72はリセットトランジスタRSTのゲート電極32上で第1シリサイドブロック膜71とオーバーラップさせればよい。また、その他の部分では、素子分離領域14上で第1シリサイドブロック膜71とオーバーラップさせればよい。
その後、前記第1例と同様に、周辺回路部のMOSトランジスタのソース・ドレイン領域上、ゲート電極上のシリサイド化工程以降の工程を行う。
上記第3例、第4例の4画素を一つの画素トランジスタ部17で共有する構成では、光電変換部21周囲の素子分離は拡散層(P+型拡散層)分離であり、画素トランジスタ部17周囲の素子分離はSTI(Shallow Trench Isolation)構造の素子分離を用いた。例えば、図66に示すように、光電変換部21周囲の素子分離および画素トランジスタ部17周囲の素子分離を拡散層(P+型拡散層)からなる素子分離領域16で形成することもできる。
この場合、前記第1シリサイドブロック膜71は、前記第3例、第4例等で説明したのと同様に形成することができる。また前記第2シリサイドブロック膜72は、前記第3例、第4例等で説明したのと同様に形成することができる。
また、前記図5(1)に示した構成では、光電変換部21、画素トランジスタ部周囲の素子分離はSTI(Shallow Trench Isolation)構造の素子分離を用いた。例えば、図67〜図69に示すように、光電変換部21周囲の素子分離および画素トランジスタ部17周囲の素子分離を拡散層(P+型拡散層)からなる素子分離領域16で形成することもできる。
この場合、前記第1シリサイドブロック膜71は、光電変換部21上、転送ゲートTRG上、フローティングディフュージョン部FD上、リセットトランジスタRSTのソース・ドレイン領域34上を被覆し、さらにリセットトランジスタRSTのゲート電極32の一部上を被覆するように形成される。また前記第2シリサイドブロック膜72は、上記第1シリサイドブロック膜71にオーバーラップするように形成される。このとき、リセットトランジスタRSTのゲート電極32の一部上まで第1シリサイドブロック膜71が形成されているので、第2シリサイドブロック膜72はリセットトランジスタRSTのゲート電極32上で第1シリサイドブロック膜71とオーバーラップさせればよい。また、その他の部分では、素子分離領域16上で第1シリサイドブロック膜71とオーバーラップさせればよい。
なお、図68は図67中のA−A’線断面図であり、図69は図67中のE−E’線断面図である。
次に、一つの画素トランジスタが4画素を共有する構成の場合の製造方法の一詳細例を図70〜図93の製造工程断面図によって説明する。この製造方法は、前記図51の画素部の平面レイアウト図によって説明した構成を形成する製造方法である。
また、それぞれの図面の(1)にD1−D1’線位置に相当する断面図、(2)のD2−D2’線位置に相当する断面図、(3)のD3−D3’線位置に相当する断面図、(4)のD4−D4’線位置に相当する断面図を示す。
半導体基板11には例えばシリコン基板を用いる。そして、画素トランジスタの周辺に素子分離領域14を形成し、周辺回路部13の第2素子分離領域15を形成する。
次に、前記図6〜図12には図示していないが、半導体基板11にpウエル、nウエルを形成する。さらに、チャネルイオン注入を行う。さらに、光電変換部にフォトダイオードを形成するイオン注入を行い、p型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素(B)のイオン注入を行い、深い領域にヒ素(As)もしくはリン(P)を用いてイオン注入を行い、上記p型領域の下部に接合するn型領域を形成する。このようにして、pn接合の光電変換部を形成する。
半導体基板11上に犠牲酸化膜151を形成する。次いで、上記犠牲酸化膜151上に、レジストマスク152を形成する。このレジストマスク152は、上記光電変換部21の周囲に形成される素子分離領域上に開口部153が設けられている。つまり、レジストマスク152によって、光電変換部21上、および転送ゲート、フローティングディフュージョン部、画素トランジスタの各形成領域上が被覆される。
次いで、上記レジストマスク152をイオン注入マスクに用いて、上記半導体基板11にイオン注入を行い、P+型の素子分離領域16を形成する。このイオン注入は、例えばイオン種にホウ素(B)を用い、ドーズ量を1×1012/cm2〜1×1013/cm2に設定する。また、注入エネルギーを10keV〜30keVに設定する。また、深さに応じてイオン注入を多段階に行ってもよい。
これによって、各光電変換部21は、素子分離領域16で分離され、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等が形成される画素トランジスタの形成領域とは素子分離領域14によって分離される。また、図示はしていないが、周辺回路部は、前記説明したように、素子分離領域(15)によって分離されている。
図72および図73に示すように、半導体基板11上にゲート絶縁膜31を形成し、さらにゲート絶縁膜31上にゲート電極形成膜131を形成する。このとき、図示はしていないが、前記図14に示すように、周辺回路部13の半導体基板11上にもゲート絶縁膜51を形成し、ゲート絶縁膜51上に上記ゲート電極形成膜131を形成する。
上記ゲート電極形成膜131は、例えばLP−CVD法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、90nmノードでは、150nm〜200nmとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム(SiGe)を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
図74および図75に示すように、ゲート空乏化対策を行う。まず、周辺回路部13のpMOSトランジスタの形成領域上にレジストマスク132を形成(前記図16参照)し、nMOSトランジスタの形成領域の上記ゲート電極形成膜131にn型不純物をドーピングする。このドーピングは、例えばリン(P)またはヒ素(As)をイオン注入して行う。イオン注入量は、約1×1015/cm2〜1×1016/cm2である。その後、上記レジストマスク132を除去する。
次いで、図示はしていないが、nMOSトランジスタの形成領域上にレジストマスク(図示せず)を形成し、周辺回路部13(前記図16参照)のpMOSトランジスタの形成領域の上記ゲート電極形成膜131にp型不純物をドーピングする。このドーピングは、例えばホウ素(B)または二フッ化ホウ素(BF2)またはインジウム(In)をイオン注入して行う。イオン注入量は、約1×1015/cm2〜1×1016/cm2である。その後、上記レジストマスクを除去する。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素(N2)のイオン注入を組み合わせても良い。
図76および図77に示すように、上記ゲート電極形成膜131上に各ゲート電極を形成するためのレジストマスク(図示せず)を形成する。このレジストマスクをエッチングマスクに用いた反応性イオンエッチングによって、上記ゲート電極形成膜131上をエッチング加工して画素部12の各MOSトランジスタのゲート電極32、転送ゲートTRG、周辺回路部13の各MOSトランジスタのゲート電極52を形成(前記図18参照)する。
次いで、上記各ゲート電極32、ゲート電極52(前記図18参照)の表面を酸化して酸化膜133を形成する。
上記酸化膜133の膜厚は、例えば1nm〜10nmとする。また、上記酸化膜133は、上記ゲート電極32、52の側壁とともに上面にも形成されている。
さらに、上記酸化工程によって、上記ゲート電極32、52のエッジ部分を丸めることによって、酸化膜耐圧を改善することができる効果がある。
また、上記熱処理が行われることによって、エッチダメージを低減することができる。
また、上記ゲート電極加工において、光電変換部21上に形成されていた上記ゲート絶縁膜が除去されたとしても、光電変換部21上にも上記酸化膜133が形成される。このため、次工程のリソグラフィー技術においてレジスト膜を形成した際に、シリコン表面に直付けではなくなるために、このレジストによる汚染を防止できる。よって、画素部12の光電変換部21にとっては、白傷防止対策になる。
図78および図79に示すように、画素部12の各MOSトランジスタのLDD領域38、39等を形成するとともに、周辺回路部13の各MOSトランジスタのLDD領域61、62、63、64等を形成(前記図20参照)する。
さらに各ゲート電極52(52N)の両側における半導体基板11にLDD領域61、62を形成する。LDD領域61、62は、イオン注入により形成され、イオン注入種に例えばヒ素(As)もしくはリン(P)を用い、ドーズ量を例えば1×1013/cm2〜1×1015/cm2に設定する。
上記画素部12に形成されるMOSトランジスタに関しては、工程削減の観点から、LDD領域を形成しなくてもよい。もしくは、周辺回路部13に形成されるMOSトランジスタのLDDイオン注入と兼ねてもよい。
さらに各ゲート電極52(52P)の両側における半導体基板11にLDD領域63、64を形成する。LDD領域63、64は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素(BF2)またはホウ素(B)またはインジウム(In)を用い、ドーズ量を例えば1×1013/cm2〜1×1015/cm2に設定する。
図80および図81に示すように、画素部12および周辺回路部13(前記図22参照)の全面に酸化シリコン(SiO2)膜134を形成する。この酸化シリコン膜134は、ノンドープトシリケートガラス(NSG)またはLP−TEOS(Tetra Ethyl Ortho Silicate)または高温酸化(HTO)膜等の堆積膜で形成される。上記酸化シリコン膜134は、例えば5nm〜20nmの膜厚に形成される。
次に、上記酸化シリコン膜134上に窒化シリコン膜135を形成する。この窒化シリコン膜135は、例えばLPCVDにて形成された窒化シリコン膜を用いる。その膜厚は、例えば10nm〜100nmとする。
上記窒化シリコン膜135は、低温で成膜できる原子層蒸着法により成膜されたALD窒化シリコン膜でもよい。
上記窒化シリコン膜135の直下の上記酸化シリコン膜134は、画素部12の光電変換部21上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部21の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜135上に3層目の酸化シリコン(SiO2)膜136を堆積する。この酸化シリコン膜136は、NSGまたはLP−TEOSまたはHTO等の堆積膜で形成される。この酸化シリコン膜136は、例えば10nm〜100nmの膜厚に形成される。
図82および図83に示すように、最上層に形成されている上記酸化シリコン膜136をエッチバックして、各ゲート電極32、52(前記図24参照)、転送ゲートTRG等の側部側にのみ残す。上記エッチバックは、例えば反応性イオンエッチング(RIE)によって行う。このエッチバックでは、上記窒化シリコン膜135でエッチングを停止する。このように、窒化シリコン膜135でエッチングを停止するため、画素部12の光電変換部21へのエッチダメージを低減することができるので、白傷を低減することができる。
図84および図85に示すように、画素部12の光電変換部21上の全面、転送ゲートTRG上、フローティングディフュージョン部が形成される領域上、リセットトランジスタのLDD領域38上およびリセットトランジスタのゲート電極32上の一部にかかるように、レジストマスク138を形成する。
その後、上記窒化シリコン膜135、上記酸化シリコン膜134をエッチバックして、各ゲート電極32、52(前記図26参照)の側壁部に酸化シリコン膜134、窒化シリコン膜135、酸化シリコン膜136からなる第1サイドウォール33、第2サイドウォール53(前記図26参照)を形成する。このとき、光電変換部21上、フローティングディフュージョン部を形成する領域上、リセットトランジスタのソース・ドレイン領域を形成する領域上の窒化シリコン膜135、酸化シリコン膜134は、レジストマスク138で被覆されているので、エッチングされない。したがって、光電変換部21、フローティングディフュージョン部を形成する領域、リセットトランジスタのソース・ドレイン領域を形成する領域にエッチングダメージが生じることはない。
まず、前記図28に示すように、周辺回路部13のNMOSトランジスタの形成領域上を開口したレジストマスク(図示せず)を形成し、これを用いてイオン注入により、周辺回路部13のNMOSトランジスタの形成領域に深いソース・ドレイン(Deep Source-Drain)領域54(54N)、55(55N)を形成する。すなわち、各ゲート電極52の両側に、上記LDD領域58、59等を介して、半導体基板11に上記ソース・ドレイン領域54N、55Nが形成される。上記ソース・ドレイン領域54N、55Nは、イオン注入により形成され、イオン注入種に例えばヒ素(As)またはリン(P)を用い、ドーズ量を例えば1×1015/cm2〜1×1016/cm2に設定する。その後、上記レジストマスクを除去する。
このイオン注入は、上記周辺回路部のNMOSトランジスタの上記ソース・ドレイン領域54N、55Nを形成するイオン注入と兼ねることができる。
また、リセットトランジスタのソース・ドレイン領域34は、酸化シリコン膜134と窒化シリコン膜135を通過させるイオン注入となるので、この部分のイオン注入を別途行うこともできる。
よって、白傷、ランダムノイズ等を改善できる。
また、光電変換部21上は、サイドウォール形成膜137で覆われており、ソース・ドレイン領域を形成するイオン注入時のレジストマスクは、サイドウォール形成膜137を介して光電変換部21上に形成されるため、光電変換部21表面に直付けにならない。このため、光電変換部21は、レジスト中の汚染物質により汚染されることがないので、白傷、暗電流等の増加を抑えることができる。
また、ソース・ドレイン領域を形成するイオン注入では、膜越しのイオン注入ではないため、表面の濃度を高くした状態で深さを設定できる。このため、ソース・ドレイン領域の直列抵抗の増加を抑制できる。
また、上記光電変換部21上、フローティングディフュージョン部FD上、このフローティングディフュージョン部FDに配線(図示せず)等で接続されるリセットトランジスタのソース・ドレイン領域34上を被覆している上記サイドウォール形成膜137は、その後の工程で、第1シリサイドブロック膜71として用いられる。
まず、図88および図89に示すように、画素部12および周辺回路部13(前記図30参照)上の全面に第2シリサイドブロック膜72を形成する。第2シリサイドブロック膜72は、酸化シリコン(SiO2)膜138と窒化シリコン(Si3N4)膜139の積層膜からなる。例えば、上記酸化シリコン膜138は、例えば5nm〜40nmの膜厚に形成されていて、上記窒化シリコン膜139は、例えば5nm〜60nmの膜厚に形成されている。
上記酸化シリコン膜138は、NSG、LP−TEOS、HTO膜等を用いる。上記窒化シリコン膜139は、ALD−SiN、プラズマ窒化膜、LP−SiN等を用いる。この2層の膜の成膜温度が高いと、PMOSFETのゲート電極において、ボロンの不活性化が起こり、ゲート空乏化により、PMOSFETの電流駆動能力が低下する。したがって、相対的にサイドウォール形成膜137より成膜温度が低いことが望ましい。成膜温度は例えば700℃以下が望ましい。
まず、図90および図91に示すように、画素部12のMOSトランジスタの形成領域上をほぼ被覆するように、レジストマスク141を形成する。このレジストマスク141をエッチングマスクに用いて、上記画素部12の光電変換部21上、フローティングディフュージョン部FD上(転送ゲートTRG上も含む)、リセットトランジスタのソース・ドレイン領域34上、リセットトランジスタのゲート電極32上の一部、および周辺回路部13(前記図32参照)上の上記第2シリサイドブロック膜72をエッチングにより除去する。したがって、第2シリサイドブロック膜72は、上記第1シリサイドブロック膜71に対してリセットトランジスタのゲート電極32上および図示した素子分離領域14の図面奥側上でオーバーラップする状態に形成される。
この結果、光電変換部21上は、上層より窒化シリコン膜135、酸化シリコン膜134となり、分光のリップルを防ぐことができる。一方、上記エッチングを行わない場合には、光電変換部21上が、上層より窒化シリコン膜139、酸化シリコン膜138、窒化シリコン膜135、酸化シリコン膜134の構造になり、入射光は多重反射し、分光のリップル特性が悪化する。リップル特性が悪くなるので、Chip to Chipの分光のばらつきが大きくなる。そのため、本実施例では、光電変換部21上の第2シリサイドブロック膜72を故意に剥離している。
まず、前記図34に示すように、周辺回路部13の各MOSトランジスタ50のソース・ドレイン領域54、55上およびゲート電極52上にシリサイド層56、57、58を形成する。
上記シリサイド層56、57、58には、コバルトシリサイド(CoSi2)、ニッケルシリサイド(NiSi)、チタンシリサイド(TiSi2)、白金シリサイド(PtSi)、タングステンシリサイド(WSi2)などを用いる。
シリサイド層56、57、58の形成例として、ニッケルシリサイドを形成する一例を以下に説明する。
まず全面にニッケル(Ni)膜を形成する。このニッケル膜は、例えばスパッタ装置を用いて、例えば10nmの厚さに形成される。次いで、300℃〜400℃程度でアニール処理を行って、ニッケル膜と下地にシリコンとを反応させて、ニッケルシリサイド層を形成する。その後、未反応なニッケルをウエットエッチングにより除去する。このウエットエッチングによって、絶縁膜以外のシリコンまたはポリシリコン表面のみ、自己整合的にシリサイド層56、57、58が形成される。
その後、500℃〜600℃程度で再度、アニール処理を行い、ニッケルシリサイド層を安定化させる。
上記シリサイド化工程では、図92および図93に示すように、画素部12は、第1シリサイドブロック膜71および第1シリサイドブロック膜72に被覆されているので、シリサイドは形成されない。これは、シリサイドの金属が光電変換部21上まで拡散することによる白傷や暗電流の増加をなくすためである。
したがって、画素部12のMOSトランジスタのソース・ドレイン領域34、35表面の不純物濃度を濃くしないと、コンタクト抵抗が激増することになる。本実施例では、上記ソース・ドレイン領域34、35表面の不純物濃度を高くすることができるので、コンタクト抵抗増加を比較的抑制できるという利点がある。
次に、上記層間絶縁膜76の表面を平坦化する。この平坦化は、例えば化学的機械研磨(CMP)により行う。
次いで、コンタクトホールを形成するためのレジストマスク(図示せず)を形成した後、例えば画素部12の上記層間絶縁膜76、エッチングストッパ膜74、第2シリサイドブロック膜72等をエッチングして、コンタクトホール77、78、79を形成する。また同様にして、周辺回路部13にもコンタクトホール81、82を形成する。
図面では一例として、画素部12では、転送ゲートTRG、選択トランジスタSELのゲート電極32、増幅トランジスタAmpのゲート電極32に達するコンタクトホール77、78、79を示した。また周辺回路部13では、Nチャネル(Nch)低耐圧トランジスタソース・ドレイン領域55、Pチャネル(Pch)低耐圧トランジスタのソース・ドレイン領域55に達するコンタクトホール81、82を示した。しかしながら、その他のトランジスタのゲート電極、ソース・ドレイン領域に達するコンタクトホールも図示はしていないが、同時に形成される。
上記密着層には、例えばチタン(Ti)膜、タンタル(Ta)膜等を用い、上記バリアメタル層84には例えば窒化チタン膜、窒化タンタル膜等を用いる。
また、上記プラグ85は、タングステン(W)、アルミニウム(Al)、銅(Cu)等で形成することができる。例えば銅(Cu)を用いた場合には、例えば、密着層にタンタル膜を用い、バリアメタル層84に窒化タンタル膜を用いる。
その後、図示はしないが、多層配線を形成する。多層配線は必要に応じて、2層、3層、4層・・・と多層化してもよい。
また、上記導波路23と集光レンズとの間に、光を分光するためのカラーフィルタ27を形成しても良い。
また、サイドウォール形成膜137と同一層の膜で形成された第1シリサイドブロック膜71と、第1シリサイドブロック膜71とは別の膜で形成された第2シリサイドブロック膜72の2層で画素部12が被覆される。このため、画素部12のMOSトランジスタ上が1層のシリサイドブロック膜で完全に被覆されるのではないので、ランダムノイズが低減され、白傷・暗電流が低減される。
[撮像装置の構成の一例]
次に、本発明の撮像装置に係る一実施の形態を、図94のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
Claims (11)
- 半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のMOSトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第1サイドウォールと、
前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第2サイドウォールと、
前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第1シリサイドブロック膜と、
前記画素部のMOSトランジスタ上に、前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上が被覆され、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜との重なり部分が、素子分離領域上である
固体撮像装置。 - 前記半導体基板に前記光電変換部に隣接してフローティングディフュージョン部を有し、
前記フローティングディフュージョン部は前記第1シリサイドブロック膜で被覆されている
請求項1記載の固体撮像装置。 - 前記周辺回路部は、前記第1シリサイドブロック膜および前記第2シリサイドブロック膜から露出し、
前記周辺回路部のMOSトランジスタのゲート電極およびソース・ドレイン領域の表面層にシリサイド層が設けられている
請求項1または2記載の固体撮像装置。 - 前記第1シリサイドブロック膜と前記第2シリサイドブロック膜の重なり部分が前記画素部内に形成されている
請求項1〜3の何れかに記載の固体撮像装置。 - 前記半導体基板には、複数の前記光電変換部に隣接するフローティングディフュージョン部を有し、当該複数の光電変換部に隣接するフローティングディフュージョン部は、前記第1シリサイドブロック膜で被覆されている
請求項1〜4の何れかに記載の固体撮像装置。 - 前記第1シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造を有し、
前記第2シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造を有する
請求項1〜5の何れかに記載の固体撮像装置。 - 半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記画素部と前記周辺回路部上を被覆するサイドウォール形成膜を形成する工程と、
前記画素部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第1サイドウォールを形成し、前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜で第2サイドウォールを形成し、前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜で第1シリサイドブロック膜を形成する工程と、
前記画素部のMOSトランジスタ上に、素子分離領域上において前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を形成する工程を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上を被覆する
固体撮像装置の製造方法。 - 前記第1シリサイドブロック膜で前記光電変換部に隣接して形成されているフローティングディフュージョン部を覆う
請求項7記載の固体撮像装置の製造方法。 - 前記第1シリサイドブロック膜と前記第2シリサイドブロック膜の重なり部分を前記画素部内に形成する
請求項7または8記載の固体撮像装置の製造方法。 - 前記第1シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造に形成し、
前記第2シリサイドブロック膜は酸化シリコン膜と窒化シリコン膜との積層構造に形成する
請求項7、請求項8または請求項9記載の固体撮像装置の製造方法。 - 入射光を集光する集光光学部と、
前記集光光学部で集光した光を受光して光電変換する固体撮像装置を有する撮像部と、
前記固体撮像装置で光電変換されて出力された電気信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を有し、
前記画素部のMOSトランジスタのゲート電極の側壁にサイドウォール形成膜で形成された第1サイドウォールと、
前記周辺回路部のMOSトランジスタのゲート電極の側壁に前記サイドウォール形成膜と同一層の膜で形成された第2サイドウォールと、
前記光電変換部上および前記画素部のMOSトランジスタの一部上に前記サイドウォール形成膜と同一層の膜で形成された第1シリサイドブロック膜と、
前記画素部のMOSトランジスタ上に、前記第1シリサイドブロック膜の一部上に重なる第2シリサイドブロック膜を有し、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜とで前記画素部のMOSトランジスタ上が被覆され、
前記第1シリサイドブロック膜と前記第2シリサイドブロック膜との重なり部分が、素子分離領域上である
撮像装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009037557A JP5493382B2 (ja) | 2008-08-01 | 2009-02-20 | 固体撮像装置、その製造方法および撮像装置 |
TW098122656A TWI399851B (zh) | 2008-08-01 | 2009-07-03 | 固態成像裝置,製造固態成像裝置之方法,及成像裝置 |
TW102111569A TWI581409B (zh) | 2008-08-01 | 2009-07-03 | 固態成像裝置,製造固態成像裝置之方法,及成像裝置 |
US12/509,990 US8115154B2 (en) | 2008-08-01 | 2009-07-27 | Solid-state imaging device, method of producing the same, and imaging device |
KR1020090070543A KR101569532B1 (ko) | 2008-08-01 | 2009-07-31 | 고체 촬상 장치, 그 제조 방법 및 촬상 장치 |
CN2009101617205A CN101640209B (zh) | 2008-08-01 | 2009-07-31 | 固体摄像器件、其制造方法以及摄像装置 |
US13/349,149 US8431880B2 (en) | 2008-08-01 | 2012-01-12 | Solid-state imaging device, method of producing the same, and imaging device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008199518 | 2008-08-01 | ||
JP2008199518 | 2008-08-01 | ||
JP2009037557A JP5493382B2 (ja) | 2008-08-01 | 2009-02-20 | 固体撮像装置、その製造方法および撮像装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010056516A JP2010056516A (ja) | 2010-03-11 |
JP5493382B2 true JP5493382B2 (ja) | 2014-05-14 |
Family
ID=41615111
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009037557A Active JP5493382B2 (ja) | 2008-08-01 | 2009-02-20 | 固体撮像装置、その製造方法および撮像装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5493382B2 (ja) |
CN (1) | CN101640209B (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5717357B2 (ja) * | 2010-05-18 | 2015-05-13 | キヤノン株式会社 | 光電変換装置およびカメラ |
JP2013045878A (ja) * | 2011-08-24 | 2013-03-04 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、電子機器 |
JP5563166B2 (ja) * | 2011-08-30 | 2014-07-30 | 富士フイルム株式会社 | 固体撮像装置及びデジタルカメラ |
JP6587581B2 (ja) * | 2011-09-01 | 2019-10-09 | キヤノン株式会社 | 固体撮像装置 |
WO2014002362A1 (ja) * | 2012-06-26 | 2014-01-03 | パナソニック株式会社 | 固体撮像装置及びその製造方法 |
JP2014183064A (ja) * | 2013-03-18 | 2014-09-29 | Sony Corp | 固体撮像素子および製造方法、並びに電子機器 |
KR102120666B1 (ko) * | 2013-06-14 | 2020-06-09 | 르네사스 일렉트로닉스 가부시키가이샤 | 촬상 장치의 제조 방법 및 촬상 장치 |
US8933494B1 (en) * | 2013-09-26 | 2015-01-13 | Omnivision Technologies, Inc. | Image sensor pixel cell having dual self-aligned implants next to storage gate |
JP6234173B2 (ja) * | 2013-11-07 | 2017-11-22 | ルネサスエレクトロニクス株式会社 | 固体撮像素子の製造方法 |
JP2015109342A (ja) | 2013-12-04 | 2015-06-11 | キヤノン株式会社 | 撮像装置の製造方法 |
US9608033B2 (en) | 2014-05-12 | 2017-03-28 | Canon Kabushiki Kaisha | Solid-state image sensor, method of manufacturing the same, and camera |
CN111193888B (zh) * | 2014-07-09 | 2021-11-30 | 瑞萨电子株式会社 | 半导体器件 |
JP6700655B2 (ja) | 2014-10-30 | 2020-05-27 | キヤノン株式会社 | 光電変換装置および光電変換装置の製造方法 |
US10026837B2 (en) * | 2015-09-03 | 2018-07-17 | Texas Instruments Incorporated | Embedded SiGe process for multi-threshold PMOS transistors |
JP2017120821A (ja) | 2015-12-28 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6871259B2 (ja) * | 2016-08-29 | 2021-05-12 | 浜松ホトニクス株式会社 | 距離画像センサ |
CN107845649A (zh) * | 2016-09-20 | 2018-03-27 | 松下知识产权经营株式会社 | 摄像装置及其制造方法 |
JP2017130693A (ja) * | 2017-04-13 | 2017-07-27 | ルネサスエレクトロニクス株式会社 | 撮像装置およびその製造方法 |
JP6664353B2 (ja) | 2017-07-11 | 2020-03-13 | キヤノン株式会社 | 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法 |
JP2017220673A (ja) * | 2017-07-24 | 2017-12-14 | ルネサスエレクトロニクス株式会社 | 撮像装置の製造方法および撮像装置 |
US10079261B1 (en) * | 2017-08-17 | 2018-09-18 | Omnivision Technologies, Inc. | Raised electrode to reduce dark current |
JP6598830B2 (ja) * | 2017-08-31 | 2019-10-30 | キヤノン株式会社 | 光電変換装置の製造方法 |
CN110223998B (zh) * | 2019-06-14 | 2021-07-27 | 中国电子科技集团公司第四十四研究所 | 具有超薄铂硅虚相栅电极的ccd像元结构及制作方法 |
CN110310926B (zh) * | 2019-06-25 | 2021-10-15 | 上海华力集成电路制造有限公司 | 解决sram单元器件金属硅化物缺陷形成的方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101053323B1 (ko) * | 2002-05-14 | 2011-08-01 | 소니 주식회사 | 반도체 장치와 그 제조 방법, 및 전자 기기 |
JP4729933B2 (ja) * | 2005-02-01 | 2011-07-20 | ソニー株式会社 | 固体撮像装置の製造方法 |
JP4224036B2 (ja) * | 2005-03-17 | 2009-02-12 | 富士通マイクロエレクトロニクス株式会社 | フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法 |
JP4345794B2 (ja) * | 2006-09-28 | 2009-10-14 | ソニー株式会社 | 固体撮像素子の製造方法 |
-
2009
- 2009-02-20 JP JP2009037557A patent/JP5493382B2/ja active Active
- 2009-07-31 CN CN2009101617205A patent/CN101640209B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN101640209A (zh) | 2010-02-03 |
CN101640209B (zh) | 2012-06-13 |
JP2010056516A (ja) | 2010-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5493382B2 (ja) | 固体撮像装置、その製造方法および撮像装置 | |
US10319758B2 (en) | Solid-state imaging device, method for manufacturing solid-state imaging device, and imaging apparatus | |
US11355533B2 (en) | Solid-state imaging device, method of manufacturing the same, and imaging apparatus | |
US8431880B2 (en) | Solid-state imaging device, method of producing the same, and imaging device | |
JP4340248B2 (ja) | 半導体撮像装置を製造する方法 | |
JP6083930B2 (ja) | 光電変換装置および撮像システム、光電変換装置の製造方法 | |
JP2013089652A (ja) | 固体撮像装置およびその製造方法 | |
US20160156817A1 (en) | Manufacturing method of imaging apparatus, imaging apparatus, and imaging system | |
JP6362121B2 (ja) | 光電変換装置および撮像システム、光電変換装置の製造方法 | |
KR101569532B1 (ko) | 고체 촬상 장치, 그 제조 방법 및 촬상 장치 | |
JP2011176334A (ja) | 画像撮像デバイス及びその製造方法 | |
US20090114962A1 (en) | Image Sensor and Method for Manufacturing Thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130725 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140217 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5493382 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |