KR101569532B1 - 고체 촬상 장치, 그 제조 방법 및 촬상 장치 - Google Patents

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Abstract

본 발명의 고체 촬상 장치는, 광전 변환부를 구비한 화소부와 주변 회로부를 가지며, 화소부의 MOS 트랜지스터의 게이트 전극의 각 측벽에 배치되고 측벽막으로 이루어진 제1 측벽과, 주변 회로부의 MOS 트랜지스터의 게이트 전극의 각 측벽에 배치된 측벽막으로 이루어진 제2 측벽과, 광전 변환부 및 화소부의 MOS 트랜지스터의 일부 위에 측벽막으로 이루어진 제1 실리사이드 방지막과, 화소부의 MOS 트랜지스터 위에 배치되고, 제1 실리사이드 방지막의 일부 위에 겹치는 제2 실리사이드 방지막을 포함하며, 제1, 제2 실리사이드 방지막으로 화소부의 MOS 트랜지스터가 피복되어 있는 반도체 기판(11)을 포함한다.
전송 게이트, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터, 고체 촬상 장치, 제1 실리사이드 방지막, 제1 측벽, 제2 실리사이드 방지막, 반도체 기판

Description

고체 촬상 장치, 그 제조 방법 및 촬상 장치{SOLID-STATE IMAGING DEVICE, METHOD OF PRODUCING THE SAME, AND IMAGING DEVICE}
본 발명은, 고체 촬상 장치, 그 제조 방법 및 촬상 장치에 관한 것이다.
고체 촬상 장치의 MOS 트랜지스터의 게이트 전극 위에 3층 구조의 측벽을 형성하고, 그 3층 구조의 측벽과 동일한 막(이하, 측벽막이라고 함)을 고체 촬상 장치의 센서부 위에 형성하고, 그것을 센서부 위에 실리사이드가 형성되지 않도록 하는 실리사이드 블록에 이용하는 고체 촬상 장치의 제조 방법이 개시되어 있다(예를 들면, 특허 출원 WO 2003/096421호('421 문서)의 PCT 국제 공보의 국내 재공표(특히 도 64 및 그 관련 기재) 참조).
그러나, '421 문서에 기재된 제조 방법에서는, MOS 트랜지스터의 소스·드레인 영역을 형성하기 위해서는, 소스·드레인 영역을 형성하기 위한 이온 주입을 상기 3층 구조의 측벽막을 통하여 행한다. 그 때문에, 기생 저항을 억제한 채 단채널 효과를 개선하는 것이 곤란했다. 또한, 3층 구조의 측벽막으로 완전하게 피복된 상태에서 소스·드레인 영역의 어닐링을 실시하기 때문에, 이 측벽막에 의한 응력(stress)이 증가한다(SMT: stress memorization technique(예를 들면, K.Ota, et al., "Novel Locally Strained Channel Technique for High Performance 55nm CMOS" IEDM Tech. Dig., pp.27-30, 2002년 참조)). 또한, 로직부의 MOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입과, 화소부의 MOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입의 조건을 변화시킬 필요가 생긴다고 생각된다. 그 이유는, 화소부의 MOS 트랜지스터는 측벽막을 통한 이온 주입으로 되고, 로직부의 MOS 트랜지스터는 그러한 막이 없는 이온 주입으로 되기 때문이다. 그 때문에, 로직부의 각 MOS 트랜지스터의 불순물 확산층 깊이와 화소부의 각 MOS 트랜지스터의 불순물 확산층 깊이가 서로 다르다. 따라서, 로직부의 MOS 트랜지스터는, 화소부의 MOS 트랜지스터와 비교해서 게이트 길이가 짧다. 따라서, 접합 리크를 억제하면서 단채널 효과를 개선하고, 또한 기생 저항의 증가의 억제를 동시에 실현하는 것이 어렵게 된다. 상기 '421 문서에는 기재되어 있지 않지만, 로직부의 MOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입과, 화소부의 MOS 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입은, 각각 행하는 것이 자연스럽다.
또한, 게이트 전극을 완전하게 피복하는 1층의 피복막이 제공된 상태에서, 소스·드레인 영역의 어닐링을 행하면, 커버막에 인장 응력(Tensile 응력)이 걸린다(SMT). 이 막 응력에 의해 센서부의 실리콘층에 결정 결함이 발생하여, 랜덤 노이즈 증가, 백상·암전류의 수의 증가를 야기할 수 있다.
전술한 바와 같이, 소스·드레인 영역을 형성하기 위한 이온 주입은, 측벽막을 통한 이온 주입으로 되기 때문에, 실리콘(Si) 표면의 농도를 짙게 유지한 채, 불순물 확산층의 깊이를 원하는 값으로 설정하는 것이 곤란하다. 그 때문에, 소스·드레인 영역의 기생 저항이 증가하고, 화소 트랜지스터의 구동력이 떨어진다.
또한, 상기 측벽막을, 실리사이드 방지막으로서 사용하지 않고, 별도로, 실리사이드 블록용의 막을 새롭게 제공하는 제조 방법이 개시되어 있다(예를 들면, 특허 공개 2008-85104호 공보 참조). 이 제조 방법에서는, 게이트 전극의 각 측벽 위에 측벽을 형성할 때에 행하는 측벽막의 에치백으로, 실리콘 기판에 데미지가 들어가기 쉽다. 이 결과, 암전류가 증가한다고 하는 문제가 생긴다. 또한, 이 제조 방법에서는, 소스·드레인 영역을 형성하기 위한 이온 주입 전에, 포토다이오드 위에 배치된 산화막을 제거하기 때문에, 포토다이오드 위에, 레지스트 마스크가 직접 형성된다. 이 때문에, 포토다이오드가 레지스트에 의해 오염되어, 암전류가 증가한다. 또한, 포토다이오드 위의 웨트 에칭에 의한 표면 영역의 P형 불순물의 손실의 결과, 암전류가 증가된다. 상기 포토다이오드 위의 산화막을 제거하는 웨트 에칭시에, 로직부의 분리 영역(STI) 상부의 에칭에 의한 깎임량이 커지기 때문에, 로직부의 분리 영역의 엣지에서, 소스·드레인 영역 상에 실리사이드를 형성했을 때에, 실리사이드 기인의 접합 리크가 증가된다. 상기 포토다이오드 위의 산화막을 제거했을 때에, 측벽막의 일부가 리프트 오프되는 문제가 심해진다. 이 결과, 수율의 저하를 야기한다.
고체 촬상 장치의 MOS 트랜지스터에서, 게이트 전극의 각각의 측벽 위에 2층 구조의 측벽을 형성하는 경우, 실리콘 기판 위에 게이트 절연막을 개재하여 게이트 전극을 형성한다. 다음으로, 실리콘 기판 위에 게이트 전극을 피복하는 산화 실리 콘막을 형성한다. 또한 산화 실리콘막 위에 질화 실리콘막을 형성한다. 그 후, 질화 실리콘막의 전체면을 에치백하고, 게이트 전극의 측벽 위에 산화 실리콘막을 개재하여 질화 실리콘막을 남긴다. 이 에치백에서는, 상기 산화 실리콘막이 에칭 스토퍼로 된다. 다음으로, 산화 실리콘막을 에칭한다. 이 결과, 게이트 전극의 상부면이 노출되고, 또한 실리콘 기판이 노출된다. 이 공정에서, 고체 촬상 장치의 포토다이오드 위에 형성된 산화 실리콘막도 제거된다.
상기 제조 방법에서는, 화소 사이즈 및 트랜지스터 사이즈를 미세화해 가면, 산화 실리콘층의 막 두께도 얇아져 간다. 그 때문에, 질화 실리콘막의 에치백 시에, 기초층으로서 역할하는 실리콘 기판에 데미지를 부여하지 않은 채로 에칭을 정지시키는 것이 곤란해진다. 일반적으로 질화 실리콘막의 에칭 시에 에칭 스토퍼로서 산화 실리콘막을 이용하면, 충분한 에칭 선택비를 보증하기 어렵다.
또한, 산화 실리콘막의 제거 시에, 질화 실리콘막으로 구성된 측벽 아래에 위치한, 산화 실리콘막의 일부가 웨트 에칭에 의해 제거된다. 이 때문에, 그 후의 열 처리 등에 기인한 응력에 의해, 측벽이 리프트 오프된 상태로 되어, 더러움의 원인으로 될 위험성이 있다. 이것은 수율을 떨어뜨리는 원인이 될 수 있다.
산화 실리콘막의 에칭할 때, 고체 촬상 장치의 포토다이오드 위에 위치한 산화 실리콘막도 제거된다. 그 후, nFET, pFET의 소스·드레인을 형성하기 위한 이온 주입을 행하지만, 이 경우에, 그 이온 주입시에 이용하는 레지스트 마스크가, 포토다이오드 위에 직접 형성된다. 그리하여, 레지스트 내에 포함되어 있는 나트륨(Na) 등에 의한 포토다이오드의 오염이 염려되고, 백상의 수가 증가한다는 문제 를 야기할 수 있다.
도 95에 CMOS 센서의 레이아웃도를 나타낸다. 도 95에 도시하는 바와 같이, 실리콘 기판 위에, 포토다이오드 PD와 이 포토다이오드 PD에 접속되는 액티브 영역(15)이 제공되어 있다. 이 액티브 영역(15)에, 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL이 순서대로 배열되어 있다. 또한, 전송 게이트 TRG와 리셋 트랜지스터 RST 사이에 부동 확산부(floating diffusion portion) FD가 제공된다. 또한, 전술된 평면 레이아웃의 등가 회로를 도 96에 나타낸다. 도 96에 나타내는 레이아웃에서는, 화소는, 1개의 포토다이오드 PD와, 부동 확산부 FD, 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL의 4개의 트랜지스터를 포함한다. 이 레이아웃은, 포토다이오드 PD를 모두 갖지 않는 구성을 나타내지만, 포토다이오드 PD가 공유될 수 있거나, 화소가 4트랜지스터 대신 3트랜지스터를 포함할 수도 있다.
해결하고자 하는 문제점은, 랜덤 노이즈, 백상·암전류의 수를 저감하는 것이다.
본 발명의 실시예에 따르면, 화소부의 MOS 트랜지스터 위에서, 서로 다른 2층의 실리사이드 방지막의 일부가 서로 겹치도록 형성하여, 랜덤 노이즈, 백상·암전류의 수를 저감한다.
본 발명의 실시예에 따른 고체 촬상 장치는, 입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 화소부의 주변에 배치된 주변 회로부를 포함하는 반도체 기판과, 측벽막으로 구성되며 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제1 측벽과, 측벽막과 동일한 막으로 구성되며, 주변 회로부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제2 측벽과, 측벽막과 동일한 막으로 구성되며, 광전 변환부 위 및 화소부의 MOS 트랜지스터들의 일부 위에 배치되는 제1 실리사이드 방지막과, 화소부의 MOS 트랜지스터 위에, 제1 실리사이드 방지막의 일부와 겹치도록 배치되는 제2 실리사이드 방지막을 포함하며, 화소부의 MOS 트랜지스터들은 제1 실리사이드 방지막과 제2 실리사이드 방지막으로 피복되어 있다.
본 발명의 실시예에 따른 고체 촬상 장치에서, 화소부의 MOS 트랜지스터들은 측벽막과 동일한 막으로 이루어진 제1 실리사이드 방지막과, 제1 실리사이드 방지막과는 다른 막으로 이루어진 제2 실리사이드 방지막의 2층으로 피복되어 있다. 이 때문에, 화소부의 MOS 트랜지스터가 1층의 실리사이드 방지막으로 완전하게 피복되는 것은 아니므로, 랜덤 노이즈가 저감되어, 백상·암전류의 수를 저감할 수 있다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법은, 반도체 기판 상에, 입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 화소부의 주변에 형성된 주변 회로부를 형성할 때, 화소부와 주변 회로부를 피복하는 측벽막을 형성하는 단계와, 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 측벽막으로 구성되는 제1 측벽을 형성하고, 주변 회로부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 측벽막으로 구성되는 제2 측벽을 형성하고, 광전 변환부 위 및 화소부의 MOS 트랜지스터들의 일부 위에 측벽막으로 구성되는 제1 실리사이드 방지막을 형성하는 단계와, 화소부의 MOS 트랜지스터 위에, 제1 실리사이드 방지막의 일부와 겹치도록 제2 실리사이드 방지막을 형성하는 단계를 포함하며, 화소부의 MOS 트랜지스터들은 제1 실리사이드 방지막과 제2 실리사이드 방지막으로 피복된다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법에서, 화소부의 MOS 트랜지스터들은 측벽막과 동일한 막으로 이루어진 제1 실리사이드 방지막과, 제1 실리사이드 방지막과는 다른 막으로 이루어진 제2 실리사이드 방지막의 2층으로 피복되어 있다. 이 때문에, 화소부의 MOS 트랜지스터가 1층의 실리사이드 방지막으로 완전하게 피복되는 것은 아니므로, 랜덤 노이즈가 저감되어, 백상·암전류의 수를 저감할 수 있다.
본 발명의 실시예에 따른 촬상 장치는, 입사광을 집광하도록 구성된 집광 광학부와, 집광 광학부에서 집광한 광을 수광해서 광을 광전 변환하도록 구성된 고체 촬상 장치와, 획득된 신호를 처리하도록 구성된 신호 처리부를 포함한다. 이 촬상 장치에서, 고체 촬상 장치는, 입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 화소부의 주변에 배치된 주변 회로부를 포함하는 반도체 기판과, 측벽막으로 구성되며 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제1 측벽과, 측벽막과 동일한 막으로 구성되며, 주변 회로 부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제2 측벽과, 측벽막과 동일한 막으로 구성되며, 광전 변환부 위 및 화소부의 MOS 트랜지스터들의 일부 위에 배치되는 제1 실리사이드 방지막과, 화소부의 MOS 트랜지스터 위에, 제1 실리사이드 방지막의 일부와 겹치도록 배치되는 제2 실리사이드 방지막을 포함하며, 화소부의 MOS 트랜지스터들은 제1 실리사이드 방지막과 제2 실리사이드 방지막으로 피복되어 있다.
본 발명의 실시예에 따른 촬상 장치에서는, 본원 발명의 실시예에 따른 고체 촬상 장치를 포함하기 때문에, 랜덤 노이즈가 저감되고, 백상·암전류의 수가 저감될 수 있다.
본 발명의 실시예에 따른 고체 촬상 장치는, 랜덤 노이즈를 저감할 수 있고, 백상·암전류의 수를 저감할 수 있다고 하는 이점이 있다.
본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법은, 랜덤 노이즈를 저감할 수 있고, 백상·암전류의 수를 저감할 수 있다고 하는 이점이 있다.
본 발명의 실시예에 따른 촬상 장치는, 본원 발명의 실시예에 따른 고체 촬상 장치를 포함하기 때문에, 각 화소의 랜덤 노이즈를 저감할 수 있고, 백상·암전류의 수를 저감할 수 있다. 따라서, 화질의 향상을 도모할 수 있다.
이하, 본 발명을 실시하기 위한 형태(이하, 실시예라고 함)에 대해서 설명한다.
<1. 제1 실시예>
본 발명의 제1 실시예에 따른 고체 촬상 장치의 구조의 제1예를, 도 1의 화소부의 개략 구조 단면도, 도 2의 주변 회로부의 개략 구조 단면도 및 도 5a의 화소부의 평면 레이아웃도를 참조하여 설명한다. 도 5a는, 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL이 활성 영역에서 접속되어 있는 경우를 나타낸다. 또한, 도 1에 나타낸 화소부 및 도 2에 나타낸 주변 회로부는 동일한 반도체 기판 위에 형성되어 있는 것에 주목한다. 도 1은 도 5a의 Ⅰ-Ⅰ선을 따라 취해진 단면을 나타낸다. 또한, 제1 실시예에 따른 고체 촬상 장치의 구조의 제2예를, 도 3의 화소부의 개략 구조 단면도, 도 4의 주변 회로부의 개략 구조 단면도 및 도 5b의 화소부의 평면 레이아웃도를 참조하여 설명한다. 도 5b는, 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL의 활성 영역이 STI에 의해 분리되어 있는 경우를 나타낸다. 도 3에 나타낸 화소부 및 도 4에 나타낸 주변 회로부는 동일한 반도체 기판 위에 형성되어 있는 것에 주목한다. 도 3은 도 5b의 Ⅲ-Ⅲ 선을 따라 취해진 단면을 나타낸다. 동일 포화 전하량 Qs로 화소 사이즈를 저감하기 위해서는, 도 5a에 나타낸 레이아웃이 바람직하다.
[고체 촬상 장치의 구성의 제1예]
도 1, 도 2 및 도 5a에 나타낸 바와 같이, 고체 촬상 장치(1(A))는, 입사광을 광전 변환해서 전기 신호를 얻는 광전 변환부(21)를 구비한 화소부(12)와, 이 화소부(12)의 주변에 배치된 주변 회로부(13)를 포함하는 반도체 기판(11)을 포함 한다. 반도체 기판(11)의 화소부(12)에는, 광전 변환부(21)가 제공되고, 이 광전 변환부(21)에 접속해서 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL이 순서대로 직렬로 제공되어 있다. 상기 광전 변환부(21)는 예를 들면 포토다이오드로 구성되어 있다.
화소부(12)의 MOS 트랜지스터(30)(전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL)의 각 게이트 전극(32)의 측벽 위에는, 측벽막으로 이루어진 제1 측벽(33)이 제공되어 있다. 또한 주변 회로부(13)의 각 MOS 트랜지스터(50)의 게이트 전극(52)의 측벽 위에 제공된 상기 측벽막과 동일한 막으로 이루어진 제2 측벽(53)이 형성되어 있다. 또한 광전 변환부(21) 위에는, 측벽막과 동일한 막으로 이루어진 제1 실리사이드 방지막(71)이 제공되어 있다. 또한, 화소부(12)의 각각의 MOS 트랜지스터(30) 위에는, 제1 실리사이드 방지막(71)의 일부와 겹치는 제2 실리사이드 방지막(72)이 제공된다. 제1 실리사이드 방지막(71)은, 예를 들면 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 가지고 있다. 제2 실리사이드 방지막(72)은, 예를 들면 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 가지고 있다. 그리하여, 제1 실리사이드 방지막(71)과 제2 실리사이드 방지막(72)으로 화소부(12)가 피복되어 있다. 제1 실리사이드 방지막(71)과 상기 제2 실리사이드 방지막(72)의 겹침 부분은 화소부(12) 에 형성되어 있다.
상기 주변 회로부(13)의 각각의 MOS 트랜지스터(50)는, 예를 들면 게이트 전극(52) 위에 실리사이드층(58)이, 소스·드레인 영역(54, 55) 위에 실리사이드 층(56, 57)이 각각 제공되어 있다. 이렇게, 주변 회로부(13)의 각각의 MOS 트랜지스터(50)는, 기생 저항을 저감하여 고속 동작시키기 위해서, 실리사이드화되어 있다.
반도체 기판(11)에는, 화소부(12)를 분리하는 제1 분리 영역(14)이 제공되고, 주변 회로부(13)의 각 MOS 트랜지스터의 형성 영역을 분리하는 제2 분리 영역(15)이 제공되어 있다. 각각의 제1 분리 영역(14) 및 제2 분리 영역(15)은 STI 구조를 가지며, 제1 분리 영역(14)은, 제2 분리 영역(15)보다도 얕고, 또한 반도체 기판(11) 위에의 돌출 부분의 높이가 낮게 형성되어 있다.
이렇게, 고체 촬상 장치(1(A))는, 측벽막을 사용해서 제1 실리사이드 방지막(71)이 형성된 영역과, 별도로 실리사이드 블록용의 절연막을 설치해서 형성한 제2 실리사이드 방지막(72)이 형성된 영역과, 주변 회로부(13)의 MOS 트랜지스터(50)와 같이, 실리사이드층(56 또는 57)이 형성된 영역을 포함한다. 또한 광전 변환부(21) 위에는, 측벽막으로 이루어진 제1 실리사이드 방지막(71)이 형성되어 있다.
[고체 촬상 장치의 구조의 제2예]
도 3, 도 4 및 도 5b에 나타낸 바와 같이, 고체 촬상 장치(1(B))는, 입사광을 광전 변환해서 전기 신호를 얻는 광전 변환부(21)를 구비한 화소부(12)와, 이 화소부(12)의 주변에 배치된 주변 회로부(13)를 포함하는 반도체 기판(11)을 포함한다. 반도체 기판(11)의 화소부(12)에는, 광전 변환부(21)가 제공되고, 이 광전 변환부(21)에 접속해서 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL이 순서대로 직렬로 제공되어 있다. 광전 변환부(21)는 예를 들면 포토다이오드로 구성되어 있다.
화소부(12)의 MOS 트랜지스터(30)(전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL)의 각 게이트 전극(32)의 측벽 위에는, 측벽막으로 이루어진 제1 측벽(33)이 제공되어 있다. 또한 주변 회로부(13)의 각 MOS 트랜지스터(50)의 게이트 전극(52)의 측벽 위에 제공된 상기 측벽막과 동일한 막으로 이루어진 제2 측벽(53)이 형성되어 있다. 또한 광전 변환부(21) 위에는, 측벽막과 동일한 막으로 이루어진 제1 실리사이드 방지막(71)이 제공되어 있다. 또한, 화소부(12)의 각 MOS 트랜지스터(30) 위에는, 제1 실리사이드 방지막(71)의 일부와 겹치는 제2 실리사이드 방지막(72)이 제공된다. 제1 실리사이드 방지막(71)은, 예를 들면 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 가지고 있다. 제2 실리사이드 방지막(72)은, 예를 들면 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 가지고 있다. 그리하여, 제1 실리사이드 방지막(71)과 제2 실리사이드 방지막(72)으로 화소부(12)가 피복되어 있다. 제1 실리사이드 방지막(71)과 제2 실리사이드 방지막(72)의 겹침 부분은 화소부(12)에 형성되어 있다.
주변 회로부(13)의 각각의 MOS 트랜지스터(50)는, 예를 들면 게이트 전극(52) 위에 실리사이드층(58)이, 소스·드레인 영역(54, 55) 위에 실리사이드층(56, 57)이 각각 제공되어 있다. 이렇게, 주변 회로부(13)의 각각의 MOS 트랜지스터(50)는, 기생 저항을 저감하여 고속 동작시키기 위해서, 실리사이드화되어 있 다.
반도체 기판(11)에는, 화소부(12)의 각 MOS 트랜지스터의 형성 영역을 분리하는 제1 분리 영역(14)이 제공되고, 주변 회로부(13)의 각 MOS 트랜지스터의 형성 영역을 분리하는 제2 분리 영역(15)이 제공되어 있다. 각각의 제1 분리 영역(14) 및 제2 분리 영역(15)은 STI 구조를 가지며, 제1 분리 영역(14)은, 제2 분리 영역(15)보다도 얕고, 또한 반도체 기판(11) 위로의 돌출 부분의 높이가 낮게 형성되어 있다.
이렇게, 고체 촬상 장치(1(B))는, 측벽막을 사용해서 제1 실리사이드 방지막(71)이 형성된 영역과, 별도로 실리사이드 블록용의 절연막을 설치해서 형성한 제2 실리사이드 방지막(72)이 형성된 영역과, 주변 회로부(13)의 MOS 트랜지스터(50)와 같이, 실리사이드층(56 또는 57)이 형성된 영역을 포함한다. 또한 광전 변환부(21) 위에는, 측벽막으로 이루어진 제1 실리사이드 방지막(71)이 형성되어 있다.
각각의 고체 촬상 장치(1(1A, 1B))에서는, 화소부(12)가, 실리사이드에 기인한 불순물 오염, 결함의 발생을 방지하기 위해서, 완전하게 제1 실리사이드 방지막(71)과 제2 실리사이드 방지막(72)으로 피복되어 있는 것이 바람직하다. 또한, 제1 및 제2 분리 영역(14, 15) 위는, 상기 제1, 제2 실리사이드 방지막(71, 72)이 제공되지 않아도 된다. 그러나, 동일 화소 사이즈로 광전 변환부(21)의 수광 면적을 될 수 있는 한 크게 하여, 포화 전하량(Qs)을 많게 함으로써, 노이즈의 영향을 작게 할 필요가 있다. 따라서, 분리 영역 위에서의 겹침 여유를 고려할 필요가 없 도록, 분리 영역 상부면도 제1 실리사이드 방지막(71)과 제2 실리사이드 방지막(72)으로 피복되어 있는 것이 바람직하다. 이러한 구조로써, 분리 영역의 면적을 삭감할 수 있고, 광전 변환부(21)의 수광 면적을 크게 취하는 것이 가능하게 된다.
따라서, 상기 고체 촬상 장치(1)의 레이아웃에서는, 분리 영역의 분리 폭을 좁게 해서 포토다이오드가 차지하는 면적의 비율을 크게 하기 위해서, 제1, 제2 실리사이드 방지막(71, 72)이 겹친 부분을 제공하고 있다. 결국, 화소부(12)의 각각의 게이트 전극(32) 위의 단차가 커져서, 층간 절연막의 평탄성을 보증하는 것이 어려워진다. 예를 들면, 특허 공개 2005-347325호 공보에 기재되어 있는 분리 기술에서는, 화소 내의 산화막 분리부의 실리콘(Si) 표면으로부터의 돌출 높이가 높아져서, 평탄성을 보증하는 것이 어려워진다. 본 실시예에서는, STI(shallow trench isolation) 구조의 제1 분리 영역(14)을 이용하여, 제1 분리 영역(14)의 부분이 반도체 기판(11) 위에 돌출하는 높이를 낮게 하고 있다. 단, 제1 분리 영역(14)의 STI 깊이가 주변 회로부(13)의 제2 분리 영역(15)의 STI와 동등한 깊이이면, 광전 변환부(21)를 구성하는 포토다이오드에 대한 응력이나 에칭 데미지가 많아져서, 백상 수의 증가를 초래한다. 그 때문에, 제1 분리 영역(14)은, 주변 회로부(13)의 제2 분리 영역(15)보다도 얕게 형성하고 있다. 고속 동작을 실현하기 위해서 주변 회로부(13)의 제2 분리 영역(15)은 STI 깊이를 깊게 해서, 배선·기판간의 기생 저항을 저감시키고 있다.
본 발명의 실시예에 따른 고체 촬상 장치(1(1A))에서는, 측벽막과 동일한 막 으로 이루어진 제1 실리사이드 방지막(71)과, 제1 실리사이드 방지막(71)과는 다른 막으로 이루어진 제2 실리사이드 방지막(72)의 2층으로 화소부(12)가 피복되어 있다. 이 때문에, 화소부(12)의 MOS 트랜지스터(30)가 1층의 실리사이드 방지막으로 완전하게 피복되는 것은 아니므로, 랜덤 노이즈가 저감되어, 백상·암전류의 수를 저감할 수 있다고 하는 이점이 있다.
<2.제2 실시예>
[고체 촬상 장치의 제조 방법의 제1예]
다음으로, 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1예를, 도 6∼도 39의 제조 공정 단면도를 참조하여 이제 설명한다.
도 6에 나타낸 바와 같이, 반도체 기판(11)에는 예를 들면 실리콘 기판을 이용한다. 반도체 기판(11) 위에 패드 산화막(111), 질화 실리콘막(112)을 형성한다. 패드 산화막(111)은, 예를 들면 열산화법에 의해, 반도체 기판(11) 표면을 산화해서 형성한다. 이 패드 산화막(111)은, 예를 들면 15nm의 두께로 형성한다. 다음으로, 예를 들면 LP-CVD(low pressure CVD)법에 의해, 상기 패드 산화막(111) 위에 질화 실리콘막(112)을 형성한다. 이 질화 실리콘막(112)은, 예를 들면 160nm의 두께로 형성된다. 전술된 장치는, 질화 실리콘막/패드 산화막의 구조이지만, 질화 실리콘막/폴리실리콘막 또는 아몰퍼스 실리콘막/패드 산화막의 구조이어도 된다.
다음으로, 도 7에 나타낸 바와 같이, 상기 질화 실리콘막(112) 위의 분리 영역을 형성할 영역 위에 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성한 후, 에칭에 의해 질화 실리콘막(112) 및 패드 산화막(111)에 개구부(113)를 형성한다. 이러한 에칭을 위해, 예를 들면 반응성 이온 에칭(RIE: reactive ion etching) 장치 또는 전자 사이클로트론 공명(ECR: Electron Cyclotron Resonance) 에칭 장치 등을 이용할 수 있다. 에칭 가공후, 애싱 장치 등에 의해 레지스트 마스크의 제거를 행한다.
다음으로, 도 8에 나타낸 바와 같이, 질화 실리콘막(112)을 에칭 마스크로 이용해서, 반도체 기판(11)에 제1 소자 분리홈(114)을 형성한다. 이 에칭에는, 예를 들면 RIE 장치 또는 ECR 에칭 장치 등을 이용한다. 우선, 주변 회로부(13)(및 화소부(12))의 제2 소자 분리홈(115)(및 제1 소자 분리홈(114))의 제1 에칭을 행한다. 이 경우, 화소부(12)(및 주변 회로부(13))의 각 제1, 제2 소자 분리홈(114, 115)의 깊이는 50nm∼160nm범위이다. 이어서, 도시는 하지 않지만 화소부(12) 위에 레지스트 마스크를 형성하고, 그 후 주변 회로부(13)의 제2 소자 분리홈(115)만을 연장하기 위한 제2 에칭을 행하여, 주변 회로부(13)의 제2 소자 분리홈(115)만의 깊이를, 예를 들면 0.3μm로 한다. 그 후, 레지스트 마스크를 제거한다.
이렇게, 화소부(12)의 제1 소자 분리홈(114)을 얕게 함으로써, 에칭 데미지에 의한 백상의 수를 저감하는 장점이 있다. 제1 소자 분리홈(114)을 얕게 함으로써, 실효적인 광전 변환부의 면적이 증가하기 때문에, 포화 전하량(Qs)이 증가될 수 있다는 점에서 유리하다.
다음으로, 도시는 하지 않지만, 라이너막을 형성한다. 이 라이너막은, 예를 들면 약 800℃∼900℃의 온도에서 열 산화로 형성된다. 라이너막은, 산화 실리콘 막, 질소를 포함한 산화 실리콘막 또는 CVD 질화 실리콘막이어도 된다. 라이너막의 두께는, 약 4nm∼10nm범위 내이다. 또한 도시는 하지 않지만, 레지스트 마스크를 이용해서 화소부(12)에 암전류를 억제하기 위해 붕소(B)를 이온 주입한다. 그 이온 주입 조건은, 일례로서, 주입 에너지를 10keV 정도로 설정하고, 도즈량을 1×1012/cm2∼1×1014/cm2범위로 설정해서 행한다. 화소부(12) 내의 분리 영역이 형성될 제1 소자 분리홈(114)의 주위는, 붕소 농도가 높을수록, 암전류가 더 효과적으로 억제되어, 기생 트랜지스터 동작이 억제될 수 있다. 그러나, 붕소의 농도를 지나치게 높게 하면, 광전 변환부를 형성하는 포토다이오드의 면적이 작아지고, 포화 전하량(Qs)이 작아지므로, 상기 도즈량으로 하고 있다.
다음으로, 도 9에 나타낸 바와 같이, 제2 소자 분리홈(115(및 제1 소자 분리홈(114))의 내부를 채우하도록, 질화 실리콘막(112) 위에 절연막을 형성한다. 이 절연막은, 예를 들면 고밀도 플라즈마 CVD법에 의해 산화 실리콘을 퇴적해서 형성한다. 다음으로, 질화 실리콘막(112) 위에 형성된 잉여 부분의 절연막을, 예를 들면 화학적 기계 연마(CMP: chemical mechanical polishing)에 의해 제거하고, 제2 소자 분리홈(115(제1 소자 분리홈(114))의 내부에 남겨진 절연막으로 이루어지는 제2 분리 영역(15(제1 분리 영역(14))을 형성한다. 상기 CMP에서는, 질화 실리콘막(112)이 CMP를 정지시키는 스토퍼로 되어, CMP를 정지시킨다.
제1 분리 영역(14)은, 주변 회로부(13)의 제2 분리 영역(15)보다도 얕게 형성하고 있지만, 질화 실리콘막(112)이 일반적으로 스토퍼로서 사용되기 때문에, 제 1 분리 영역(14)의 돌출량은, 제2 분리 영역(15)의 돌출량과 동일하게 설정된다. 여기에서, "제1 분리 영역(14)과 제2 분리 영역(15)의 돌출 높이가 동일하다"에서, 돌출 높이의 차가 제조 가공 정밀도에 기인하는 가공 변동의 범위 내이면, 동일한 돌출 높이라고 정의한다. 구체적으로, 홈(트렌치) 가공에서의 마스크로서 이용하는 질화 실리콘막(112)의 막 두께는, 일반적으로 160nm 정도의 질화 실리콘막에서 웨이퍼의 면내 변동이 ±10% 정도 있다. CMP(화학 기계 연마)에 의한 두께 변동은, ±20∼30nm 정도 있다. 따라서, 화소부(12)와 주변 회로부(13)의 돌출량이 동일해지도록 형성해도, 돌출량은 20nm∼30nm 정도 범위에서 변동할 가능성이 있다. 칩면을 가까이 관찰해서 칩 면 위의 어디인가에서 화소부(12)와 주변 회로부(13)를 비교한 경우, 완전하게 동일한 돌출 높이가 아니라고 하여도, 화소부(12)와 주변 회로부(13) 사이에서 돌출 높이의 차가 30nm 이내에 들어가 있으면, 본 실시예에서 말하는 「동일한 높이」의 범주에 들어갈 수 있다. 최종적으로는, 제1 분리 영역(14)과 제2 분리 영역(15)의 돌출의 높이는, 일 예로서 실리콘 표면으로부터 0∼20nm 정도의 범위에서 센터 조건이 낮게 설정된다.
다음으로, 도 10에 나타낸 바와 같이, 반도체 기판(11) 표면으로부터 돌출된 제1 분리 영역(14)의 부분의 높이를 조정하기 위해서, 산화막의 웨트 에칭을 행한다. 산화막의 에칭량은 예를 들면 40nm∼100nm 범위로 한다. 본 실시예에서는, STI 구조의 제1 분리 영역(14)을 이용해서, 제1 분리 영역(14)의 부분이 반도체 기판(11) 위에 돌출하는 높이를 낮게 하고 있다. 단, 제1 분리 영역(14)은, STI 깊이가 주변 회로부(13)의 제2 분리 영역(15)의 STI와 동등한 동일한 깊이이면, 광전 변환부(21)를 구성하는 포토다이오드에 대한 응력 및 에칭 데미지가 많아져, 백상 수의 증가를 초래한다. 그 때문에, 제1 분리 영역(14)은, 주변 회로부(13)의 제2 분리 영역(15)보다도 얕게 형성하고 있다. 고속 동작을 실현하기 위해서 주변 회로부(13)의 제2 분리 영역(15)은 STI 깊이를 깊게 하여, 배선·기판간의 기생 저항을 저감시키고 있다. 이어서 질화 실리콘막(112)(상기 도 9 참조)을 제거하고, 패드 산화막(111)을 노출시킨다. 질화 실리콘막(112)은, 예를 들면 열 인산에 의한 웨트 에칭에 의해 제거된다.
다음으로, 도 11에 도시하는 바와 같이, p웰을 형성하는 영역 위에 개구부를 갖는 레지스트 마스크(도시 안됨)를 이용하여, 패드 산화막(111)이 제공되는 상태에서, 이온 주입에 의해, 반도체 기판(11) 위에 p웰(121)을 형성한다. 또한, 채널 이온 주입을 행한다. 그 후, 레지스트 마스크를 제거한다. 또한, n웰(123)을 형성할 영역 위에 개구부를 갖는 레지스트 마스크(도시 안됨)를 이용해서, 패드 산화막(111)이 제공되는 상태에서, 이온 주입에 의해, 반도체 기판(11) 위에 n웰(123)을 형성한다. 또한, 채널 이온 주입을 행한다. 그 후, 레지스트 마스크를 제거한다. p웰(121)에 대한 이온 주입은, 이온 주입종(ion implantation species)으로 붕소(B)를 이용하고, 주입 에너지를 예를 들면 약 200keV, 도즈량을 예를 들면 1×1013/cm2로 설정해서 행한다. p웰(121)에 대한 채널 이온 주입은, 이온 주입종으로 붕소(B)를 이용하고, 주입 에너지를 예를 들면 10keV∼20keV범위, 도즈량을 예를 들면 1×1011/cm2∼1×1013/cm2범위로 설정해서 행한다. n웰(123)에 대한 이온 주입 은, 이온 주입종으로 예를 들면 인(P)을 이용하여, 주입 에너지를 예를 들면 약 200keV, 도즈량을 예를 들면 1×1013/cm2로 설정해서 행한다. 상기 n웰(123)의 채널 이온 주입은, 이온 주입종으로 예를 들면 비소(As)를 이용하여, 주입 에너지를 예를 들면 약 100keV, 도즈량을 예를 들면 1×1011/cm2∼1×1013/cm2범위로 설정해서 행한다. 또한, 도시는 하지 않지만, 다음으로, 광전 변환부에 포토다이오드를 형성하기 위한 이온 주입을 행하여, p형 영역을 형성한다. 예를 들면, 광전 변환부가 형성될 반도체 기판의 표면 위에는, 붕소(B)의 이온 주입을 행하고, 또한 깊은 영역에 비소(As) 혹은 인(P)을 이용해서 이온 주입을 행하여, p형 영역의 하부에 접합하는 n형 영역을 형성한다. 이렇게 하여, pn 접합을 갖는 광전 변환부를 형성한다.
다음으로, 도 12에 나타낸 바와 같이, 패드 산화막(111)(도 11 참조)을, 예를 들면 웨트 에칭에 의해 제거한다. 다음으로, 반도체 기판(11) 위에, 고전압용의 후막의 게이트 절연막(51H)을 형성한다. 게이트 절연막(51H) 두께는, 전원 전압 3.3V용 트랜지스터에서 약 7.5nm, 전원 전압 2.5V용 트랜지스터에서 약 5.5nm로 한다. 이어서, 고전압용의 후막의 게이트 절연막(51H) 위에 레지스트 마스크(도시 안됨)를 형성하고, 저전압용 트랜지스터 영역에 형성된 후막의 게이트 절연막(51H)을 제거한다. 레지스트 마스크를 제거한 후, 반도체 기판(11) 위에, 저전압용 트랜지스터 영역에 박막의 게이트 절연막(51L)을 형성한다. 게이트 절연막(51L) 두께는, 전원 전압 1.0V 용 트랜지스터에서 약 1.2nm∼1.8nm범위로 한다. 동시에 화 소부의 트랜지스터 형성 영역에도, 박막의 게이트 절연막(31)(도시 안됨)이 형성된다. 각각의 게이트 절연막(51H, 51L, 31)은, 예를 들면 열 산화 실리콘막으로 이루어져 있다. 혹은, 각각의 게이트 절연막(51H, 51L, 31)은, RTO(rapid thermal oxidation)로 성장된 산질화 실리콘막으로 이루어져 있다. 혹은, 게이트 리크를 더욱 저감하기 위해서, 하프늄(Hf)이나 지르코늄(Zr) 등의 산화막, 산질화막 등의 고유전체막을 이용해도 된다. 이후의, 도시에서는, 편의상, 후막의 게이트 절연막(51H)과 박막의 게이트 절연막(51L)을 동등한 막 두께로 나타낸다.
다음으로, 도 13의 화소부의 단면도 및 도 14의 주변 회로부의 단면도에 나타낸 바와 같이, 게이트 절연막(51(51H, 51L)), 게이트 절연막(31) 위에 게이트 전극 형성막(131)을 형성한다. 게이트 전극 형성막(131)은, 예를 들면 LP-CVD법에 의해, 폴리실리콘을 퇴적해서 형성한다. 퇴적막 두께는, 기술 노드에도 의존하지만, 90nm 노드에서는, 150nm∼200nm범위로 한다. 막 두께는, 가공의 제어성의 관점에서 일반적으로 게이트 어스펙트비(aspect ratio)를 크게 하지 않기 때문에, 노드마다 얇아지는 경향이 있다. 게이트 공핍화 대책으로서, 폴리실리콘 대신에 실리콘 게르마늄(SiGe)이 이용될 수 있다. 게이트 공핍화란, 게이트 산화막의 두께가 박막화하는 데에 수반하여, 물리적인 게이트 산화막의 두께뿐만 아니라 게이트 폴리실리콘 내의 공핍층의 두께의 영향을 무시할 수 없게 되어, 실효적인 게이트 산화막의 두께가 얇아지지 않고, 그에 의해 트랜지스터 성능이 열화된다고 하는 문제이다.
다음으로, 도 15의 화소부의 단면도 및 도 16의 주변 회로부의 단면도에 도 시하는 바와 같이, 게이트 공핍화 대책을 행한다. 우선, pMOS 트랜지스터의 형성 영역 위에 레지스트 마스크(132)를 형성하고, nMOS 트랜지스터의 형성 영역의 게이트 전극 형성막(131)에 n형 불순물을 도핑한다. 이 도핑은, 예를 들면 인(P) 또는 비소(As)를 이온 주입해서 실시한다. 이온 주입량은, 약 1×1015/cm2∼1×1016/cm2범위이다. 그 후, 레지스트 마스크(132)를 제거한다. 다음으로, 도시는 하고 있지 않지만, nMOS 트랜지스터의 형성 영역 위에 레지스트 마스크(도시 안됨)를 형성하고, pMOS 트랜지스터의 형성 영역의 게이트 전극 형성막(131)에 p형 불순물을 도핑한다. 이 도핑은, 예를 들면 붕소(B) 또는 2불화 붕소(BF2) 또는 인듐(In)을 이온 주입해서 행한다. 이온 주입량은, 약 1×1015/cm2∼1×1016/cm2범위이다. 그 후, 레지스트 마스크를 제거한다. 상기 이온 주입은, 어느 쪽을 먼저 행해도 된다. 각각의 이온 주입에서, 이온 주입에 의해 도입된 불순물이 게이트 절연막의 바로 아래에 이르는 것을 방지하기 위해서, 질소(N2)의 이온 주입을 조합해도 된다.
다음으로, 도 17의 화소부의 단면도 및 도 18의 주변 회로부의 단면도에 도시하는 바와 같이, 게이트 전극 형성막(131) 위에 게이트 전극을 형성하기 위한 레지스트 마스크(도시 안됨)를 형성한다. 이 레지스트 마스크를 에칭 마스크로 이용한 반응성 이온 에칭에 의해, 게이트 전극 형성막(131)을 에칭 가공해서 화소부(12)의 MOS 트랜지스터의 게이트 전극(32), 주변 회로부(13)의 MOS 트랜지스터의 게이트 전극(52)을 형성한다. 이어서, 게이트 전극(32, 52)의 표면을 산화해서 산 화막(133)을 형성한다. 산화막(133)의 두께는, 예를 들면 1nm∼10nm범위로 한다. 상기 산화막(133)은, 각각의 게이트 전극(32, 52)의 측벽 위뿐만 아니라 상면에도 형성되어 있다. 또한, 상기 산화 공정에 의해, 게이트 전극(32, 52)의 엣지 부분을 둥글게 함으로써, 산화막 내압을 개선할 수 있는 효과가 있다. 또한, 열 처리가 행해짐으로써, 에칭 데미지를 저감할 수 있다. 또한, 상기 게이트 전극 가공에서, 광전 변환부(21) 위에 형성되어 있었던 게이트 절연막이 제거되었다고 하여도, 광전 변환부(21) 위에도 상기 산화막(133)이 형성된다. 그리하여, 후속 공정인 리소그래피 기술에서 레지스트막을 광전 변환부(21) 위에 형성했을 경우, 레지스트막이 실리콘 표면에 직접 형성되지는 않기 때문에, 이 레지스트에 기인한 오염을 방지할 수 있다. 따라서, 화소부(12)의 광전 변환부(21)에 있어서는, 이러한 구조가 백상 방지 대책으로 된다.
다음으로, 도 19의 화소부의 단면도 및 도 20의 주변 회로부의 단면도에 나타낸 바와 같이, 화소부(12)의 MOS 트랜지스터의 LDD 영역(38, 39) 등을 형성함과 함께, 주변 회로부(13)의 MOS 트랜지스터의 LDD 영역(61, 62, 63, 64) 등을 형성한다.
우선, 주변 회로부(13)에 형성되는 NMOS 트랜지스터에 관해서는, 각 게이트 전극(52(52N))의 양측에서의 반도체 기판(11)에 포켓 확산층(65, 66)을 형성한다. 이 포켓 확산층(65, 66)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 2불화 붕소(BF2), 붕소(B) 또는 인듐(In)을 이용하고, 그 도즈량을 예를 들면 1 ×1012/cm2∼1×1014/cm2범위로 설정한다. 또한 각각의 게이트 전극(52(52N))의 양측에서의 반도체 기판(11)에 LDD 영역(61, 62)을 형성한다. LDD 영역(61, 62)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 혹은 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2로 설정한다.
상기 화소부(12)에 형성되는 MOS 트랜지스터에 관해서는, 각각의 게이트 전극(32)의 양측에서의 반도체 기판(11)에 LDD 영역(38, 39)을 형성한다. LDD 영역(38, 39)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 혹은 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2범위로 설정한다. 또한, 포켓 확산층을 형성해도 된다. 화소부(12)에 형성되는 MOS 트랜지스터에 관해서는, 공정 수 삭감의 관점에서, LDD 영역을 형성하지 않아도 된다. 혹은, 화소부(12)에 형성된 MOS 트랜지스터에 대한 LDD 영역을 형성하기 위한 이온 주입이 주변 회로부(13)에 형성되는 MOS 트랜지스터에 대한 LDD 이온 주입으로서 기능할 수도 있다.
주변 회로부(13)에 형성된 PMOS 트랜지스터에 관해서는, 각각의 게이트 전극(52(52P))의 양측에서의 반도체 기판(11)에 포켓 확산층(67, 68)을 형성한다. 이 포켓 확산층(67, 68)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1012/cm2∼1×1014/cm2범위로 설정한다. 또한 각각의 게이트 전극(52(52P))의 양측에서의 반도체 기판(11)에 LDD 영역(63, 64)을 형성한다. LDD 영역(63, 64)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 2불화 붕소(BF2), 붕소(B) 또는 인듐(In)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2범위로 설정한다.
또한, 주변 회로부의 NMOS 트랜지스터, PMOS 트랜지스터의 포켓 이온 주입 전에, 주입의 채널링 억제 기술로서, 게르마늄(Ge)을 이온 주입하는 것 등으로 프리 아몰퍼스화를 행해도 된다. 또한, LDD 영역 형성 후, TED(transient enhanced diffusion) 등을 야기할 수 있는 주입 결함의 수를 작게 하기 위해서, 약 800℃∼900℃의 RTA(rapid thermal annealing) 처리를 추가해도 된다.
다음으로, 도 21의 화소부의 단면도 및 도 22의 주변 회로부의 단면도에 도시하는 바와 같이, 화소부(12) 및 주변 회로부(13)의 전체면 위에 산화 실리콘(SiO2)막(134)을 형성한다. 이 산화 실리콘막(134)은, 넌 도프트 실리케이트 글래스(NSG), LP-TEOS(low-pressure tetraethyl ortho silicate), 고온산화(high-temperature oxide, HTO)막 등의 퇴적층에 의해 형성된다. 산화 실리콘막(134)은, 예를 들면 5nm∼20nm범위의 두께로 형성된다. 다음으로, 산화 실리콘막(134) 위에 질화 실리콘막(135)을 형성한다. 이 질화 실리콘막(135)은, 예를 들면 LPCVD로 형성된 질화 실리콘막으로 이루어진다. 그 두께는, 예를 들면 10nm∼100nm 범위이다.
상기 질화 실리콘막(135)은, 저온에서 성막할 수 있는 원자층 증착법에 의해 형성된 ALD 질화 실리콘막이어도 된다. 질화 실리콘막(135)의 바로 아래에 배치된 상기 산화 실리콘막(134)은, 화소부(12)의 광전 변환부(21) 위에서는, 그 두께가 얇을수록, 광 반사를 방지하므로, 광전 변환부(21)의 감도가 좋게 된다. 다음으로, 질화 실리콘막(135) 위에 3층째의 산화 실리콘(SiO2)막(136)을 선택적으로 퇴적한다. 이 산화 실리콘막(136)은, NSG막, LP-TEOS막, HTO막 등을 퇴적함으로써 형성된다. 이 산화 실리콘막(136)은, 예를 들면 10nm∼100nm범위의 막 두께로 형성된다.
따라서, 측벽막(137)은, 산화 실리콘막(136)/질화 실리콘막(135)/산화 실리콘막(134)의 3층 구조막으로 형성된다. 혹은, 측벽막(137)은, 질화 실리콘막/산화 실리콘막의 2층 구조막이어도 된다. 이하, 3층 구조막의 측벽막(137)으로 설명한다.
다음으로, 도 23의 화소부의 단면도 및 도 24의 주변 회로부의 단면도에 나타낸 바와 같이, 최상층으로서 제공되어 있는 산화 실리콘막(136)을 에치백하여, 각각의 게이트 전극(32, 52) 등의 측부 위에만 남긴다. 에치백은, 예를 들면 반응성 이온 에칭(RIE)에 의해 행한다. 이 에치백에서는, 질화 실리콘막(135)을 이용하여 에칭을 정지한다. 이렇게, 질화 실리콘막(135)에서 에칭을 정지하기 때문에, 화소부(12)의 광전 변환부(21) 위의 에칭 데미지를 저감할 수 있으므로, 백상의 수를 저감할 수 있다.
다음으로, 도 25의 화소부의 단면도 및 도 26의 주변 회로부의 단면도에 도시하는 바와 같이, 화소부(12)의 광전 변환부(21) 위의 전체면 및 전송 게이트 TRG 위의 일부에 걸리도록, 레지스트 마스크(138)를 형성한다. 다음에, 질화 실리콘막(135), 산화 실리콘막(134)을 에치백하여, 각각의 게이트 전극(32, 52)의 측벽 위에 산화 실리콘막(134), 질화 실리콘막(135), 산화 실리콘막(136)으로 이루어지는 제1 측벽(33), 제2 측벽(53)을 각각 형성한다. 이 공정에서, 광전 변환부(21) 위에 위치한 질화 실리콘막(135), 산화 실리콘막(134)은, 레지스트 마스크(138)로 피복되어 있으므로, 에칭되지 않는다.
다음으로, 도 27의 화소부의 단면도 및 도 28의 주변 회로부의 단면도에 도시하는 바와 같이, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역에 깊은 소스·드레인(deep source-drain) 영역(54(54N), 55(55N))을 형성한다. 구체적으로, 각각의 게이트 전극(52)의 양측에, LDD 영역(61, 62) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(54N, 55N)이 형성된다. 소스·드레인 영역(54N, 55N)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다.
다음으로, 화소부(12)의 NMOS 트랜지스터의 형성 영역에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 화소부(12)의 NMOS 트랜지스터의 형성 영역에 깊은 소스·드레인 영역(34, 35)을 형성한다. 구체적으로, 각각의 게이트 전극(32)의 양측에, LDD 영역(38. 39) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(34, 35)이 형성된다. 여기에서, 전송 게이트 TRG에 인접하는 소스·드레인 영역(35)은 부동 확산으로서 기능한다. 소스·드레인 영역(34, 35)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다. 이 이온 주입은, 주변 회로부(13)의 NMOS 트랜지스터의 소스·드레인 영역(54N, 55N)을 형성하기 위한 이온 주입으로서도 기능할 수 있다. 종래 기술에서 설명한 '421 문서에 기재된 소스·드레인 영역의 형성에서는, 하나의 이온 주입은 3개층을 통하여 행해지는 한편, 다른 이온 주입은 그러한 층들 없이 직접 행해진다. 따라서, 이러한 이온 주입들을 동시에 행하는 것은 곤란하다.
다음으로, 주변 회로부(13)의 PMOS 트랜지스터의 형성 영역에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 주변 회로부(13)의 PMOS 트랜지스터의 형성 영역에 깊은 소스·드레인 영역(54(54P), 55(55P))을 형성한다. 구체적으로, 각각의 게이트 전극(52)의 양측에, LDD 영역(63, 64) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(54P, 55P)이 형성된다. 소스·드레인 영역(54P, 55P)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 붕소(B) 또는 2불화 붕소(BF2)를 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다. 다음으로, 소스·드레인 영역의 활성화 어닐링(activation annealing)을 행한다. 이 활성화 어닐링은, 예를 들면 약 800℃∼1100℃범위의 온도에서 행한다. 이 활성화 어닐링을 행하는 장치는, RTA(rapid thermal annealing) 장치, 스파이크-RTA 장치 등을 이용할 수 있다.
소스·드레인 영역의 활성화 어닐링 전에는, 광전 변환부(21)를 피복하는 측벽막(137)이 화소부(12)의 MOS 트랜지스터의 게이트 전극(32) 위에서, 측벽막(137)으로 이루어지는 측벽(33)과 분리되어 있다. 이러한 구조는, 종래 기술에서 설명한 SMT에 기인한 응력에 의한 열화를 방지한다. 따라서, 백상, 랜덤 노이즈 등을 억제할 수 있다. 또한, 광전 변환부(21)는, 측벽막(137)으로 피복되어 있고, 소스·드레인 영역을 형성하는 이온 주입시에 사용되는 레지스트 마스크는, 측벽막(137)을 개재하여 광전 변환부(21) 위에 형성되기 때문에, 광전 변환부(21) 표면 위에 직접 형성되지 않는다. 이 때문에, 광전 변환부(21)는, 레지스트 내의 오염 물질에 의해 오염되는 일이 없으므로, 백상, 암전류의 수의 증가를 억제할 수 있다. 또한, 소스·드레인 영역을 형성하기 위한 이온 주입에서는, 막을 통한 이온 주입이 아니기 때문에, 표면의 농도를 확실히 높게 한 상태에서 소스·드레인 영역의 깊이를 설정할 수 있다. 이 때문에, 소스·드레인 영역의 직렬 저항의 증가를 억제할 수 있다. 또한, 광전 변환부(21)를 피복하고 있는 측벽막(137)은, 후속 공정에서, 제1 실리사이드 방지막(71)으로서 이용된다.
다음으로, 도 29의 화소부의 단면도 및 도 30의 주변 회로부의 단면도에 나타낸 바와 같이, 화소부(12) 및 주변 회로부(13) 위의 전체면에 제2 실리사이드 방지막(72)을 형성한다. 제2 실리사이드 방지막(72)은, 산화 실리콘(SiO2)막(140)과 질화 실리콘막(139)을 포함하는 적층막으로 이루어진다. 예를 들면, 산화 실리콘막(140)은, 예를 들면 5nm∼40nm범위의 두께로 형성되어 있고, 질화 실리콘막(140)은, 예를 들면 5nm∼60nm범위의 두께로 형성되어 있다. 산화 실리콘막(140)은, NSG막, LP-TEOS막, HTO막 등을 이용한다. 질화 실리콘막(139)은, ALD-SiN막, 플라즈마 질화막, LP-SiN막 등으로 이루어진다. 이 2층의 막의 퇴적 온도(deposition temperature)가 높으면, PMOSFET의 게이트 전극에서, 붕소의 불활성화가 일어나서, 게이트 공핍화에 의해, PMOSFET의 전류 구동 능력이 저하한다. 따라서, 측벽막(137)보다 산화 실리콘막(140) 및 질화 실리콘막(139)의 퇴적 온도가 낮은 것이 바람직하다. 성막 온도는 예를 들면 700℃ 이하가 바람직하다.
다음으로, 도 31의 화소부의 단면도 및 도 32의 주변 회로부의 단면도에 나타낸 바와 같이, 화소부(12)의 MOS 트랜지스터의 형성 영역을 실질적으로 피복하도록, 레지스트 마스크(141)를 형성한다. 이 레지스트 마스크(141)를 에칭 마스크로 이용하여, 화소부(12)의 광전 변환부(21) 위(전송 게이트 TRG 위의 일부도 포함함) 및 주변 회로부(13) 위에 위치한 제2 실리사이드 방지막(72)을 에칭에 의해 제거한다. 이 결과, 광전 변환부(21) 위는, 상층부터 질화 실리콘막(135), 산화 실리콘막(134) 순서로 배치되어, 분광의 리플(ripple)을 방지할 수 있다. 한편, 상기 에 칭을 행하지 않은 경우에는, 광전 변환부(21) 위가, 상층부터 질화 실리콘막(139), 산화 실리콘막(140), 질화 실리콘막(135), 산화 실리콘막(134)의 순서로 배치되고, 이 경우에 입사광은 다중 반사하여, 분광의 리플 특성이 열화한다. 리플 특성이 열화하므로, 칩-칩의 분광의 변동이 커진다. 이 문제를 해결하기 위하여, 본 실시예에서는, 광전 변환부(21) 위의 제2 실리사이드 방지막(72)을 고의로 제거하고 있다.
다음으로, 도 33의 화소부의 단면도 및 도 34의 주변 회로부의 단면도에 나타낸 바와 같이, 주변 회로부(13)의 각각의 MOS 트랜지스터(50)의 소스·드레인 영역(54, 55) 및 게이트 전극(52) 위에 각각 실리사이드층(56, 57, 58)을 형성한다. 실리사이드층(56, 57, 58)은, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2), 백금 실리사이드(PtSi), 텅스텐 실리사이드(WSi2) 등으로 이루어진다. 실리사이드층(56, 57, 58)의 형성예로서, 니켈 실리사이드를 형성하는 일례를 이하에 설명한다. 우선 전체면 위에 니켈(Ni)막을 형성한다. 이 니켈막은, 스퍼터 장치 등을 이용하여, 예를 들면 10nm의 두께로 형성된다. 다음으로, 약 300℃∼400℃범위의 온도에서 어닐링 처리를 행하여, 니켈막과 밑에 있는 실리콘을 반응시켜서, 니켈 실리사이드층을 형성한다. 그 후, 미반응한 니켈을 웨트 에칭에 의해 제거한다. 이 웨트 에칭에 의해, 절연막 이외의 실리콘 또는 폴리실리콘 표면 위에만, 자기 정합적으로 실리사이드층(56, 57, 58)이 형성된다. 이어서, 500℃∼600℃범위의 온도에서 재차, 어닐링 처리를 행하여, 니켈 실리사이드 층을 안정화시킨다. 상기 실리사이드화 공정에서는, 화소부(12)의 MOS 트랜지스터의 소스·드레인 영역(34, 35), 게이트 전극(32) 위에는 실리사이드층이 형성되지 않는다. 이러한 구조는, 실리사이드의 금속이 광전 변환부(21) 위로 확산함에 따른 백상 및 암전류 수의 증가를 방지하기 위해서 사용된다. 따라서, 화소부(12)의 MOS 트랜지스터의 소스·드레인 영역(34, 35) 표면의 불순물 농도를 짙게 하지 않으면, 컨택트 저항이 크게 증가하게 된다. 본 실시예에서는, 소스·드레인 영역(34, 35) 표면의 불순물 농도를 높게 할 수 있으므로, 컨택트 저항 증가를 비교적 억제할 수 있다고 하는 이점이 있다.
다음으로, 도 35의 화소부의 단면도 및 도 36의 주변 회로부의 단면도에 도시하는 바와 같이, 화소부(12) 및 주변 회로부(13)의 전체면 위에 에칭 스토퍼막(74)을 형성한다. 에칭 스토퍼막(74)은, 예를 들면 질화 실리콘막으로 이루어진다. 이 질화 실리콘막으로서는, 예를 들면, 감압 CVD법에 의해 성막되는 질화 실리콘막 혹은 플라즈마 CVD법에 의해 성막되는 질화 실리콘막을 이용한다. 질화 실리콘막의 막 두께는, 예를 들면 10nm∼100nm로 한다. 이 질화 실리콘막은, 컨택트 홀을 형성하기 위한 에칭시의 오버 에칭을 최소한으로 한다고 하는 효과가 있다. 또한 이 질화 실리콘막은 에칭 데미지에 의한 접합 리크 증가를 억제하는 효과를 갖는다.
다음으로, 도 37의 화소부의 단면도 및 도 38의 주변 회로부의 단면도에 나타낸 바와 같이, 에칭 스토퍼막(74) 위에 층간 절연막(76)을 형성한다. 층간 절연막(76)은, 예를 들면 산화 실리콘막으로 이루어지고, 예를 들면 100nm∼1000nm범위 의 두께를 갖는다. 산화 실리콘막은, 예를 들면 CVD법에 의해 형성된다. 이 산화 실리콘막으로서는, TEOS막, PSG(phosphosilicate glass)막, BPSG(borophosphosilicate glass)막 등을 이용한다. 혹은, 질화 실리콘막 등을 이용할 수도 있다. 다음으로, 층간 절연막(76)의 표면을 평탄화한다. 이 평탄화는, 예를 들면 화학적 기계 연마(CMP)에 의해 행한다. 다음으로, 컨택트 홀을 형성하기 위한 레지스트 마스크(도시 안됨)를 형성한 후, 예를 들면 화소부(12)의 층간 절연막(76), 에칭 스토퍼막(74), 제2 실리사이드 방지막(72) 등을 에칭하여, 컨택트 홀(77, 78, 79)을 형성한다. 마찬가지로 하여, 주변 회로부(13)에도 컨택트 홀(81, 82)을 형성한다. 예로서, 화소부(12)에서는, 각각 전송 게이트 TRG, 리셋 트랜지스터 RST의 게이트 전극(32), 증폭 트랜지스터 Amp의 게이트 전극(32)에 이르는 컨택트 홀(77, 78, 79)을 도 37에 나타냈다. 예로서, 주변 회로부(13)에서는, 각각 N채널(Nch) 저내압 트랜지스터 소스·드레인 영역(55), P채널(Pch) 저내압 트랜지스터의 소스·드레인 영역(55)에 이르는 컨택트 홀(81, 82)을 도 38에 나타냈다. 그러나, 다른 트랜지스터의 게이트 전극, 소스·드레인 영역에 이르는 컨택트 홀도 도시는 하고 있지 않지만, 동시에 형성된다. 컨택트 홀(77∼79, 81, 82)을 형성할 때에는, 제1 공정으로서 층간 절연막(76)을 에칭한다. 에칭은 에칭 스토퍼막(74) 위에서 일시적으로 정지된다. 이에 의해, 층간 절연막(76)의 두께 변동, 에칭에서의 변동 등이 흡수될 수 있다. 제2 공정으로서, 질화 실리콘으로 이루어지는 에칭 스토퍼막(74)을 에칭하고, 더욱 에칭을 진행시켜서, 컨택트 홀(77∼79, 81,82)을 완성되게 한다. 컨택트 홀의 에칭에는, 예를 들면 반응성 이온 에칭 장치를 이용한다.
다음으로, 각 컨택트 홀(77∼79, 81, 82)의 내부에 접착층(도시 안됨)과 배리어 메탈층(84)을 개재해서 플러그(85)를 형성한다.
접착층에는, 예를 들면 티탄(Ti)막, 탄탈(Ta)막을 이용하고, 배리어 메탈층(84)에는 예를 들면 질화 티탄막, 또는 질화 탄탈막을 이용한다. 이들 막은, 예를 들면 스퍼터링법 혹은 CVD법에 의해 형성된다. 플러그(85)는, 텅스텐(W)으로 이루어진다. 예를 들면, 텅스텐 막이 상기 컨택트 홀(77∼79, 81, 82)에 채워지도록, 층간 절연막(76) 위에 형성한다. 그 후, 층간 절연막(76) 위에 배치된 텅스텐막을 제거하고, 각각의 컨택트 홀(77∼79, 81, 82) 내에 텅스텐막으로 이루어지는 플러그(85)를 형성한다. 플러그(85)는, 텅스텐 대신에, 예를 들면 텅스텐보다 저저항인 알루미늄(Al) 또는 구리(Cu)로 이루어질 수 있다. 예를 들면 플러그(85)로서 구리(Cu)를 이용한 경우에는, 예를 들면, 접착층에 탄탈막을 이용하고, 배리어 메탈층(84)에 질화 탄탈 막을 이용한다. 이어서, 도시는 하지 않지만, 다층 배선을 형성한다. 다층 배선은 필요에 따라서, 2층, 3층, 4층 ···으로 다층화해도 된다.
다음으로, 도 39의 화소부의 단면도에 도시하는 바와 같이, 광전 변환부(21) 위에 도파로(23)를 형성해도 된다. 또한, 광전 변환부(21)에 입사광을 집광하기 위해서, 집광 렌즈(25)를 형성해도 된다. 도파로(23)와 집광 렌즈(25) 사이에, 광을 분광하기 위한 컬러 필터(27)를 형성해도 된다.
전술된 고체 촬상 장치의 제조 방법(제1예)에서는, 측벽막과 동일한 막으로 이루어진 제1 실리사이드 방지막과, 제1 실리사이드 방지막과는 다른 막으로 이루어진 제2 실리사이드 방지막의 2층으로 화소부(12)가 피복된다. 따라서, 화소부(12)의 MOS 트랜지스터가 1층의 실리사이드 방지막으로 완전하게 피복되는 것은 아니므로, 랜덤 노이즈가 저감될 수 있고, 백상·암전류의 수도 저감될 수 있다.
상기 제조 방법에서는, 도 3, 도 4 및 도 5에 의해 설명한 고체 촬상 장치(1(1B))가 형성된다. 제조 방법에서, 화소부(12)의 전송 게이트 TRG, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL간의 분리 영역(14)을 형성하지 않는 경우에는, 전술된 고체 촬상 장치(1(1A))가 형성되게 된다. 이 경우, 부동 확산부 FD는 리셋 트랜지스터 RST의 한 쪽의 불순물 확산층인 소스·드레인 영역(34)과 공통으로 된다.
또한, 고체 촬상 장치 및 그 제조 방법의 상기 설명에서는, 1화소당 하나의 화소 트랜지스터부(예를 들면, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터를 포함함)가 형성되어 있는 구조로 설명했다. 본 실시예는, 1화소·1화소 트랜지스터부의 구조를 갖는 고체 촬상 장치뿐만 아니라, 2화소를 하나의 화소 트랜지스터부로 공유하고 있는 구조의 고체 촬상 장치, 4화소를 하나의 화소 트랜지스터부로 공유하고 있는 구성의 고체 촬상 장치 및 그들의 제조 방법에도 마찬가지로 적용할 수 있다.
[고체 촬상 장치의 제조 방법의 제2예]
예를 들면, 하나의 화소 트랜지스터부가 4화소를 공유하는 경우의 제조 방법의 요점을 설명한다. 우선, 하나의 화소 트랜지스터부가 4화소를 공유하는 구성의 일례를, 도 40의 평면 레이아웃도를 참조하여 설명한다.
도 40에 나타낸 바와 같이, 4화소의 광전 변환부(21(21A, 21B, 21C, 21D))가 2행 2열로 배열되어 있다. 광전 변환부(21)의 배열의 중앙에는, 각각의 광전 변환부(21)에 연속하는 액티브 영역에 부동 확산부 FD가 제공되어 있다. 또한, 각각의 광전 변환부(21)와 부동 확산부 FD와의 경계상에는 게이트 절연막(도시 안됨)을 개재하여 전송 게이트 TRG(TRG-A, TRG-B, TRG-C, TRG-D)가 각각에 제공되어 있다. 광전 변환부(21)의 주위는, 상기 전송 게이트 TRG 아래에 위치한 영역을 제외하고, 불순물 확산층으로 이루어지는 소자 분리 영역(16)에 의해 전기적으로 분리되어 있다. 또한, 각 광전 변환부(21)에 인접한 영역에는, 분리 영역(14)을 개재하여 화소 트랜지스터부(17)가 제공되어 있다. 화소 트랜지스터부(17)는, 예를 들면, 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL이 직렬로 배열되어 구성되어 있다.
전술한 고체 촬상 장치의 제조 방법의 제1예를, 하나의 화소 트랜지스터부(17)를 4화소가 공유하는 고체 촬상 장치의 제조 방법에 적용한 경우의 요점을 이하에 설명한다. 화소 트랜지스터부가 4화소에 의해 공유되는 경우, 이러한 고체 촬상 장치의 구조가 제1예의 제조 방법에 의해 제조된 고체 촬상 장치와 서로 다른 것은, 광전 변환부(21)의 배열의 중앙에 부동 확산부 FD가 형성되는 점과, 각각의 광전 변환부(21)와 부동 확산부 FD간에 전송 게이트 TRG가 형성되는 점이다. 그러나, 광전 변환부(21), 부동 확산부 FD, 전송 게이트 TRG의 배열이 제1 예에서와 서로 다른 것을 제외하고, 이러한 고체 촬상 장치의 제조 공정의 동작들은 제1예와 동일하다. 따라서, 주변 회로부의 제조 방법은 제1예와 동일해진다. 이하, 그 방법의 일부를 설명한다.
우선, 측벽 형성 공정에 대해서, 도 41, 도 42a, 도 42b, 도 43c, 도 43d 등을 참조하여 설명한다. 도 41은 화소부의 평면 레이아웃도이고, 도 42a는 도 41의 XLIIA-XLIIA 선을 따라 취해진 단면도이고, 도 42b는 도 41의 XLIIB-XLIIB선을 따라 취해진 단면도이고, 도 43c는 도 41의 XLIIC-XLIIC선을 따라 취해진 단면도이고, 도 43d는 도 41의 XLIIID-XLIIID 선을 따라 취해진 단면도이다. 측벽막(137)(제1 실리사이드 방지막(71))을 형성한 후, 측벽막(137)을 에치백하여, 화소 트랜지스터부(17)의 각 게이트 전극(32), 주변 회로부의 각 게이트 전극(도시 안됨)의 각 측벽 위에 측벽(도시 안됨)을 형성한다. 이 경우, 광전 변환부(21) 위에는 측벽막(137)이 남겨진다. 이것은, 측벽을 형성할 때의 에칭 데미지가 광전 변환부(21)에 들어가지 않도록, 광전 변환부(21)를 레지스트 마스크(도시 안됨)에 의해 피복해 두기 위해서이다. 또한, 부동 확산부 FD가 형성되는 영역 위의 측벽막(137)에는 개구부(137H)가 제공되어 있어, 부동 확산부 FD의 형성 영역이 노출되어 있다. 이 개구부(137H)의 일부는 전송 게이트 TGR 위에 배치된다.
이어서, 화소부 및 주변 회로부의 트랜지스터의 소스·드레인 영역(34, 35)이 형성된다.
다음으로, 후속 공정을, 도 44, 도 45a, 도 45b, 도 46c, 도 46d 등을 참조하여 설명한다. 도 44는 화소부의 평면 레이아웃도이고, 도 45a는 도 44의 XLVA-XLVA선을 따라 취해진 단면도이고, 도 45b는 도 44의 XLVB-XLVB선을 따라 취해진 단면도이고, 도 46c는 도 44의 XLVIC-XLVIC선을 따라 취해진 단면도, 도 46d는 도 44의 XLVID-XLVID선을 따라 취해진 단면도이다. 화소부 및 주변 회로부의 트랜지스터의 소스·드레인 영역이 형성된 후, 주변 회로부의 소스·드레인 영역 위 등에 실리사이드층을 형성한다. 이 공정에서, 화소 트랜지스터부, 광전 변환부(21) 위에는 실리사이드층을 형성시키지 않도록 할 필요가 있다. 이러한 목적을 위해 실리사이드층을 형성하기 전에, 화소 트랜지스터부(17)를 피복하는 제2 실리사이드 방지막(72)을 형성한다. 이 공정에서, 제2 실리사이드 방지막(72)은, 분리 영역(14) 위에서 제1 실리사이드 방지막(71)과 겹치도록 형성된다. 이 공정에서, 부동 확산부 FD 위도 제1 실리사이드 방지막(71)의 개구부(137H) 주변부에 겹치도록 제2 실리사이드 방지막(72)이 형성된다. 이어서, 제1예와 마찬가지로, 주변 회로부의 MOS 트랜지스터의 소스·드레인 영역 위, 게이트 전극 위의 실리사이드화 공정과 후속 공정을 행한다.
상기 제조 방법의 제1예, 제2예에서는, 화소부(12) 및 주변 회로부(13)의 게이트 전극(32, 52)의 측벽에 측벽(33, 53)을 각각 형성할 때, 부동 확산부 FD위의 측벽막(137)은 레지스트 마스크에 의해 피복되어 있지 않다. 이 상태에서, 에칭에 의해, 게이트 전극(32, 52)의 측벽에 측벽(33, 53)을 각각 형성한 경우, 부동 확산부 FD에 에칭 데미지가 생길 염려가 있다.
에칭 데미지에 대해서, 이하에 설명한다. 예를 들면, 도 47에 나타낸 바와 같이, 에칭에 의해, 각 게이트 전극(도시 안됨)의 측벽에 측벽(도시 안됨)을 형성했을 때, 부동 확산부 FD에 에칭 데미지가 생길 가능성이 있다. 부동 확산부 FD에 에칭 데미지가 생긴 경우, 부동 확산부 FD가 포함하는 pn 접합에 리크 패스를 발생시키켜, FD 백상의 수를 증가시키게 된다.
여기에서, FD 백상에 대해서 설명한다. 광전 변환부에서 광전 변환한 전자는, 부동 확산부 FD에 전송되어 전압으로 변환된다. 이 때, 부동 확산부 FD에 리크 패스가 있으면, 부동 확산부 FD에 광전 변환한 전자가 없어도, 리크 해 온 전자가 출력되어 하얀 점으로 보인다. 이것을 FD 백상이라고 칭한다.
소정의 경우에, 광전 변환부(도시 안됨)와 부동 확산부 FD의 분리에 P형 확산층 으로 이루어지는 분리 영역(16)을 이용하고 있는 경우가 있다. 이렇게, 화소 분리에 P형 확산층을 이용한 경우에, 특히 FD 백상의 수를 크게 증가시키게 된다. 이것에 대한 가능한 원인으로서, 예를 들면, 소스·드레인 영역의 활성화를 위해서 1000℃ 이상의 열 처리시에, 불순물의 외측 확산의 영향이 생각된다. 예를 들면, 열 처리시에 외측 확산으로 비산한(scattered) 불순물이, 부동 확산부 FD와 P형의 확산층으로 이루어지는 분리 영역(16)의 사이에 부착하여, 큰 리크 패스를 형성해 FD 백상이 발생한다는 문제점을 초래한다. 즉, 부동 확산부 FD에 리크 전류가 흐르면, 다크 상태(dark state)이어도 신호가 있는 듯이 보이므로, 백상이 발생하게 된다.
신호가 있는 듯이 보이는 것은, 부동 확산부 FD의 전위를 리셋한 상태로부터 신호 전위를 검출할 때까지의 기간 동안에 전술된 리크가 생기면, 리셋 전위에 리크 전류에 의한 전압 변동분(voltage fluctuation)이 중첩되기 때문이다.
상기 일례에서는, 하나의 화소 트랜지스터부가 4화소를 공유하는 구조를 설 명했지만, 화소 트랜지스터부가 2화소를 공유하는 경우나, 화소 트랜지스터가 1화소에 대응하도록 형성된 경우도 마찬가지로, 부동 확산부 FD에 에칭 데미지가 생길 가능성이 있다.
<3.제3 실시예>
[고체 촬상 장치의 구조]
부동 확산부 FD에 에칭 데미지가 생기지 않도록 하는 구조에 대해서, 도 1 및 도 2, 혹은 도 3 및 도 4를 참조하여 설명한 고체 촬상 장치(1)에 기초해서 설명한다. 예를 들면, 제1 실리사이드 방지막(71)은, 광전 변환부(21), 전송 게이트 TGR, 부동 확산부 FD, 또한 리셋 트랜지스터 RST의 게이트 전극(32)의 일부를 피복하도록 형성된다. 이 경우, 제2 실리사이드 방지막(72)은, 리셋 트랜지스터 RST의 게이트 전극(32) 위에서, 제1 실리사이드 방지막(71)과 겹치도록 형성된다.
상기 제1, 제2 실리사이드 방지막(71, 72)을 상기 구성을 갖도록 형성함으로써, 측벽(33) 및 주변 회로부의 측벽(도시 안됨)을 형성할 때, 부동 확산부 FD도 측벽막인 제1 실리사이드 방지막(71)으로 피복된다. 따라서, 부동 확산부 FD에 측벽 형성시의 에칭 데미지가 생기지 않는다.
[고체 촬상 장치의 구성의 제3예]
다음으로, 도 40을 참조하여 설명한, 하나의 화소 트랜지스터부가 4화소를 공유하는 구조를 갖는 고체 촬상 장치의 제3예를 설명한다. 고체 촬상 장치가 도 48, 도 49a, 도 49b, 도 50c, 도 50d 등을 참조하여 설명한다. 도 48은 화소부의 평면 레이아웃도이고, 도 49a는 도 48의 XLIXA-XLIXA선을 따라 취해진 단면도이 고, 도 49b는 도 48의 XLIXB-XLIXB선을 따라 취해진 단면도이고, 도 50c는 도 48의 LC-LC선을 따라 취해진 단면도이고, 도 50d는 도 48의 LD-LD선을 따라 취해진 단면도이다.
제1 실리사이드 방지막(71)은, 광전 변환부(21), 전송 게이트 TGR, 부동 확산부 FD를 피복해서 형성되어 있다. 이 경우, 제2 실리사이드 방지막(72)은, 제1 실리사이드 방지막(71)과 예를 들면 분리 영역(14) 위에서 겹치도록, 제1 실리사이드 방지막(71)이 형성되어 있지 않은 화소 트랜지스터부(17)를 피복해서 형성되어 있다.
따라서, 화소 트랜지스터부(17)의 측벽(33) 및 주변 회로부의 측벽(도시 안됨)을 형성할 때, 부동 확산부 FD도 측벽막인 제1 실리사이드 방지막(71)으로 피복된다. 이러한 구조는, 부동 확산부 FD에 측벽 형성시의 에칭 데미지가 생기지 않도록 할 수 있다. 또한, 이러한 구조는 부동 확산부 FD가 외측 확산의 영향을 받지 않도록 할 수 있다. 따라서 리크 패스의 발생을 억제하여, FD 백상의 발생을 억제할 수 있으므로, 이러한 구조로 고화질의 촬상을 실현할 수 있다.
[고체 촬상 장치의 구조의 제4예]
다음으로, 도 40을 참조하여 설명한 하나의 화소 트랜지스터부가 4화소를 공유하는 구조의 고체 촬상 장치에 대한 제4예를 설명한다. 고체 촬상 장치가 도 51, 도 52a, 도 52b, 도 53c, 도 53d 등을 참조하여 설명된다. 도 51은 화소부의 평면 레이아웃도이고, 도 52a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 52b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 53c는 도 51의 LIIIC-LIIIC 선을 따라 취해진 단면도, 도 53d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다.
제1 실리사이드 방지막(71)은, 광전 변환부(21), 전송 게이트 TGR 위, 부동 확산부 FD, 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)을 피복해서 형성되어 있다. 이 경우, 제2 실리사이드 방지막(72)은, 제1 실리사이드 방지막(71)과 예를 들면 분리 영역(14) 및 리셋 트랜지스터 RST의 게이트 전극(32) 위에서 겹치도록, 제1 실리사이드 방지막(71)이 형성되어 있지 않은 영역을 피복해서 형성되어 있다.
따라서, 부동 확산부 FD 위 및 이 부동 확산부 FD에 접속되는 리셋 트랜지스터 RST의 소스·드레인 영역(34)도 측벽막인 제1 실리사이드 방지막(71)으로 피복된다. 그리하여, 화소 트랜지스터부 및 주변 회로부(도시 안됨)에 측벽을 형성할 때, 부동 확산부 FD 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)에 에칭 데미지가 생기지 않도록 할 수 있다. 또한, 이러한 구조는 부동 확산부 FD 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)이 외측 확산의 영향을 받지 않도록 할 수 있다. 따라서, 리크 패스의 발생을 억제하여, FD 백상의 발생을 억제할 수 있으므로, 이러한 구조로 고화질의 촬상을 실현할 수 있다.
고체 촬상 장치의 제3예, 제4예 각각에서, 주변 회로부의 구조는 도 2, 도 4에 나타낸 것과 같다.
<4.제4 실시예>
[고체 촬상 장치의 제조 방법의 제3예]
다음으로, 부동 확산부 FD의 에칭 데미지를 방지하는 제조 방법(제3예)에 대 해서, 하나의 화소 트랜지스터부가 4화소를 공유하는 구조를 갖는 고체 촬상 장치의 제조 방법을 일례로 해서, 그 요점을 설명한다.
화소 트랜지스터부가 4화소에 의해 공유되는 경우, 이러한 고체 촬상 장치의 구조가 제조 방법의 상기 제1예에 의해 생성된 고체 촬상 장치와 서로 다른 것은, 광전 변환부의 배열의 중앙에 부동 확산부가 형성되는 점과, 각각의 광전 변환부와 부동 확산부간에 전송 게이트가 형성되는 점이다. 그러나, 광전 변환부, 부동 확산부, 전송 게이트의 배열과, 측벽막과 제2 실리사이드 방지막의 패턴 형상이 제1예에서와 다른 것을 제외하고, 이러한 고체 촬상 장치의 제조 공정의 동작들은 제1예의 동작과 동일하다. 이하, 그 방법의 일부를 설명한다.
우선, 측벽 형성 공정에 대해서 도 54, 도 55a, 도 55b, 도 56c, 도 56d 등을 참조하여 설명한다. 도 54는 화소부의 평면 레이아웃도이고, 도 55a는 도 54의 LVA-LVA선을 따라 취해진 단면도이고, 도 55b는 도 54의 LVB-LVB선을 따라 취해진 단면도이고, 도 56c는 도 54의 LVIC-LVIC선을 따라 취해진 단면도이고, 도 56d는 도 54의 LVID-LVID선을 따라 취해진 단면도이다. 측벽막(137)(제1 실리사이드 방지막(71))을 형성한 후, 측벽막(137)을 에치백하여, 화소 트랜지스터부(17)의 각 게이트 전극(32) 및 주변 회로부의 각 게이트 전극(도시 안됨)의 측벽에 측벽(도시 안됨)을 형성한다. 이 경우, 광전 변환부(21) 및 부동 확산부 FD(및 전송 게이트 TRG) 위에 측벽막(137)이 남겨진다. 이것은, 측벽을 형성하는 동안 에칭 데미지가 광전 변환부(21) 및 부동 확산부 FD에 들어 가지 않도록, 광전 변환부(21) 및 부동 확산부 FD 위를 레지스트 마스크(도시 안됨)에 의해 피복해 두기 위해서이다. 즉, 이 방법은 전술된 제조 방법의 제1예에서, 레지스트 마스크(138)(도 25 참조)를 부동 확산부 FD까지 연장해서 형성하는 점이 서로 다를 뿐이고, 레지스트 마스크(138)의 형성 전의 다른 공정은 제1예와 같은 공정으로 된다. 부동 확산부 FD, 소스·드레인 영역(34) 등은, 이 단계에서는, 아직 형성되어 있지 않다는 것에 주목한다. 위치 관계를 이해하기 쉽게 하기 위해서, 부동 확산부 FD 및 소스·드레인 영역(34)을 도면에 나타낸 것이다.
이어서, 화소부와 주변 회로부의 트랜지스터의 소스·드레인 영역(34, 35)이 형성된다. 이 공정에서, 플로팅 디퓨전부 FD는 측벽막(137)으로 피복되어 있기 때문에, 화소부 및 주변 회로부의 각 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입과는 별도로 이온 주입을 행하는 것이 바람직하다.
다음으로, 후속 공정을, 도 57, 도 58a, 도 58b, 도 59c, 도 59d 등을 참조하여 설명한다. 도 57은 화소부의 평면 레이아웃도이고, 도 58a는 도 57의 LVIIIA-LVIIIA선을 따라 취해진 단면도이고, 도 58b는 도 57의 LVIIIB-LVIIIB선을 따라 취해진 단면도이고, 도 59c는 도 57의 LIXC-LIXC선을 따라 취해진 단면도, 도 59d는 도 57의 LIXD-LIXD선을 따라 취해진 단면도이다. 화소부(12) 및 주변 회로부(도시 안됨)의 트랜지스터의 소스·드레인 영역이 형성된 후, 주변 회로부의 소스·드레인 영역 위 등에 실리사이드층을 형성한다. 이 공정에서, 화소 트랜지스터부(17), 광전 변환부(21) 위에는 실리사이드층을 형성시키지 않도록 할 필요가 있다. 이러한 목적을 위하여 실리사이드층을 형성하기 전에, 화소 트랜지스터부(17)를 피복하는 제2 실리사이드 방지막(72)을 형성한다. 이 공정에서, 제2 실 리사이드 방지막(72)은, 제1 실리사이드 방지막(71)과 겹치도록 형성된다. 또한, 그 밖의 부분에서는, 분리 영역(14) 위에서 제1 실리사이드 방지막(71)과 겹치도록 제2 실리사이드 블록막(72)을 형성한다. 이어서, 제1예에서와 같이, 주변 회로부의 MOS 트랜지스터의 소스·드레인 영역 위, 게이트 전극 위의 실리사이드화 공정 및 후속 공정을 행한다.
따라서, 화소 트랜지스터부(17)의 측벽(33), 주변 회로부의 측벽(도시 안됨)을 형성할 때, 부동 확산부 FD도 측벽막인 제1 실리사이드 방지막(71)으로 피복된다. 이러한 구조는, 부동 확산부 FD에 측벽 형성시의 에칭 데미지가 생기지 않도록 할 수 있다. 또한, 이러한 구조는 부동 확산부 FD가 외측 확산의 영향을 받지 않도록 할 수 있다. 이에 따라 리크 패스의 발생을 억제하여, FD 백상의 발생을 억제할 수 있으므로, 고화질의 촬상을 실현할 수 있는 고체 촬상 장치를 제조하는 것이 가능하게 된다. 또한 실리사이드층을 형성하기 전에 화소 트랜지스터부(17)를 제2 실리사이드 방지막(72)으로 피복할 수 있다.
[고체 촬상 장치의 제조 방법의 제4예]
다음으로, 부동 확산부 FD의 에칭 데미지를 방지하는 제조 방법(제4예)에 대해서, 하나의 화소 트랜지스터부가 4화소를 공유하는 구조를 갖는 고체 촬상 장치의 제조 방법을 일례로 해서, 그 요점을 설명한다.
화소 트랜지스터부가 4화소에 의해 공유되는 경우, 이러한 고체 촬상 장치의 구조가 제조 방법의 상기 제1예와 서로 다른 것은, 광전 변환부의 배열의 중앙에 부동 확산부가 형성되는 점과, 각각의 광전 변환부와 부동 확산부간에 전송 게이트 가 형성되는 점이다. 그러나, 광전 변환부, 부동 확산부 및 전송 게이트의 배열과, 측벽막과 제2 실리사이드 방지막의 패턴 형상이 제1 예에서와 서로 다른 것을 제외하고, 이러한 고체 촬상 장치의 제조 공정의 동작은 제1예와 동일하다. 이하, 그 방법의 일부를 설명한다.
우선, 측벽 형성 공정에 대해서, 도 60, 도 61a, 도 61b, 도 62d 등을 참조하여 설명한다. 도 60은 화소부의 평면 레이아웃도이고, 도 61a는 도 60의 LXIA-LXIA선을 따라 취해진 단면도이고, 도 61b는 도 60의 LXIB-LXIB선을 따라 취해진 단면도이고, 도 62c는 도 60의 LXIIC-LXIIC선을 따라 취해진 단면도이고, 도 62d는 도 60의 LXIID-LXIID선을 따라 취해진 단면도이다. 측벽막(137)(제1 실리사이드 방지막(71))을 형성한 후, 측벽막(137)을 에치백하여, 화소 트랜지스터부(17)의 각 게이트 전극(32), 주변 회로부의 각 게이트 전극(도시 안됨)의 측벽 위에 측벽(도시 안됨)을 형성한다. 이 경우, 광전 변환부(21), 부동 확산부 FD(및 전송 게이트 TRG) 및 리셋 트랜지스터 RST의 소스·드레인 영역(34) 위에 측벽막(137)이 남겨진다. 이것은, 측벽을 형성할 때의 에칭 데미지가, 광전 변환부(21), 부동 확산부 FD( 및 전송 게이트 TRG) 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)에 들어가지 않도록, 광전 변환부(21), 부동 확산부 FD, 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)을 레지스트 마스크(도시 안됨)에 의해 피복해 두기 위해서이다. 즉, 이 방법은 전술된 제조 방법의 제1예에서, 레지스트 마스크(138)(도 25 참조)를 부동 확산부 FD 및 리셋 트랜지스터 RST의 소스·드레인 영역(34), 또한 리셋 트랜지스터 RST의 게이트 전극(32)의 일부 위까지 연장해서 형성하는 점이 서로 다 를 뿐이고, 레지스트 마스크(138)의 형성 전의 다른 공정은 제1예와 같은 공정으로 된다.
부동 확산부 FD, 소스·드레인 영역(34) 등은, 이 단계에서는, 아직 형성되어 있지 않다는 것에 주의한다. 위치 관계를 이해하기 쉽게 하기 위해서, 부동 확산부 FD, 소스·드레인 영역(34)을 도면에 나타낸 것이다.
이어서, 화소부 및 주변 회로부의 트랜지스터의 소스·드레인 영역(34, 35)이 형성된다. 이 공정에서, 플로팅 디퓨전부 FD 및 리셋 트랜지스터 RST의 소스·드레인 영역(34)은 측벽막(137)으로 피복되어 있기 때문에, 화소부 및 주변 회로부의 트랜지스터의 소스·드레인 영역을 형성하기 위한 이온 주입과는 별도로 이온 주입을 행하는 것이 바람직하다.
다음으로, 후속 공정을 도 63, 도 64a, 도 64b, 도 65c, 도 65d 등을 참조하여 설명한다. 도 63은 화소부의 평면 레이아웃도이고, 도 64a는 도 63의 LXIVA-LXIVA선을 따라 취해진 단면도, 도 64b는 도 63의 LXIVB-LXIVB선을 따라 취해진 단면도, 도 64c는 도 63은 LXVC-LXVC선을 따라 취해진 단면도, 도 65d는 도 63의 LXVD-LXVD선을 따라 취해진 단면도이다. 화소부 및 주변 회로부의 트랜지스터의 소스·드레인 영역이 형성된 후, 주변 회로부의 소스·드레인 영역 위 등에 실리사이드층을 형성한다. 이 공정에서, 화소 트랜지스터부(17), 광전 변환부(21) 위 등에는 실리사이드층을 형성시키지 않도록 할 필요가 있다. 이러한 목적을 위해, 실리사이드층을 형성하기 전에, 화소 트랜지스터부(17)를 피복하는 제2 실리사이드 방지막(72)을 형성한다. 이 공정에서, 제2 실리사이드 방지막(72)은, 제1 실리사 이드 방지막(71)과 겹치도록 형성된다. 이러한 경우 리셋 트랜지스터 RST의 게이트 전극(32)의 일부까지 연장해서 제1 실리사이드 방지막(71)이 형성되어 있으므로, 제2 실리사이드 방지막(72)은 리셋 트랜지스터 RST의 게이트 전극(32)상에서 제1 실리사이드 방지막(71)과 겹치도록 형성될 수 있다. 또한, 그 밖의 부분에서는, 분리 영역(14) 위에서 제1 실리사이드 방지막(71)과 겹치도록 제2 실리사이드 블록막(72)을 형성한다. 그 후, 제1예에서와 같이, 주변 회로부의 MOS 트랜지스터의 소스·드레인 영역 위 및 게이트 전극 위의 실리사이드화 공정 및 후속 공정을 행한다.
따라서, 화소 트랜지스터부(17)의 측벽(33), 주변 회로부의 측벽(도시 안됨)을 형성할 때, 부동 확산부 FD도 측벽막인 제1 실리사이드 방지막(71)으로 피복된다. 이러한 구조는, 부동 확산부 FD에 측벽 형성시의 에칭 데미지가 생기지 않도록 할 수 있다. 또한, 이러한 구조는 부동 확산부 FD가 외측 확산의 영향을 받지 않도록 할 수 있다. 이에 따라 리크 패스의 발생을 억제하여, FD 백상의 발생을 억제할 수 있으므로, 고화질의 촬상을 실현할 수 있는 고체 촬상 장치를 제조하는 것이 가능하게 된다. 또한 실리사이드층을 형성하기 전에 화소 트랜지스터부(17)를 제2 실리사이드 방지막(72)으로 피복할 수 있다.
[고체 촬상 장치 및 그 제조 방법의 제3, 제4예의 변형]
제3예, 제4예의 4화소를 하나의 화소 트랜지스터부(17)에서 공유하는 구조에서는, 광전 변환부(21) 주위의 소자 분리는 불순물 확산층(P+형 확산층)을 이용하여 달성되고, 화소 트랜지스터부(17) 주위의 소자 분리는 STI 구조에 의해 달성된다. 혹은 예를 들면, 도 67~도 69b에 나타낸 바와 같이, 광전 변환부(21)주위의 소자 분리 및 화소 트랜지스터부(17) 주위의 소자 분리를 불순물 확산층(P+형 확산층)으로 이루어지는 분리 영역(16)으로 달성할 수도 있다. 이 경우, 상기 제1 실리사이드 방지막(71)은, 제3예, 제4예 등에서와 마찬가지로 형성할 수 있다. 제2 실리사이드 방지막(72)도, 제3예, 제4예 등에서와 마찬가지로 형성할 수 있다.
[고체 촬상 장치 및 그 제조 방법의 제1예의 변형]
도 5a에 도시한 구조에서는, 광전 변환부(21)와, 화소 트랜지스터부 주위의 소자 분리는 STI 구조에 의해 달성된다. 혹은 예를 들면, 도 67∼도 69b에 나타낸 바와 같이, 광전 변환부(21) 주위의 소자 분리 및 화소 트랜지스터부(17) 주위의 소자 분리를 불순물 확산층(P+형 확산층)으로 이루어지는 분리 영역(16)으로 달성할 수도 있다. 이 경우, 제1 실리사이드 방지막(71)은, 광전 변환부(21), 전송 게이트 TRG, 부동 확산부 FD, 리셋 트랜지스터 RST의 소스·드레인 영역(34) 위를 피복하고, 또한 리셋 트랜지스터 RST의 게이트 전극(32) 일부 위를 피복하도록 형성된다. 제2 실리사이드 방지막(72)은, 제1 실리사이드 방지막(71)과 겹치도록 형성된다. 이 경우, 리셋 트랜지스터 RST의 게이트 전극(32)의 일부 위에 제1 실리사이드 방지막(71)이 형성되어 있으므로, 제2 실리사이드 방지막(72)은 리셋 트랜지스터 RST의 게이트 전극(32)상에서 제1 실리사이드 방지막(71)과 겹치도록 형성될 수 있다. 또한, 그 밖의 부분에서는, 분리 영역(16) 위에서 제1 실리사이드 방지 막(71)과 겹치도록 제2 실리사이드 방지막(72)을 형성한다. 도 68은 도 67의 LXVIII-LXVIII선을 따라 취해진 단면도이며, 도 69a 및 도 69b는 도 67의 LXIX-LXIX선을 따라 취해진 단면도이다.
고체 촬상 장치의 제조 방법의 제3예, 제4예 각각에서, 주변 회로부의 구조는 상기 제조 방법의 제1예와 같다.
[고체 촬상 장치의 제조 방법의 상세예]
다음으로, 하나의 화소 트랜지스터부가 4화소를 공유하는 구성을 갖는 고체 촬상 장치의 제조 방법의 상세예를 도 70a∼도 93d의 단면도를 참조하여 이제 설명한다. 이 방법은, 도 51의 화소부의 평면 레이아웃도를 참조하여 설명한 구조의 제조 방법이다. 도 70a, 도 72a, 도 74a, 도 76a, 도 78a, 도 80a, 도 82a, 도 84a, 도 86a, 도88a, 도 90a 및 도 92a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이다. 도 70b, 도 72b, 도 74b, 도 76b, 도 78b, 도 80b, 도 82b, 도 84b, 도 86b, 도88b, 도 90b 및 도 92b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이다. 도 71c, 도 73c, 도 75c, 도 77c, 도 79c, 도 81c, 도 83c, 도 85c, 도 87c, 도 89c, 도 91c 및 도 93c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이다. 도 71d, 도 73d, 도 75d, 도 77d, 도 79d, 도 81d, 도 83d, 도 85d, 도 87d, 도 89d, 도 91d 및 도 93d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다.
우선, 도 6∼도 12에 나타낸 공정을 행한다. 반도체 기판(11)에는 예를 들면 실리콘 기판을 이용한다. 그리고, 화소 트랜지스터부의 주변에 분리 영역(14)을 형성하고, 주변 회로부(13)에 제2 분리 영역(15)을 형성한다. 다음으로, 도 6 ∼도 12에는 도시하고 있지 않지만, 반도체 기판(11)에 p웰, n웰을 형성한다. 또한, 채널 이온 주입을 행한다. 또한, 광전 변환부에 포토다이오드를 형성하기 위한 이온 주입을 행하여, p형 영역을 형성한다. 예를 들면, 광전 변환부가 형성되는 반도체 기판의 표면 위에는, 붕소(B)의 이온 주입을 행하고, 깊은 영역에 비소(As) 혹은 인(P)을 이용해서 이온 주입을 행하여, p형 영역의 하부에 접합하는 n형 영역을 형성한다. 이렇게 하여, pn 접합을 포함하는 광전 변환부를 형성한다.
다음으로, 도 70a, 도 70b, 도 71c, 도 71d 등을 참조하여 설명한다. 도 70a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 70b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 71c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 71d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 반도체 기판(11) 위에 희생 산화막(151)을 형성한다. 이어서, 희생 산화막(151) 위에, 레지스트 마스크(152)를 형성한다. 레지스트 마스크(152)는, 광전 변환부(21)의 주위에 형성되는 분리 영역 위에 제공된 개구부(153)를 갖는다. 구체적으로, 레지스트 마스크(152)에 의해, 광전 변환부(21), 및 전송 게이트, 부동 확산부, 화소 트랜지스터부의 형성 영역이 피복된다. 다음으로, 레지스트 마스크(152)를 이온 주입 마스크로 이용하여, 상기 반도체 기판(11)에 이온 주입을 행하고, p+형의 분리 영역(16)을 형성한다. 이 이온 주입에서, 예를 들면 이온 주입종으로 붕소(B)를 이용하고, 도즈량이 1×1012/cm2∼1×1013/cm2범위로 설정된다. 주입 에너지를 10keV∼30keV범위로 설정한다. 깊이에 따라 이온 주입을 다단계로 행해도 된다. 이에 의해, 광전 변환부(21)는, 분리 영역(16)에 의해 서로 분리되고, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터 등이 형성되는 화소 트랜지스터부의 형성 영역과는 분리 영역(14)에 의해 분리된다. 도시는 하고 있지 않지만, 주변 회로부는, 전술한 바와 같이, 제2 분리 영역(15)에 의해 분리되어 있다.
이어서, 레지스트 마스크(152)를 제거하고, 또한 희생 산화막(151)을 제거한다. 도면은, 레지스트 마스크(152)를 제거하기 직전의 상태를 나타냈다.
다음으로, 도 72a, 도 72b, 도 73c, 도 73d 등을 참조하여 설명한다. 도 72a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 72b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 73c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 73d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 72a~도 73d에 나타낸 바와 같이, 반도체 기판(11) 위에 게이트 절연막(31)을 형성하고, 또한 게이트 절연막(31) 위에 게이트 전극 형성막(131)을 형성한다. 이 공정에서, 도시는 하고 있지 않지만, 도 14에 도시하는 바와 같이, 주변 회로부(13)의 반도체 기판(11) 위에도 게이트 절연막(51)을 형성하고, 게이트 절연막(51) 위에 게이트 전극 형성막(131)을 형성한다. 상기 게이트 전극 형성막(131)은, LP-CVD법에 의해, 폴리실리콘을 퇴적하여 형성한다. 퇴적막 두께는, 기술 노드에도 의존하지만, 90nm 노드에서는, 150nm∼200nm범위로 한다. 막 두께는, 가공의 제어성의 관점에서 일반적으로 게이트 어스펙트비를 크게 하지 않기 때문에, 노드마다 얇아지는 경향이 있다. 게이트 공핍화 대책으로서, 폴리실리콘 대신에 실리콘 게르마늄(SiGe)이 이용될 수 있다. 게이트 공핍화란, 게이트 산화막의 막 두께가 박막화하는 데 에 수반하여, 물리적인 게이트 산화막의 두께뿐만 아니라 게이트 폴리실리콘 내의 공핍층의 두께의 영향을 무시할 수 없게 되어, 실효적인 게이트 산화막의 두께가 얇아지지 않고, 그에 의해 트랜지스터 성능이 열화된다고 하는 문제이다.
다음으로, 도 74a, 도 74b, 도 75c, 도 75d 등을 참조하여 설명한다. 도 74a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 74b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 75c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 75d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 74a~도 75d에 나타낸 바와 같이, 게이트 공핍화 대책을 행한다. 우선, 주변 회로부(13)의 pMOS 트랜지스터의 형성 영역 위에 레지스트 마스크(132)를 형성(상기 도 16 참조)하고, nMOS 트랜지스터의 형성 영역의 게이트 전극 형성막(131)에 n형 불순물을 도핑한다. 이 도핑은, 예를 들면 인(P) 또는 비소(As)를 이온 주입해서 행한다. 이온 주입량은, 약1×1015/cm2∼1×1016/cm2범위이다. 그 후, 레지스트 마스크(132)를 제거한다. 다음으로, 도시는 하고 있지 않지만, nMOS 트랜지스터의 형성 영역 위에 레지스트 마스크(도시 안됨)를 형성하고, pMOS 트랜지스터의 형성 영역의 게이트 전극 형성막(131)에 p형 불순물을 도핑한다. 이 도핑은, 예를 들면 붕소(B) 또는 2불화 붕소(BF2) 또는 인듐(In)을 이온 주입해서 행한다. 이온 주입량은, 약 1×1015/cm2∼1×1016/cm2범위이다. 그 후, 레지스트 마스크를 제거한다. 상기 이온 주입은, 어느쪽을 먼저 행해도 된다. 상기 각각의 이온 주입에서, 이온 주입에 의해 도입된 불순물이 게이트 절연막의 바로 아래에 이르는 것을 방지하기 위해서, 질 소(N2)의 이온 주입을 조합해도 된다.
다음으로, 도 76a, 도 76b, 도 77c, 도 77d 등을 참조하여 설명한다. 도 76a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 76b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 77c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 77d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 76a~도 77d에 나타낸 바와 같이, 게이트 전극 형성막(131) 위에 게이트 전극을 형성하기 위한 레지스트 마스크(도시 안됨)를 형성한다. 이 레지스트 마스크를 에칭 마스크로 이용한 반응성 이온 에칭에 의해, 게이트 전극 형성막(131)을 에칭 가공해서 화소부(12)의 MOS 트랜지스터의 게이트 전극(32), 전송 게이트 TRG, 주변 회로부(13)의 MOS 트랜지스터의 게이트 전극(52)을 형성(도 18 참조)한다. 이어서, 게이트 전극(32), 게이트 전극(52)(도 18 참조)의 표면을 산화해서 산화막(133)을 형성한다. 산화막(133)의 두께는, 예를 들면 1nm∼10nm이다. 산화막(133)은, 각각의 상기 게이트 전극(32, 52)의 측벽과 함께 상면에도 형성되어 있다. 또한, 상기 산화 공정에서, 게이트 전극(32, 52)의 엣지 부분을 둥글게 함으로써, 산화막 내압을 개선할 수 있는 효과가 있다. 또한, 열 처리가 행해짐으로써, 에칭 데미지를 감소시킬 수 있다. 또한, 상기 게이트 전극 가공에서, 광전 변환부(21) 위에 형성되어 있었던 게이트 절연막이 제거되었다고 하여도, 광전 변환부(21) 위에도 산화막(133)이 형성된다. 그리하여, 후속 공정의 리소그래피 기술에서 레지스트막을 형성했을 때에, 실리콘 표면에 직접 형성되지 않기 때문에, 이 레지스트에 의한 오 염을 방지할 수 있다. 따라서, 화소부(12)의 광전 변환부(21)에 있어서는, 이러한 구조가 백상 방지 대책으로 된다.
다음으로, 도 78a, 도 78b,도 79c, 도 79d 등을 참조하여 설명한다. 도 78a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 78b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 79c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 79d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 78a~도 79d에 나타낸 바와 같이, 화소부(12)의 MOS 트랜지스터의 LDD 영역(38, 39) 등을 형성함과 함께, 주변 회로부(13)의 MOS 트랜지스터의 LDD 영역(61, 62, 63, 64) 등을 형성(도 20 참조)한다.
우선, 주변 회로부(13)에 형성되는 NMOS 트랜지스터에 관해서는, 각각의 게이트 전극(52(52N))의 양측에서의 반도체 기판(11)에 포켓 확산층(65, 66)을 형성(도 20 참조)한다. 이 포켓 확산층(65, 66)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 2불화 붕소(BF2), 붕소(B) 또는 인듐(In)을 이용하고, 그 도즈량을 예를 들면 1×1012/cm2∼1×1014/cm2범위로 설정한다. 또한 각각의 게이트 전극(52(52N))의 양측에서의 반도체 기판(11)에 LDD 영역(61, 62)을 형성한다. LDD 영역(61, 62)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 혹은 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2로 설정한다.
화소부(12)에 형성되는 MOS 트랜지스터에 관해서는, 각각의 게이트 전극(32) 의 양측에서의 반도체 기판(11)에 LDD 영역(38, 39)을 형성한다. LDD 영역(38, 39)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 혹은 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2범위로 설정한다. 또한, 포켓 확산층을 형성해도 좋다. 화소부(12)에 형성되는 MOS 트랜지스터에 관해서는, 공정 수 삭감의 관점에서, LDD 영역을 형성하지 않아도 된다. 혹은, 화소부(12)에 형성된 MOS 트랜지스터에 대한 LDD 영역을 형성하기 위한 이온 주입이 주변 회로부(13)에 형성되는 MOS 트랜지스터에 대한 LDD 이온 주입으로서 기능할 수도 있다.
주변 회로부(13)에 형성된 PMOS 트랜지스터에 관해서는, 각각의 게이트 전극(52(52P))의 양측에서의 반도체 기판(11)에 포켓 확산층(67, 68)을 형성(도 20 참조)한다. 이 포켓 확산층(67, 68)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1012/cm2∼1×1014/cm2범위로 설정한다. 또한 각각의 게이트 전극(52(52P))의 양측에서의 반도체 기판(11)에 LDD 영역(63, 64)을 형성한다. LDD 영역(63, 64)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 2불화 붕소(BF2), 붕소(B) 또는 인듐(In)을 이용하고, 그 도즈량을 예를 들면 1×1013/cm2∼1×1015/cm2범위로 설정한다.
또한, 주변 회로부의 NMOS 트랜지스터, PMOS 트랜지스터의 포켓 이온 주입 전에, 주입의 채널링 억제 기술로서, 게르마늄(Ge)을 이온 주입하는 것 등으로 프리 아몰퍼스화를 행해도 된다. 또한, LDD 영역 형성 후, TED 등을 야기할 수 있는 주입 결함의 수를 작게 하기 위해서, 약 800℃∼900℃ 정도의 RTA 처리를 추가해도 된다.
다음으로, 도 80a, 도 80b, 도 81c, 도 81d 등을 참조하여 설명한다. 도 80a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 80b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 81c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 81d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 80a~도 81d에 나타낸 바와 같이, 화소부(12) 및 주변 회로부(13)(도 22 참조)의 전체면 위에 산화 실리콘(SiO2)막(134)을 형성한다. 이 산화 실리콘막(134)은, 넌 도프트 실리케이트 글래스(NSG), LP-TEOS, 고온 산화(HTO)막 등의 퇴적막에 의해 형성된다. 산화 실리콘막(134)은, 예를 들면 5nm∼20nm 범위의 두께로 형성된다. 다음으로, 산화 실리콘막(134) 위에 질화 실리콘막(135)을 형성한다. 이 질화 실리콘막(135)은, 예를 들면 LPCVD로 형성된 질화 실리콘막을 이용한다. 그 두께는, 예를 들면 10nm∼100nm범위이다.
상기 질화 실리콘막(135)은, 저온에서 성막할 수 있는 원자층 증착법에 의해 형성된 ALD 질화 실리콘막이어도 된다. 상기 질화 실리콘막(135)의 바로 아래에 배치된 산화 실리콘막(134)은, 화소부(12)의 광전 변환부(21) 위에서는, 그 두께가 얇을수록, 광 반사를 방지하므로, 광전 변환부(21)의 감도가 좋게 된다. 다음으 로, 상기 질화 실리콘막(135) 위에 3층째의 산화 실리콘(SiO2)막(136)을 선택적으로 퇴적한다. 이 산화 실리콘막(136)은, NSG막, LP-TEOS막, HTO막 등을 퇴적함으로써 형성된다. 이 산화 실리콘막(136)은, 예를 들면 10nm∼100nm범위의 막 두께로 형성된다.
따라서, 측벽막(137)은, 산화 실리콘막(136)/질화 실리콘막(135)/산화 실리콘막(134)의 3층 구조막으로 형성된다. 혹은, 측벽막(137)은, 질화 실리콘막/산화 실리콘막의 2층 구조막이어도 된다. 이하, 3층 구조막의 측벽막(137)을 설명한다.
다음으로, 도 82a, 도 82b, 도 83c, 도83d 등을 참조하여 설명한다. 도 82a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 82b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 83c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 83d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 82a~도 83d에 나타낸 바와 같이, 최상층으로서 제공되어 있는 산화 실리콘막(136)을 에치백하여, 각각의 게이트 전극(32, 52)(도 24 참조), 전송 게이트 TRG 등의 측부 위에만 남긴다. 상기 에치백은, 예를 들면 반응성 이온 에칭(RIE)에 의해 행한다. 이 에치백에서는, 질화 실리콘막(135)을 이용하여 에칭을 정지한다. 이렇게, 질화 실리콘막(135)에서 에칭을 정지하기 때문에, 화소부(12)의 광전 변환부(21) 위의 에칭 데미지를 저감할 수 있으므로, 백상의 수를 저감할 수 있다.
다음으로, 도 84a, 도 84b, 도 85c, 도 85d 등을 참조하여 설명한다. 도 84a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 84b는 도 51의 LIIB-LIIB선 을 따라 취해진 단면도, 도 85c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 85d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 도 84a~도 85d에 나타낸 바와 같이, 화소부(12)의 광전 변환부(21) 위의 전체면, 전송 게이트 TRG, 부동 확산부가 형성되는 영역, 리셋 트랜지스터의 LDD 영역(38) 위 및 리셋 트랜지스터의 게이트 전극(32)의 일부에 걸리도록, 레지스트 마스크(138)를 형성한다. 그 후, 질화 실리콘막(135), 산화 실리콘막(134)을 에치백하여, 각각의 게이트 전극(32, 52(도 26 참조))의 측벽부 위에 산화 실리콘막(134), 질화 실리콘막(135), 산화 실리콘막(136)으로 이루어지는 제1 측벽(33), 제2 측벽(53)(도 26 참조)을 각각 형성한다. 이 공정에서, 광전 변환부(21), 부동 확산부의 형성 영역, 및 리셋 트랜지스터의 소스·드레인 영역을 형성하는 영역 위에 위치한 질화 실리콘막(135), 산화 실리콘막(134)은, 레지스트 마스크(138)로 피복되어 있으므로, 에칭되지 않는다. 따라서, 광전 변환부(21), 부동 확산부를 형성하는 영역, 리셋 트랜지스터의 소스·드레인 영역을 형성하는 영역에 에칭 데미지가 생기지 않는다.
다음으로, 도 86a, 도 86b, 도 87c, 도 87d 등을 참조하여 설명한다. 도 86a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 86b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 87c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 87d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 우선, 도 28에 나타낸 바와 같이, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 주변 회로부(13)의 NMOS 트랜지스터의 형성 영역에 깊은 소스·드레인 영 역(54(54N), 55(55N))을 형성한다. 구체적으로, 각각의 게이트 전극(52)의 양측에, LDD 영역(61, 62) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(54N, 55N)이 형성된다. 소스·드레인 영역(54N, 55N)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다.
다음으로, 도 86 및 도 87에 나타낸 바와 같이, 화소부(12)의 NMOS 트랜지스터의 형성 영역 위에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 화소부(12)의 NMOS 트랜지스터의 형성 영역에 깊은 소스·드레인 영역(34, 35) 및 부동 확산부 FD를 형성한다. 구체적으로, 각각의 게이트 전극(32)의 양측에, LDD 영역(38, 39) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(34, 35)이 형성된다. 소스·드레인 영역(34, 35)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 비소(As) 또는 인(P)을 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다. 이 이온 주입은, 상기 주변 회로부(13)의 NMOS 트랜지스터의 소스·드레인 영역(54N, 55N)을 형성하기 위한 이온 주입으로서도 기능할 수 있다. 또한, 리셋 트랜지스터 RST의 소스·드레인 영역(34)은, 산화 실리콘막(134)과 질화 실리콘막(135)을 통하여 행해지는 이온 주입에 의해 형성되므로, 이 부분의 이온 주입을 별도로 행할 수 있다.
다음으로, 상기 도 28에 나타낸 바와 같이, 주변 회로부(13)의 PMOS 트랜지 스터의 형성 영역에 배치된 개구부를 갖는 레지스트 마스크(도시 안됨)를 형성하고, 이것을 이용해서 이온 주입에 의해, 주변 회로부(13)의 PMOS 트랜지스터의 형성 영역에 깊은 소스·드레인 영역(54(54P), 55(55P))을 형성한다. 구체적으로, 각각의 게이트 전극(52)의 양측에, LDD 영역(63, 64) 등을 개재하여, 반도체 기판(11)에 소스·드레인 영역(54P, 55P)이 형성된다. 소스·드레인 영역(54P, 55P)은, 이온 주입에 의해 형성되고, 이온 주입종으로 예를 들면 붕소(B) 또는 2불화 붕소(BF2)를 이용하고, 그 도즈량을 예를 들면 1×1015/cm2∼1×1016/cm2범위로 설정한다. 그 후, 레지스트 마스크를 제거한다. 다음으로, 소스·드레인 영역의 활성화 어닐링을 행한다. 이 활성화 어닐링은, 예를 들면 약 800℃∼1100℃범위의 온도에서 행한다. 이 활성화 어닐링을 행하는 장치는, RTA 장치, 스파이크-RTA 장치 등을 이용할 수 있다.
소스·드레인 영역의 활성화 어닐링 전에는, 광전 변환부(21)를 피복하는 측벽막(137)이 화소부(12)의 MOS 트랜지스터의 게이트 전극(32) 위에서, 측벽막(137)으로 이루어지는 측벽(33)과 분리되어 있다. 이러한 구조는, 종래 기술에서 설명한 SMT에 기인한 응력에 의한 열화를 방지한다. 따라서, 백상, 랜덤 노이즈 등을 억제할 수 있다. 또한, 광전 변환부(21)는, 측벽막(137)으로 피복되어 있고, 소스·드레인 영역을 형성하는 이온 주입시에 사용되는 레지스트 마스크는, 측벽막(137)을 개재해서 광전 변환부(21) 위에 형성되기 때문에, 광전 변환부(21) 표면위에 직접 형성되지 않는다. 이 때문에, 광전 변환부(21)는, 레지스트 내의 오염 물질에 의해 오염되는 일이 없으므로, 백상, 암전류 등의 수의 증가를 억제할 수 있다. 또한, 소스·드레인 영역을 형성하기 위한 이온 주입에서는, 막을 통한 이온 주입이 아니기 때문에, 표면의 농도를 확실히 높게 한 상태에서 소스·드레인 영역의 깊이를 설정할 수 있다. 이 때문에, 소스·드레인 영역의 직렬 저항의 증가를 억제할 수 있다. 또한, 광전 변환부(21), 부동 확산부 FD, 이 부동 확산부 FD에 배선(도시 안됨) 등을 통하여 접속되는 리셋 트랜지스터의 소스·드레인 영역(34)을 피복하고 있는 측벽막(137)은, 후속 공정에서, 제1 실리사이드 방지막(71)으로서 이용된다.
다음으로, 도 88a, 도 88b, 도 89c, 도 89d 등을 참조하여 설명한다. 도 88a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 88b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 89c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 89d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 우선, 도 88a~도 89d에 나타낸 바와 같이, 화소부(12) 및 주변 회로부(13)(도 30 참조) 위의 전체면에 제2 실리사이드 방지막(72)을 형성한다. 제2 실리사이드 방지막(72)은, 산화 실리콘(SiO2)막(140)과 질화 실리콘막(139)을 포함하는 적층막으로 이루어진다. 예를 들면, 산화 실리콘막(140)은, 예를 들면 5nm∼40nm범위의 두께로 형성되어 있고, 질화 실리콘막(139)은, 예를 들면 5nm∼60nm범위의 두께로 형성되어 있다. 산화 실리콘막(140)은, NSG막, LP-TEOS막, HTO막 등을 이용한다. 질화 실리콘막(139)은, ALD-SiN막, 플라즈마 질화막, LP-SiN막 등으로 이루어진다. 이 2층의 막의 퇴적 온도가 높으면, PMOSFET의 게이트 전극에서, 붕소의 불활성화가 일어나서, 게이트 공핍화에 의해, PMOSFET의 전류 구동 능력이 저하한다. 따라서, 측벽막(137)보다 산화 실리콘막(140) 및 질화 실리콘막(139)의 성막 온도가 낮은 것이 바람직하다. 성막 온도는 예를 들면 700℃ 이하가 바람직하다.
다음으로, 도 90a, 도 90b, 도 91c, 도 91d 등을 참조하여 설명한다. 도 90a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도, 도 90b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도, 도 91c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도, 도 91d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 우선, 도 90a~도 91d에 나타낸 바와 같이, 화소부(12)의 MOS 트랜지스터의 형성 영역을 실질적으로 피복하도록, 레지스트 마스크(141)를 형성한다. 이 레지스트 마스크(141)를 에칭 마스크로 이용하여, 화소부(12)의 광전 변환부(21)위, 부동 확산부 FD 위(전송 게이트 TRG 위도 포함함), 리셋 트랜지스터의 소스·드레인 영역(34) 위, 리셋 트랜지스터의 게이트 전극(32) 위의 일부, 및 주변 회로부(13)(도 32 참조)에 위치한 제2 실리사이드 방지막(72)을 에칭에 의해 제거한다. 따라서, 제2 실리사이드 방지막(72)은, 제1 실리사이드 방지막(71)과 리셋 트랜지스터의 게이트 전극(32) 위 및 도 91d에서 나타낸 분리 영역(14)의 이면측에서 겹치도록 형성된다. 이 결과, 광전 변환부(21) 위는, 상층부터 질화 실리콘막(135), 산화 실리콘막(134)순서로 배치되어, 분광의 리플을 방지할 수 있다. 한편, 상기 에칭을 행하지 않을 경우에는, 광전 변환부(21) 위가, 상층부터 질화 실리콘막(139), 산화 실리콘막(140), 질화 실리콘막(135), 산화 실리콘막(134)의 순서로 배치되고, 이 경우에 입사광은 다 중 반사하여, 분광의 리플 특성이 열화한다. 리플 특성이 열화하므로, 칩-칩의 분광의 변동이 커진다. 이 문제를 해결하기 위하여, 본 실시예에서는, 광전 변환부(21) 위의 제2 실리사이드 방지막(72)을 고의로 제거하고 있다.
다음으로, 도 92a, 도 92b, 도 93c, 도 93d 등을 참조하여 설명한다. 도 92a는 도 51의 LIIA-LIIA선을 따라 취해진 단면도이고, 도 92b는 도 51의 LIIB-LIIB선을 따라 취해진 단면도이고, 도 93c는 도 51의 LIIIC-LIIIC선을 따라 취해진 단면도이고, 도 93d는 도 51의 LIIID-LIIID선을 따라 취해진 단면도이다. 우선, 도 34에 나타낸 바와 같이, 주변 회로부(13)의 각각의 MOS 트랜지스터(50)의 소스·드레인 영역(54, 55) 및 게이트 전극(52) 위에 각각 실리사이드층(56, 57, 58)을 형성한다. 상기 실리사이드층(56, 57, 58)은, 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2), 백금 실리사이드(PtSi), 텅스텐 실리사이드(WSi2) 등으로 이루어진다.
실리사이드층(56, 57, 58)의 형성예로서, 니켈 실리사이드를 형성하는 일례를 이하에 설명한다. 우선 전체면 위에 니켈(Ni)막을 형성한다. 이 니켈막은, 스퍼터 장치 등을 이용하여, 예를 들면 10nm의 두께로 형성된다. 다음으로, 약 300℃∼400℃범위의 온도에서 어닐링 처리를 행하여, 니켈막과 밑에 있는 실리콘을 반응시켜서, 니켈 실리사이드층을 형성한다. 그 후, 미반응한 니켈을 웨트 에칭에 의해 제거한다. 이 웨트 에칭에 의해, 절연막 이외의 실리콘 또는 폴리실리콘 표면 위에만, 자기 정합적으로 실리사이드층(56, 57, 58)이 형성된다. 이어서, 500 ℃∼600℃범위의 온도에서 재차, 어닐링 처리를 행하여, 니켈 실리사이드층을 안정화시킨다. 상기 실리사이드화 공정에서는, 도 92a~도 93d에 나타낸 바와 같이, 화소부(12)가, 제1 실리사이드 방지막(71) 및 제2 실리사이드 방지막(72)으로 피복되어 있으므로, 실리사이드는 화소부(12) 위에 형성되지 않는다. 이러한 구조는, 실리사이드의 금속이 광전 변환부(21) 위로 확산함에 따른 백상 및 암전류 수의 증가를 방지하기 위해서 사용된다. 따라서, 화소부(12)의 MOS 트랜지스터의 소스·드레인 영역(34, 35) 표면의 불순물 농도를 짙게 하지 않으면, 컨택트 저항이 크게 증가하게 된다. 본 실시예에서는, 소스·드레인 영역(34, 35) 표면의 불순물 농도를 높게 할 수 있으므로,컨택트 저항 증가를 비교적 억제할 수 있다고 하는 이점이 있다.
이어서, 도 35 및 도 36를 참조하여 설명한 것과 마찬가지로, 화소부(12) 및 주변 회로부(13) 위의 전체면에 에칭 스토퍼막(74)을 형성한다. 에칭 스토퍼막(74)은, 예를 들면 질화 실리콘막으로 이루어진다. 이 질화 실리콘막은, 컨택트 홀을 형성하기 위한 에칭시의 오버 에칭을 최소한으로 하다고 하는 효과가 있다. 또한 이 질화 실리콘막은 에칭 데미지에 기인한 접합 리크 증가를 억제하는 효과를 갖는다.
이어서, 도 37 및 도 38을 참조하여 설명한 것과 마찬가지로, 에칭 스토퍼막(74) 위에 층간 절연막(76)을 형성한다. 층간 절연막(76)은, 예를 들면 산화 실리콘막으로 이루어지고, 예를 들면 100nm∼1000nm범위의 두께를 갖는다. 다음으로, 층간 절연막(76)의 표면을 평탄화한다. 이 평탄화는, 예를 들면 화학적 기계 연마(CMP)에 의해 행한다. 다음으로, 컨택트 홀을 형성하기 위한 레지스트 마스크(도시 안됨)를 형성한 후, 예를 들면 화소부(12)의 층간 절연막(76), 에칭 스토퍼막(74), 제2 실리사이드 방지막(72) 등을 에칭하여, 컨택트 홀(77, 78, 79)을 형성한다. 마찬가지로 하여, 주변 회로부(13)에도 컨택트 홀(81, 82)을 형성한다. 일례로서, 화소부(12)에서는, 각각 전송 게이트 TRG, 리셋 트랜지스터 RST의 게이트 전극(32), 증폭 트랜지스터 Amp의 게이트 전극(32)에 이르는 컨택트 홀(77, 78, 79)을 도 37에 나타냈다. 예로서, 주변 회로부(13)에서는, 각각 N채널(Nch) 저내압 트랜지스터 소스·드레인 영역(55), P채널(Pch) 저내압 트랜지스터의 소스·드레인 영역(55)에 이르는 컨택트 홀(81, 82)을 도 38에 나타냈다. 그러나, 다른 트랜지스터의 게이트 전극, 소스·드레인 영역에 이르는 컨택트 홀도 도시는 하고 있지 않지만, 동시에 형성된다.
다음으로, 각 컨택트 홀(77∼79, 81, 82)의 내부에 접착층(도시 안됨)과 배리어 매탈층(84)을 개재하여 플러그(85)를 형성한다.
접착층에는, 예를 들면 티탄(Ti)막, 탄탈(Ta)막을 이용하고, 배리어 메탈층(84)에는 예를 들면 질화 티탄막 또는 질화 탄탈막을 이용한다. 플러그(85)는, 예를 들면 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 이루어질 수 있다. 예를 들면 플러그(85)로서 구리(Cu)를 이용한 경우에는, 예를 들면, 접착층에 탄탈막을 이용하고, 배리어 메탈층(84)에 질화 탄탈막을 이용한다. 이어서, 도시는 하지 않지만, 다층 배선을 형성한다. 다층 배선은 필요에 따르고, 2층, 3층, 4층 ···으로 다층화해도 된다.
다음으로, 상기 도 39의 화소부의 단면도에 나타낸 바와 같이, 광전 변환부(21) 위에 도파로(23)를 형성해도 된다. 또한, 광전 변환부(21)에 입사광을 집광하기 위해서, 집광 렌즈(25)을 형성해도 좋다. 도파로(23)와 집광 렌즈(25) 사이에, 광을 분광하기 위한 컬러 필터(27)를 형성해도 된다.
전술된 고체 촬상 장치의 제조 방법(제4예)에서는, 화소 트랜지스터부(17)의 측벽(33) 및 주변 회로부의 측벽(53)을 형성할 때, 부동 확산부 FD도 측벽막(137)(제1 실리사이드 방지막(71))으로 피복된다. 따라서, 부동 확산부 FD에 측벽 형성시의 에칭 데미지가 생기지 않는다. 또한, 부동 확산부 FD가 외측 확산의 영향을 받지 않도록 할 수 있다. 이에 의해, 분리 영역(16)과 부동 확산부 FD간의 리크 패스의 발생을 억제하여, FD 백상의 발생을 억제할 수 있으므로, 고화질의 촬상을 실현할 수 있는 고체 촬상 장치를 제조하는 것이 가능하게 된다. 또한, 측벽막(137)과 동일한 막으로 이루어진 제1 실리사이드 방지막(71)과, 제1 실리사이드 방지막(71)과는 다른 막으로 이루어진 제2 실리사이드 방지막(72)의 2층으로 화소부(12)가 피복된다. 따라서, 화소부(12)의 MOS 트랜지스터 위가 1층의 실리사이드 방지막으로 완전하게 피복되는 것은 아니므로, 랜덤 노이즈가 저감될 수 있고, 백상·암전류도 저감될 수 있다.
상기 실시예의 설명에서는 N형 기판에 P웰을 형성하고, 광전 변환부(21)의 포토다이오드가 상층부터 P+층과 N+층 순서로 포함했지만, P형 기판에 N웰을 형성하고, 광전 변환부(21)의 포토다이오드를 상층부터 N+층과 P+층 순서로 포함할 수도 있다.
상기 고체 촬상 장치의 화소 트랜지스터부(17)의 리셋 트랜지스터 RST, 증폭 트랜지스터 Amp, 선택 트랜지스터 SEL에 대해서 이제 설명한다.
리셋 트랜지스터 RST는, 리셋선(도시 안됨)에 드레인 전극(소스·드레인 영역(35))이, 부동 확산부 FD에 소스 전극(소스·드레인 영역(34))이 각각 접속되고, 광전 변환부(21)로부터 부동 확산부 FD에의 신호 전하의 전송에 앞서, 게이트 전극에 리셋 펄스가 공급됨으로써, 리셋 트랜지스터 RST가 부동 확산부 FD의 전위를 리셋 전압으로 리셋한다.
증폭 트랜지스터 Amp에서, 부동 확산부 FD에 게이트 전극(32)이, 화소 전원 Vdd에 드레인 전극(소스·드레인 영역(34))이 각각 접속되고, 증폭 트랜지스터 Amp는 리셋 트랜지스터 RST에 의해 리셋된 후의 부동 확산부 FD의 전위를 리셋 레벨로서 출력하고, 또한 전송 트랜지스터 TRG에 의해 신호 전하가 전송된 후의 부동 확산부 FD의 전위를 신호 레벨로서 출력한다.
선택 트랜지스터 SEL은, 예를 들면, 드레인 전극(소스·드레인 영역(34))이 증폭 트랜지스터 Amp의 소스 전극(소스·드레인 영역(35))에 접속되고, 소스 전극(소스·드레인 영역(35))가 출력 신호선(도시 안됨)에 접속되어 있다. 그리고 게이트 전극(32)에 선택 펄스가 공급됨으로써 선택 트랜지스터 SEL이 온 상태로 되고, 화소가 선택 상태인 동안 증폭 트랜지스터 Amp로부터 출력되는 신호를 출력 신호선(도시 안됨)에 출력한다. 선택 트랜지스터 SEL에 대해서는, 화소 전원 Vdd와 증폭 트랜지스터 Amp의 드레인 전극과의 사이에 접속되도록 구성되는 것도 가능하 다.
<5.제5 실시예>
[촬상 장치의 구성예]
다음으로, 본 발명의 실시예에 따른 촬상 장치를, 도 94의 블록도를 참조하여 설명한다. 이 촬상 장치는, 본 발명의 실시예에 따른 고체 촬상 장치를 포함한 것이다.
도 94에 나타낸 바와 같이, 촬상 장치(200)는, 촬상부(201)에 고체 촬상 장치(도시 안됨)를 구비하고 있다. 이 촬상부(201)의 집광측에는 상을 결상시키는 결상 광학계(202)가 구비되고, 촬상부(201)에는, 그것을 구동하는 구동 회로, 고체 촬상 장치로 광전 변환된 신호를 화상으로 처리하는 신호 처리 회로 등을 갖는 신호 처리부(203) 등이 접속되어 있다. 상기 신호 처리부(203)에 의해 처리된 화상 신호는 화상 기억부(도시 안됨)에 의해 기억시킬 수 있다. 이러한 촬상 장치(200)에서, 상기 고체 촬상 장치에는, 상기 실시예 중 임의의 실시예에서 설명한 고체 촬상 장치(1)를 이용할 수 있다.
본 발명의 실시예에 따른 촬상 장치(200)에서는, 본원 발명의 실시예에 따른 고체 촬상 장치(1)를 이용하기 때문에, 전술한 것과 마찬가지로, 각 화소의 광전 변환부의 감도가 충분히 확보된다. 따라서, 본 발명의 실시예에 따른 촬상 장치(200)는 화소 특성이 개선될 수 있다고 하는 이점, 예를 들면 랜덤 노이즈, 백상, 암전류의 수의 저감이 가능하게 된다고 하는 이점이 있다.
본 발명의 실시예에 따른 촬상 장치(200)는, 전술된 구성에 한정되는 일은 없고, 고체 촬상 장치를 포함하는 임의의 촬상 장치에 적용할 수 있다.
촬상 장치(200)는, 원 칩으로서 형성된 형태이어도 되고, 또는 촬상부와, 신호 처리부 또는 광학계가 통합해서 패키징된 촬상 기능을 갖는 모듈 형태로 생산될 수 있다. 또한, 본 발명의 실시예에 따른 고체 촬상 장치는, 이러한 촬상 장치에도 적용가능하다. 이 경우, 촬상 장치에서, 고화질이 실현된다. 여기에서, "촬상 장치"는, 예를 들면, 카메라나 촬상 기능을 갖는 휴대 장치를 말한다. 또한 "촬상"은, 통상의 카메라로의 상의 촬상뿐만이 아니라, 광의의 의미로서, 지문 검출 등도 포함하는 것이다.
본 발명은 일본 특허청에 2008년 8월 1일자로 출원된 일본 우선권 특허 출원 JP 2008-199518, 일본 특허청에 2008년 8월 1일자로 출원된 JP 2008-199519 및 일본 특허청에 2009년 2월 20일자로 출원된 JP 2009-037557에 기재된 것과 관련된 주제를 포함하며, 그 전체 내용은 본 명세서에 참고로서 포함된다.
설계 요건들 및 다른 요인들에 따라 다양한 수정들, 조합들, 서브조합들(sub-combination) 및 대체들이, 첨부된 청구범위 또는 그 등가물의 범위 내에 있는 한 발생할 수 있다는 것이 본 기술 분야의 당업자에 의해 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 고체 촬상 장치의 구조의 제1 예를 나타낸 개략 구조 단면도.
도 2는 본 발명의 실시예에 따른 고체 촬상 장치의 구조의 제1 예를 나타낸 개략 구조 단면도.
도 3은 본 발명의 실시예에 따른 고체 촬상 장치의 구조의 제2 예를 나타낸 개략 구조 단면도.
도 4는 본 발명의 실시예에 따른 고체 촬상 장치의 구조의 제2 예를 나타낸 개략 구조 단면도.
도 5a는 본 발명의 실시예에 따른 고체 촬상 장치의 제1예를 나타낸 평면 레이아웃도.
도 5b는 본 발명의 실시예에 따른 고체 촬상 장치의 제2 예를 나타낸 평면 레이아웃도.
도 6은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 7은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 8은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 9는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나 타낸 단면도.
도 10은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 11은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 12는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 13은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 14는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 15는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 16은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 17은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 18은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 19는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 20은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 21은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 22는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 23은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 24는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 25는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 26은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 27은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 28은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 29는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 30은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 31은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 32는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 33은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 34는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 35는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 36은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 37은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 38은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 39는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제1 예를 나타낸 단면도.
도 40은 하나의 화소 트랜지스터부가 4화소를 공유하는 구조의 1 예를 나타낸 평면 레이아웃도.
도 41은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 평면 레이아웃도.
도 42a 및 도 42b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 부분 단면도.
도 43c 및 도 43d은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 부분 단면도.
도 44는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 평면 레이아웃도.
도 45a 및 도 45b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 부분 단면도.
도 46c 및 도 46d는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제2 예를 나타낸 부분 단면도.
도 47은 에칭 데미지의 영향을 나타낸 개략 구조 단면도.
도 48은 본 발명의 고체 촬상 장치에 따른 일 실시예의 제3 예를 나타낸 평면 레이아웃도.
도 49a 및 도 49b는 본 발명의 고체 촬상 장치에 따른 일 실시예의 제3 예를 나타낸 부분 단면도.
도 50c 및 도 50d는 본 발명의 고체 촬상 장치에 따른 일 실시예의 제3 예를 나타낸 부분 단면도.
도 51은 본 발명의 고체 촬상 장치에 따른 일 실시예의 제4 예를 나타낸 평면 레이아웃도.
도 52a 및 도 52b는 본 발명의 고체 촬상 장치에 따른 일 실시예의 제4 예를 나타낸 부분 단면도.
도 53c 및 도 53d는 본 발명의 고체 촬상 장치에 따른 일 실시예의 제4 예를 나타낸 부분 단면도.
도 54는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 평면 레이아웃도.
도 55a 및 도 55b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 부분 단면도.
도 56c 및 도 56d는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 부분 단면도.
도 57은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 평면 레이아웃도.
도 58a 및 도 58b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 부분 단면도.
도 59c 및 도 59d는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제3 예를 나타낸 부분 단면도.
도 60은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 평면 레이아웃도.
도 61a 및 도 61b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 부분 단면도.
도 62c 및 도 62d는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 부분 단면도.
도 63은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 평면 레이아웃도.
도 64a 및 도 64b는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 부분 단면도.
도 65c 및 도 65d는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 방법의 제4 예를 나타낸 부분 단면도.
도 66은 고체 촬상 장치 및 그 제조 방법의 제3, 제4예의 변형예를 나타낸 평면 레이아웃도.
도 67은 고체 촬상 장치 및 그 제조 방법의 제1예의 변형예를 나타낸 평면 레이아웃도.
도 68은 고체 촬상 장치 및 그 제조 방법의 제1예의 변형예를 나타낸 부분 단면도.
도 69a 및 도 69b는 고체 촬상 장치 및 그 제조 방법의 제1예의 변형예를 나타낸 부분 단면도.
도 70a 및 도 70b는 하나의 화소 트랜지스터부가 4화소를 공유하는 구조(4화소 공유 구성)의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 71c 및 도 71d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 72a 및 도 72b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 73c 및 도 73d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 74a 및 도 74b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 75c 및 도 75d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 76a 및 도 76b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 77c 및 도 77d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 78a 및 도 78b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 79c 및 도 79d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 80a 및 도 80b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 81c 및 도 81d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 82a 및 도 82b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 83c 및 도 83d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 84a 및 도 84b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 85c 및 도 85d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 86a 및 도 86b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 87c 및 도 87d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 88a 및 도 88b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 89c 및 도 89d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 90a 및 도 90b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 91c 및 도 91d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 92a 및 도 92b는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 93c 및 도 93d는 4화소 공유 구성의 고체 촬상 장치의 제조 방법의 상세예를 나타낸 단면도.
도 94는 본 발명의 촬상 장치에 따른 실시예를 나타낸 블록도.
도 95는 종래기술의 CMOS 센서의 레이아웃도.
도 96은 종래기술의 CMOS 센서의 평면 레이아웃의 등가 회로도.
[도면의 주요 부분에 대한 부호의 설명]
1: 고체 촬상 장치
11: 반도체 기판
12: 화소부
13: 주변 회로부
21: 광전 변환부
30: MOS 트랜지스터
32: 게이트 전극
33: 제1 측벽
50: MOS 트랜지스터
52: 게이트 전극
53: 제2 측벽
71: 제1 실리사이드 방지막
72: 제2 실리사이드 방지막

Claims (13)

  1. 입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 배치된 주변 회로부를 포함하는 반도체 기판과,
    측벽막으로 구성되며 상기 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제1 측벽과,
    상기 측벽막과 동일한 막으로 구성되며, 상기 주변 회로부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제2 측벽과,
    상기 측벽막과 동일한 막으로 구성되며, 상기 광전 변환부 위 및 상기 화소부의 상기 MOS 트랜지스터들의 일부 위에 배치되는 제1 실리사이드 방지막과,
    상기 화소부의 상기 MOS 트랜지스터 위에, 상기 제1 실리사이드 방지막의 일부와 겹치도록 배치되는 제2 실리사이드 방지막을 포함하며,
    상기 화소부의 상기 MOS 트랜지스터들은 상기 제1 실리사이드 방지막과 상기 제2 실리사이드 방지막으로 피복되어 있는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 반도체 기판은 상기 광전 변환부에 인접해서 부동 확산부를 더 포함하며,
    상기 부동 확산부는 상기 제1 실리사이드 방지막으로 피복되어 있는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 반도체 기판은 상기 광전 변환부에 인접해서 부동 확산부를 더 포함하며,
    상기 화소부의 상기 MOS 트랜지스터들 중 하나는 리셋 트랜지스터이며,
    상기 부동 확산부와, 상기 부동 확산부가 접속되는 상기 리셋 트랜지스터의 불순물 확산층은 상기 제1 실리사이드 방지막으로 피복되어 있는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 제1 실리사이드 방지막과 상기 제2 실리사이드 방지막의 겹침 부분이 상기 화소부 내에 배치되어 있는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 반도체 기판의 상기 화소부 내의 제1 분리 영역과,
    상기 반도체 기판의 상기 주변 회로부 내의 제2 분리 영역을 더 포함하며,
    상기 제1 분리 영역 및 상기 제2 분리 영역 각각은 STI(shallow trench isolation) 구조를 가지며,
    상기 제1 분리 영역은 상기 제2 분리 영역보다도 얕고,
    상기 제1 분리 영역의 상기 반도체 기판으로부터의 돌출 부분의 높이가 상기 제2 분리 영역의 상기 반도체 기판으로부터의 돌출 부분의 높이와 동일한, 고체 촬 상 장치.
  6. 제1항에 있어서,
    상기 제1 실리사이드 방지막은 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 가지며,
    상기 제2 실리사이드 방지막은 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 갖는 고체 촬상 장치.
  7. 반도체 기판 상에, 입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 형성된 주변 회로부를 형성할 때,
    상기 화소부와 상기 주변 회로부를 피복하는 측벽막을 형성하는 단계와,
    상기 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 상기 측벽막으로 구성되는 제1 측벽을 형성하고, 상기 주변 회로부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 상기 측벽막으로 구성되는 제2 측벽을 형성하고, 상기 광전 변환부 위 및 상기 화소부의 상기 MOS 트랜지스터들의 일부 위에 상기 측벽막으로 구성되는 제1 실리사이드 방지막을 형성하는 단계와,
    상기 화소부의 상기 MOS 트랜지스터 위에, 상기 제1 실리사이드 방지막의 일부와 겹치도록 제2 실리사이드 방지막을 형성하는 단계를 포함하며,
    상기 화소부의 상기 MOS 트랜지스터들은 상기 제1 실리사이드 방지막과 상기 제2 실리사이드 방지막으로 피복되는 고체 촬상 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 실리사이드 방지막은 상기 광전 변환부에 인접해서 형성되어 있는 부동 확산부를 피복하는 고체 촬상 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 실리사이드 방지막은 상기 광전 변환부에 인접해서 형성되어 있는 부동 확산부를 피복하고,
    상기 제1 실리사이드 방지막으로 피복되는 상기 MOS 트랜지스터들의 일부는 리셋 트랜지스터의 불순물 확산층인 고체 촬상 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 실리사이드 방지막과 상기 제2 실리사이드 방지막의 겹침 부분이 상기 화소부 내에 형성되는 고체 촬상 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 반도체 기판의 상기 화소부 내의 제1 분리 영역과, 상기 반도체 기판의 상기 주변 회로부 내의 제2 분리 영역을 형성하는 단계를 더 포함하며,
    상기 제1 분리 영역 및 상기 제2 분리 영역 각각은 STI 구조를 가지며,
    상기 제1 분리 영역은 상기 제2 분리 영역보다도 얕고,
    상기 제1 분리 영역의 상기 반도체 기판으로부터의 돌출 부분의 높이가 상기 제2 분리 영역의 상기 반도체 기판으로부터의 돌출 부분의 높이와 동일한 고체 촬상 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 제1 실리사이드 방지막은 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 갖도록 형성되고,
    상기 제2 실리사이드 방지막은 산화 실리콘막과 질화 실리콘막을 포함하는 적층 구조를 갖도록 형성되는 고체 촬상 장치의 제조 방법.
  13. 입사광을 집광하도록 구성된 집광 광학부와,
    상기 집광 광학부에서 집광한 광을 수광해서 상기 광을 광전 변환하도록 구성된 고체 촬상 장치를 포함하는 촬상부와,
    상기 고체 촬상 장치에서 광전 변환되어 출력된 전기 신호를 처리하도록 구성된 신호 처리부를 포함하며,
    상기 고체 촬상 장치는,
    입사광을 광전 변환해서 전기 신호를 얻도록 구성된 광전 변환부를 구비한 화소부와 상기 화소부의 주변에 배치된 주변 회로부를 포함하는 반도체 기판과,
    측벽막으로 구성되며 상기 화소부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제1 측벽과,
    상기 측벽막과 동일한 막으로 구성되며, 상기 주변 회로부의 MOS 트랜지스터들의 게이트 전극들의 각 측벽에 배치되는 제2 측벽과,
    상기 측벽막과 동일한 막으로 구성되며, 상기 광전 변환부 위 및 상기 화소부의 상기 MOS 트랜지스터들의 일부 위에 배치되는 제1 실리사이드 방지막과,
    상기 화소부의 상기 MOS 트랜지스터 위에, 상기 제1 실리사이드 방지막의 일부와 겹치도록 배치되는 제2 실리사이드 방지막을 포함하며,
    상기 화소부의 상기 MOS 트랜지스터들은 상기 제1 실리사이드 방지막과 상기 제2 실리사이드 방지막으로 피복되어 있는 촬상 장치.
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