TW201334171A - 固態成像裝置，製造固態成像裝置之方法，及成像裝置 - Google Patents

固態成像裝置，製造固態成像裝置之方法，及成像裝置 Download PDF

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Abstract

本發明揭示一種固態成像裝置，其包括：一半導體基板，其包括一具有一光電轉換部分之像素部分及一周邊電路部分；一第一側壁，其由一側壁膜組成且設置於該像素部分中之MOS電晶體之閘極電極之每一側壁上；一第二側壁，其由該側壁膜組成且設置於該周邊電路部分中之MOS電晶體之閘極電極之每一側壁上；一第一矽化物阻斷膜，其由該側壁膜組成且設置於該像素部分中之該光電轉換部分及該等MOS電晶體之一部分上；及一第二矽化物阻斷膜，其設置於該像素部分中之該等MOS電晶體上以與該第一矽化物阻斷膜之一部分重疊，其中該像素部分中之該等MOS電晶體由該第一矽化物阻斷膜及該第二矽化物阻斷膜覆蓋。

Description

固態成像裝置，製造固態成像裝置之方法，及成像裝置
本發明係關於一種固態成像裝置、一種製造該固態成像裝置之方法及一種成像裝置。
已揭示一種製造一固態成像裝置之方法，其中在該固態成像裝置之MOS電晶體之閘極電極上形成一具有一三層式結構之側壁，在該固態成像裝置之一感測器部分上形成一係相同於具有該三層式結構之該側壁之膜之膜(下稱「側壁膜」)以使用該側壁膜作為一用於防止一矽化物形成於該感測器部分上之矽化物阻斷物(參見，例如，第WO2003/096421號PCT國際專利申請公開案(文獻'421)之國內再版(特定而言，圖64及與其相關之說明))。
然而，根據文獻'421中所述之方法，為了形成該等MOS電晶體之源極-汲極區，經由具有該三層式結構之該側壁膜來實施用於形成該等源極-汲極區之離子植入。因此，一直難以在抑制寄生電阻的同時改善短通道效應。此外，在一其中該等源極-汲極區由具有該三層式結構之側壁膜完全覆蓋之狀態下退火該等源極-汲極區，且因此因該側壁膜而引起之應力增大(應力記憶技術(SMT)，參見，例如，K.Ota等人，「Novel Locally Strained Channel Technique for High Performance 55 nm CMOS(用於高效能55 nm CMOS之新穎局部應變通 道技術)」IEDM Tech.Dig.,pp.27-30,2002)。此外，假定必需使用於形成一邏輯部分中之MOS電晶體之源極-汲極區之離子植入之條件不同於用於形成像素部分中之MOS電晶體之源極-汲極區之離子植入之條件。此理由在於針對該像素部分中之MOS電晶體之離子植入係經由側壁膜實施，而針對該邏輯部分中之MOS電晶體之離子植入係在沒有此一膜之情況下實施。因而，該邏輯部分中之該等MOS電晶體中之每一者之一雜質擴散層之深度不同於該像素部分中之該等MOS電晶體中之每一者之一雜質擴散層之深度。該邏輯部分中之該等MOS電晶體之閘極長度短於該像素部分中之該等MOS電晶體之閘極長度。相應地，難以在抑制接面洩漏的同時改善短通道效應，並同時抑制寄生電阻之增大。當然，用於形成該邏輯部分中之該等MOS電晶體之源極-汲極區之離子植入與用於形成該像素部分中之該等MOS電晶體之源極-汲極區之離子植入分開實施，但此並未闡述於文獻'421中。
此外，當在一其中提供一完全覆蓋閘極電極之覆蓋膜之狀態下退火該等源極-汲極區時，一拉伸應力施加至該覆蓋膜(SMT)。此膜應力可在一感測器部分之一矽層中產生晶體瑕疵，此可導致隨機雜訊之增大以及白疵點數及暗電流之增大。
如上文所述，用於形成該等源極-汲極區之離子植入係經由該側壁膜實施。相應地，難以將一雜質擴散層之深度設定至一所期望值同時在矽(Si)表面處維持一高離子濃度。因而，該等源極-汲極區之寄生電阻增大，從而減小一像素電晶體之一驅動力。
亦已揭示一種製造方法，其中不使用上述側壁膜作為一矽化物阻斷膜而是單獨地提供用於矽化物阻斷之另一膜(參見，例如，第2008-85104號日本未經審查的專利申請公開案)。在此製造方法中，一矽基板容易因對一用於在閘極電極之每一側壁上形成一側壁之側壁膜之回蝕刻而受損。此導致暗電流增大之問題。此外，在此方法中， 在實施用於形成源極-汲極區之離子植入之前移除一設置於一光電二極體上之氧化物膜。相應地，一抗蝕劑遮罩直接形成於該光電二極體上。因而，該光電二極體被該抗蝕刻劑污染，從而增大暗電流。此外，一表面積中之一P型雜質因對該光電二極體所實施之濕蝕刻而被丟失。由此，增大暗電流。在用於移除光電二極體上之氧化物膜之濕蝕刻期間，增大藉由該蝕刻所移除之一邏輯部分中之一隔離區(淺溝槽隔離(STI))之一上部分的大小。相應地，當一矽化物形成於邏輯區中之隔離區之一邊緣處之源極-汲極區上時，增大因矽化物而引起之接面洩漏。當移除光電二極體上之氧化物膜時，舉離側壁膜之一部分之問題變得嚴重。由此，降低良率。
在一固態成像裝置之一MOS電晶體中，當一具有一兩層式結構之側壁形成於一閘極電極之每一側壁上時，該閘極電極形成於一矽基板上，而一閘極絕緣膜位於其之間。接著，在該矽基板上形成一覆蓋該閘極電極之氧化矽膜。此外，在該氧化矽膜上形成氧化矽膜。接下來，對該氮化矽膜之整個表面實施回蝕刻以使該氮化矽膜繼續存在於該閘極電極之側壁上而該氧化矽膜位於其之間。在此回蝕刻中，該氧化矽膜起一蝕刻阻擋件的作用。接下來，蝕刻該氧化矽膜。由此，曝露該閘極電極之上表面，且亦曝露該矽基板。在此步驟中，亦移除形成於該固態成像裝置之一光電二極體上之氧化矽膜。
在上述方法中，因減小像素尺寸及電晶體尺寸，故亦減小該氧化矽層之膜厚度。因此，在對該氮化矽膜之回蝕刻中，難以止擋該蝕刻而不損壞充當一下伏層之矽基板。一般而言，當在蝕刻氮化矽膜中使用氧化矽膜作為一蝕刻止擋時，難以保證一足夠的蝕刻選擇比。
另外，在該氧化矽膜之移除期間，亦藉由該濕蝕刻來移除位於由該氮化矽膜組成之側壁下方之氧化矽膜之一部分。因而，該側壁處於一由一因一後續熱處理或諸如此類而引起之應力舉離之狀態下。處 於此狀態下之側壁可成為一可導致良率降低之污染原因。
當蝕刻該氧化矽膜時，亦移除位於該固態成像裝置之一光電二極體上之氧化矽膜。接著，實施用於形成一nFET及一pFET之源極及汲極之離子植入。在此種情況下，一用於此離子植入之抗蝕劑遮罩直接形成於該光電二極體上。因此，該光電二極體可由含於該抗蝕刻劑中之鈉(Na)及類似物污染。此等污染物可造成白疵點數增大之問題。
圖95係一CMOS感測器之一佈置圖。如圖95中所示，一光電二極體PD及一連接至該光電二極體PD之作用區15提供於一矽基板上。一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL依序配置於作用區15上。一浮動擴散部分FD提供於該傳送閘TRG與該重設電晶體RST之間。圖96顯示上文所述之平面佈置之一等效電路。在圖96中所示之佈置中，一像素包括一單一光電二極體PD、一浮動擴散部分FD及四個電晶體(亦即，一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL)。此佈置顯示一其中分享複數個光電二極體之結構。另一選擇係，可分享若干光電二極體PD，或一像素可包括三個電晶體而不是該四個電晶體。
期望減小隨機雜訊、白疵點數及暗電流。
根據本發明之一實施例，形成兩個不同的矽化物阻斷膜以彼此部分地重疊於一像素部分中之一MOS電晶體上，從而減小隨機雜訊、白疵點數及暗電流。
一種根據本發明之一實施例之固態成像裝置，其包括：一半導體基板，其包括一具有一經組態以光電轉換入射光以獲得一電信號之光電轉換部分之像素部分及一設置於該像素部分之周邊處之周邊電路部分；一第一側壁，其由一側壁膜組成且設置於該像素部分中之MOS電晶體之閘極電極之每一側壁上；一第二側壁，其由相同於該側壁膜 之膜組成且設置於該周邊電路部分中之MOS電晶體之閘極電極之每一側壁上；一第一矽化物阻斷膜，其由相同於該側壁膜之膜組成且設置於該像素部分中之該光電轉換部分及該等MOS電晶體之一部分上；及一第二矽化物阻斷膜，其設置於該像素部分中之該等MOS電晶體上以與該第一矽化物阻斷膜之一部分重疊，其中該像素部分中之該等MOS電晶體由該第一矽化物阻斷膜及該第二矽化物阻斷膜覆蓋。
在根據本發明之一實施例之固態成像裝置中，該像素部分中之該等MOS電晶體由兩個膜(亦即，由相同於該側壁膜之膜組成之該第一矽化物阻斷膜及由一不同於該第一矽化物阻斷膜之膜組成之該第二矽化物阻斷膜)覆蓋。因此，該像素部分中之該等MOS電晶體不由一單一矽化物阻斷膜完全覆蓋。因而，可減小隨機雜訊，且可減小白疵點數及暗電流。
一種根據本發明之一實施例製造一固態成像裝置之方法，其用以在一半導體基板上形成一具有一經組態以光電轉換入射光以獲得一電信號之光電轉換部分之像素部分及一形成於該像素部分之周邊處之周邊電路部分，該方法包括以下步驟：形成一覆蓋該像素部分及該周邊電路部分之側壁膜；形成一由該像素部分中之MOS電晶體之閘極電極之每一側壁上之側壁膜組成之第一側壁、一由該周邊電路部分中之MOS電晶體之閘極電極之每一側壁上之側壁膜組成之第二側壁及一由該像素部分中之該光電轉換部分及該等MOS電晶體之一部分上之側壁膜組成之第一矽化物阻斷膜；及在該像素部分中之該等MOS電晶體上形成一第二矽化物阻斷膜以與該第一矽化物阻斷膜重疊，其中該像素部分中之該等MOS電晶體由該第一矽化物阻斷膜及該第二矽化物阻斷膜覆蓋。
在根據本發明之一實施例製造一固態成像裝置之方法中，該像素部分中之該等MOS電晶體由兩個膜(亦即，由相同於該側壁膜之膜 組成之該第一矽化物阻斷膜及由一不同於該第一矽化物阻斷膜之膜組成之該第二矽化物阻斷膜)覆蓋。因此，該像素部分中之該等MOS電晶體不由一單一矽化物阻斷膜完全覆蓋。因而，可減小隨機雜訊，且可減小白疵點數及暗電流。
一種根據本發明之一實施例之成像裝置包括：一光聚焦光學單元，其經組態以聚焦入射光；一固態成像裝置，其經組態以接收聚焦於該光聚焦光學單元中之光並光電轉換該光；及一信號處理單元，其經組態以處理一由於光電轉換而獲得之信號。在此成像裝置中，該固態成像裝置包括：一半導體基板，其包括一具有一經組態以光電轉換入射光以獲得一電信號之光電轉換部分之像素部分及一設置於該像素部分之周邊處之周邊電路部分；一第一側壁，其由一側壁膜組成且設置於該像素部分中之MOS電晶體之閘極電極之每一側壁上；一第二側壁，其由相同於該側壁膜之膜組成且設置於該周邊電路部分中之MOS電晶體之閘極電極之每一側壁上；一第一矽化物阻斷膜，其由相同於該側壁膜之膜組成且設置於該像素部分中之該光電轉換部分及該等MOS電晶體之一部分上；及一第二矽化物阻斷膜，其設置於該像素部分中之該等MOS電晶體上以與該第一矽化物阻斷膜之一部分重疊，其中該像素部分中之該等MOS電晶體由該第一矽化物阻斷膜及該第二矽化物阻斷膜覆蓋。
根據本發明之一實施例之成像裝置包括根據本發明之一實施例之固態成像裝置。相應地，可減小隨機雜訊，且可減小白疵點數及暗電流。
根據本發明之一實施例之固態成像裝置係有利的，因為可減小隨機雜訊且可減小白疵點數及暗電流。
根據本發明之一實施例製造一固態成像裝置之方法係有利的，因為可減小隨機雜訊且可減小白疵點數及暗電流。
由於根據本發明之一實施例之成像裝置包括根據本發明之一實施例之固態成像裝置，因此可減小隨機雜訊，且可減小白疵點數及暗電流。因此，可改善影像品質。
1‧‧‧固態成像裝置
1A‧‧‧固態成像裝置
1B‧‧‧固態成像裝置
11‧‧‧半導體基板
12‧‧‧像素部分
13‧‧‧周邊電路部分
14‧‧‧第一隔離區
15‧‧‧第二隔離區
16‧‧‧隔離區
17‧‧‧像素電晶體部分
21‧‧‧光電轉換部分
21A‧‧‧光電轉換部分
21B‧‧‧光電轉換部分
21C‧‧‧光電轉換部分
21D‧‧‧光電轉換部分
23‧‧‧波導
25‧‧‧聚焦透鏡
27‧‧‧濾色片
31‧‧‧閘極絕緣膜
32‧‧‧閘極電極
33‧‧‧第一側壁
34‧‧‧源極-汲極區
35‧‧‧源極-汲極區
38‧‧‧LDD區
39‧‧‧LDD區
50‧‧‧MOS電晶體
51H‧‧‧閘極絕緣膜
51L‧‧‧閘極絕緣膜
51‧‧‧閘極絕緣膜
52‧‧‧閘極電極
52P‧‧‧閘極電極
52N‧‧‧閘極電極
53‧‧‧第二側壁
54‧‧‧源極-汲極區
54N‧‧‧源極-汲極區
54P‧‧‧源極-汲極區
55‧‧‧源極-汲極區
55N‧‧‧源極-汲極區
55P‧‧‧源極-汲極區
56‧‧‧矽化物層
57‧‧‧矽化物層
58‧‧‧矽化物層
61‧‧‧LDD區
62‧‧‧LDD區
63‧‧‧LDD區
64‧‧‧LDD區
71‧‧‧第一矽化物阻斷膜
72‧‧‧第二矽化物阻斷膜
74‧‧‧蝕刻止擋膜
76‧‧‧層間絕緣層
77‧‧‧接觸孔
78‧‧‧接觸孔
79‧‧‧接觸孔
81‧‧‧接觸孔
82‧‧‧接觸孔
84‧‧‧障壁金屬層
85‧‧‧塞柱
111‧‧‧墊氧化物膜
112‧‧‧氮化矽膜
113‧‧‧周邊電路部分
114‧‧‧第一元件隔離溝槽
115‧‧‧第二元件隔離溝槽
121‧‧‧p井
123‧‧‧n井
131‧‧‧閘極電極形成膜
132‧‧‧抗蝕劑遮罩
133‧‧‧氧化物膜
134‧‧‧氧化矽膜
135‧‧‧氮化矽膜
136‧‧‧氧化矽膜
137‧‧‧側壁膜
137H‧‧‧開口
138‧‧‧抗蝕劑遮罩
139‧‧‧氮化矽膜
140‧‧‧氧化矽膜
141‧‧‧抗蝕劑遮罩
151‧‧‧犧牲氧化層
152‧‧‧抗蝕劑遮罩
153‧‧‧開口
200‧‧‧成像裝置
201‧‧‧成像單元
202‧‧‧成像光學系統
203‧‧‧信號處理單元
Amp‧‧‧放大電晶體
FD‧‧‧浮動擴散部分
N‧‧‧通道
N+‧‧‧層
P‧‧‧通道
P+‧‧‧層
RST‧‧‧重設電晶體
SEL‧‧‧選擇電晶體
TRG‧‧‧傳送閘
圖1係一示意性結構剖視圖，其顯示一根據本發明之一實施例之固態成像裝置之結構之一第一實例；圖2係一示意性結構剖視圖，其顯示根據本發明之一實施例之固態成像裝置之結構之第一實例；圖3係一示意性結構剖視圖，其顯示一根據本發明之一實施例之固態成像裝置之結構之一第二實例；圖4係一示意性結構剖視圖，其顯示根據本發明之一實施例之固態成像裝置之結構之第二實例；圖5A係一平面佈置圖，其顯示根據本發明之一實施例之固態成像裝置之第一實例；圖5B係一平面佈置圖，其顯示根據本發明之一實施例之固態成像裝置之第二實例；圖6係一剖視圖，其顯示一根據本發明之一實施例製造一固態成像裝置之方法之一第一實例；圖7係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖8係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖9係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖10係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例； 圖11係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖12係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖13係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖14係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖15係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖16係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖17係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖18係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖19係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖20係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖21係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖22係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖23係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例； 圖24係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖25係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖26係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖27係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖28係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖29係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖30係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖31係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖32係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖33係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖34係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖35係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖36係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例； 圖37係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖38係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖39係一剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第一實例；圖40係一平面佈置圖，其顯示其中一個像素電晶體部分分享四個像素之結構之一實例；圖41係平面佈置圖，其顯示一根據本發明之一實施例製造一固態成像裝置之方法之一第二實例；圖42A及42B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第二實例；圖43C及43D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第二實例；圖44係一平面佈置圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第二實例；圖45A及45B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第二實例；圖46C及46D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第二實例；圖47係一示意性結構剖視圖，其圖解闡釋一蝕刻損壞效應；圖48係一平面佈置圖，其顯示一根據本發明之一實施例之固態成像裝置之一第三實例；圖49A及49B係局部剖視圖，其顯示根據本發明之一實施例之固態成像裝置之第三實例；圖50C及50D係局部剖視圖，其顯示根據本發明之一實施例之固 態成像裝置之第三實例；圖51係一平面佈置圖，其顯示根據本發明之一實施例之固態成像裝置之一第四實例；圖52A及52B係局部剖視圖，其顯示根據本發明之一實施例之固態成像裝置之第四實例；圖53C及53D係局部剖視圖，其顯示根據本發明之一實施例之固態成像裝置之第四實例；圖54係一平面佈置圖，其顯示一根據本發明之一實施例製造一固態成像裝置之方法之一第三實例，圖55A及55B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第三實例；圖56C及56D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第三實例；圖57係一平面佈置圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第三實例；圖58A及58B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第三實例；圖59C及59D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第三實例；圖60係一平面佈置圖，其顯示一根據本發明之一實施例製造一固態成像裝置之方法之一第四實例；圖61A及61B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第四實例；圖62C及62D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第四實例；圖63係一平面佈置圖，其顯示根據本發明之一實施例製造一固 態成像裝置之方法之第四實例；圖64A及64B係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第四實例；圖65C及65D係局部剖視圖，其顯示根據本發明之一實施例製造一固態成像裝置之方法之第四實例；圖66係一平面佈置圖，其顯示一對該固態成像裝置及其製造方法之第三及第四實例之修改；圖67係一平面佈置圖，其顯示一對該固態成像裝置及其製造方法之第一實例之修改；圖68係一局部剖視圖，其顯示對該固態成像裝置及其製造方法之第一實例之修改；圖69A及69B係局部剖視圖，其顯示對該固態成像裝置及其製造方法之第一實例之修改；圖70A及70B係剖視圖，其顯示一製造一具有一其中一單一像素電晶體部分分享四個像素之結構(四像素分享結構)之固態成像裝置之方法之一詳細實例；圖71C及71D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖72A及72B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖73C及73D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖74A及74B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖75C及75D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例； 圖76A及76B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖77C及77D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖78A及78B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖79C及79D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖80A及80B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖81C及81D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖82A及82B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖83C及83D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖84A及84B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖85C及85D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖86A及86B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖87C及87D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖88A及88B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例； 圖89C及89D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖90A及90B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖91C及91D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖92A及92B係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖93C及93D係剖視圖，其顯示製造一具有該四像素分享結構之固態成像裝置之方法之該詳細實例；圖94係一方塊圖，其顯示一根據本發明之一實施例之成像裝置；圖95係相關技術中之一CMOS感測器之一佈置圖；及圖96係相關技術中之該CMOS感測器之一平面佈置之一等效電路圖。
下文將闡述用於實施本發明(下稱「實施例」)之模式。
1.第一實施例
將參照圖1之一像素部分之一示意性結構剖視圖、圖2之一周邊電路部分之一示意性結構剖視圖及圖5A之像素部分之一平面佈置圖來闡述一根據本發明之一第一實施例之固態成像裝置之結構之一第一實例。圖5A顯示一其中一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL彼此連接成一作用區之情形。應注意，圖1中所示之像素部分及圖2中所示之周邊電路部分形成於同一半導體基板上。圖1顯示一沿圖5A中線I-I剖切之截面。此外，將參照圖3之一像素部分之一示意性結構剖視圖、圖4之一周邊電路部分之一示意 性結構剖視圖及圖5B之像素部分之一平面佈置圖來闡述一根據第一實施例之固態成像裝置之結構之一第二實例。圖5B顯示一其中一由一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL組成之作用區由淺溝槽隔離(STI)隔開之情形。應注意，圖3中所示之像素部分及圖4中所示之周邊電路部分形成於同一半導體基板上。圖3顯示一沿圖5B中線III-III剖切之截面。為了減小處於相同大小之飽和電荷Qs中之像素尺寸，圖5中所示之佈置係更可取的。
[固態成像裝置之結構之第一實例]
如圖1、2及5A中所示，一固態成像裝置1(A)包括一半導體基板11，該半導體基板包括一具有一光電轉換入射光以獲得一電信號之光電轉換部分21之像素部分12及一設置於像素部分12之周邊處之周邊電路部分13。在半導體基板11之像素部分12中，提供光電轉換部分21，且以串聯方式依序提供一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL以連接至光電轉換部分21。光電轉換部分21由例如一光電二極體構成。
一由一側壁膜組成之第一側壁33提供於像素部分12中之MOS電晶體30(傳送閘TRG、重設電晶體RST、放大電晶體Amp及選擇電晶體SEL)之每一閘極電極32之側壁上。另外，一由相同於該側壁膜之膜組成之第二側壁53提供於周邊電路部分13之MOS電晶體50之每一閘極電極52之側壁上。此外，一由相同於該側壁膜之膜組成之第一矽化物阻斷膜71提供於光電轉換部分21上。此外，一與第一矽化物阻斷膜71之一部分重疊之第二矽化物阻斷膜72提供於像素部分12中之MOS電晶體30中之每一者上。第一矽化物阻斷膜71具有一包括例如氧化矽膜及氮化矽膜之堆疊結構。第二矽化物阻斷膜72具有一包括例如氧化矽膜及氮化矽膜之堆疊結構。因此，像素部分12由第一矽化物阻斷膜71及第二矽化物阻斷膜72覆蓋。其中第二矽化物阻斷膜72與第一矽化物阻斷 膜71重疊之部分形成於像素部分12中。
針對周邊電路部分13中之MOS電晶體50中之每一者，例如，一矽化層58提供於閘極電極52上，且矽化層56及57分別提供於源極-汲極區54及55上。以此方式，為了減小寄生電阻以達成一高速運作，矽化周邊電路部分13中之MOS電晶體50中之每一者。
分隔像素部分12之第一隔離區14提供於半導體基板11中。分隔一其中形成周邊電路部分13中之MOS電晶體之區之第二隔離區15提供於半導體基板11中。該等第一隔離區14及該等第二隔離區15中之每一者皆具有一STI結構。該等第一隔離區14經形成以淺於該等第二隔離區15。另外，該等第一隔離區14經形成以使每一隔離區14自半導體基板11凸出之一部分之一高度為低。
如上文所述，固態成像裝置1(A)包括一其中使用該側壁膜來形成第一矽化物阻斷膜71之區、一其中形成第二矽化物阻斷膜72(其係藉由單獨地形成一用於矽化物阻斷之絕緣膜而形成)之區、及其中如同在周邊電路部分13中之MOS電晶體50中一樣形成矽化層56或57之區。另外，由該側壁膜組成之第一矽化物阻斷膜71形成於光電轉換部分21上。
[固態成像裝置之結構之第二實例]
如圖3、4及5B中所示，一固態成像裝置1(B)包括一半導體基板11，該半導體基板包括一具有一光電轉換入射光以獲得一電信號之光電轉換部分21之像素部分12及一設置於像素部分12之周邊處之周邊電路部分13。在半導體基板11之像素部分12中，提供光電轉換部分21，且以串聯方式依序提供一傳送閘TRG、一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL以連接至光電轉換部分21。光電轉換部分21由例如一光電二極體構成。
一由一側壁膜組成之第一側壁33提供於像素部分12中之MOS電 晶體(傳送閘TRG、重設電晶體RST、放大電晶體Amp及選擇電晶體SEL)之每一閘極電極32之側壁上。另外，一由相同於該側壁膜之膜組成之第二側壁53提供於周邊電路部分13中之MOS電晶體50之每一閘極電極52之側壁上。此外，一由相同於該側壁膜之膜組成之第一矽化物阻斷膜71提供於光電轉換部分21上。此外，一與第一矽化物阻斷膜71之一部分重疊之第二矽化物阻斷膜72提供於像素部分12中之MOS電晶體30中之每一者上。第一矽化物阻斷膜71具有一包括例如氧化矽膜及氮化矽膜之堆疊結構。第二矽化物阻斷膜72具有一包括例如氧化矽膜及氮化矽膜之堆疊結構。因此，像素部分12由第一矽化物阻斷膜71及第二矽化物阻斷膜72覆蓋。其中第二矽化物阻斷膜72與第一矽化物阻斷膜71重疊之部分形成於像素部分12中。
針對周邊電路部分13中之MOS電晶體50中之每一者，例如，一矽化層58提供於閘極電極52上，且矽化層56及57分別提供於源極-汲極區54及55上。以此方式，為了減小寄生電阻以達成一高速運作，矽化周邊電路部分13中之MOS電晶體50中之每一者。
分隔一其中形成像素部分12中之MOS電晶體之區之第一隔離區14提供於半導體基板11中。分隔一其中形成周邊電路部分13中之MOS電晶體之區之第二隔離區15提供於半導體基板11中。該等第一隔離區14及該等第二隔離區15中之每一者皆具有一STI結構。該等第一隔離區14經形成以淺於該等第二隔離區15。另外，該等第一隔離區14經形成以使每一第一隔離區14自半導體基板11凸出之一部分之一高度為低。
如上文中所述，固態成像裝置1(B)包括一其中使用該側壁膜來形成第一矽化物阻斷膜71之區、一其中形成第二矽化物阻斷膜72(其係藉由單獨地形成一矽化物阻斷絕緣膜而形成)之區、及如同在周邊電路部分13中之MOS電晶體50中一樣形成矽化層56或57之區。另外，由 該側壁膜組成之第一矽化物阻斷膜71形成於光電轉換部分21上。
在固態成像裝置1(1A及1B)中之每一者中，為了防止因一矽化物而引起之雜質污染及瑕疵產生，像素部分12較佳由第一矽化物阻斷膜71及第二矽化物阻斷膜72完全覆蓋。第一矽化物阻斷膜71及第二矽化矽阻斷膜72可不提供於第一及第二隔離區14及15上。然而，必需使相同像素尺寸中之光電轉換部分21之光接收面積最大化以增大飽和電荷(Qs)，從而減小雜訊效應。相應地，為了不必考量該等隔離區上之重疊邊際，該等隔離區之上表面亦較佳由第一矽化物阻斷膜71及第二矽化物阻斷膜72覆蓋。此結構可減小該等隔離區之面積以增大光電轉換部分21之光接收面積。
因而，在固態成像裝置1之上述佈置中，為了減小該等隔離區之一分隔寬度以增大光電二極體之面積之比例，提供其中第二矽化物阻斷膜72與第一矽化物阻斷膜71重疊之部分。由此，像素部分12中之閘極電極32中之每一者上之位準差增大，且難以保證一層間絕緣膜之平坦度。舉例而言，在闡述於第2005-347325號日本未經審查的專利申請公開案中之分隔技術中，一像素中自一矽(Si)基板之表面凸出之一氧化物膜隔離部分之高度增大，且因此更難以保證平坦度。在本發明之此實施例中，使用具有淺溝槽隔離(STI)結構之第一隔離區14以使第一隔離區14自半導體基板11凸出之一部分之高度為低。然而，若第一隔離區14之STI之深度相同於周邊電路部分13中之第二隔離區15之STI之深度，則構成光電轉換部分21之光電二極體上之應力及蝕刻損壞增大，從而導致白疵點數之增大。因此，第一隔離區14經形成以淺於周邊電路部分13中之第二隔離區15。為了實現一高速運作，周邊電路部分13中之第二隔離區15之STI具有一大深度以減小佈線與基板之間的寄生電阻。
在根據本發明之一實施例之固態成像裝置1(1A)中，像素部分12 由兩層(亦即，由相同於一側壁膜之膜組成之第一矽化物阻斷膜71及由一不同於第一矽化物阻斷膜71之膜組成之第二矽化物阻斷膜72)覆蓋。相應地，像素部分12中之MOS電晶體30不由一單一矽化物阻斷膜完全覆蓋。此結構係有利的，因為可減小隨機雜訊，並可減小白疵點數及暗電流。
2.第二實施例 [製造固態成像裝置之方法之第一實例]
現將參照圖6至39(其係顯示製造步驟之剖視圖)來闡述一根據本發明之一實施例製造一固態成像裝置之方法之一第一實例。
如圖6中所示，例如，使用一矽基板作為一半導體基板11。在半導體基11上形成一墊氧化物膜111及氮化矽膜112。墊氧化物膜111係藉由例如一熱氧化方法來氧化半導體基板11之一表面而形成。此墊氧化物膜111經形成以具有一例如15 nm之厚度。接下來，藉由例如一低溫化學氣相沈積(LP-CVD)方法在墊氧化物膜111上形成氮化矽膜112。此氮化矽膜112經形成以具有一例如160 nm之厚度。上述裝置具有氮化矽膜/墊氧化物膜之結構。另一選擇係，該裝置可具有氮化矽膜/多晶矽膜之結構或一非晶矽膜/墊氧化物膜之結構。
接下來，如圖7中所示，在氮化矽膜112上形成一具有一位於一其中欲形成一隔離區之區域上之開口之抗蝕劑遮罩(未顯示)。然後，藉由蝕刻在氮化矽膜112及墊氧化物膜111中形成一開口113。舉例而言，一反應離子蝕刻(RIE)設備或一電子回旋共振(ECR)蝕刻設備可用於此蝕刻。在該蝕刻過程之後，藉助一灰化設備或類似設備來移除該抗蝕劑遮罩。
接下來，如圖8中所示，使用氮化矽膜112作為一蝕刻遮罩來在半導體基板11中形成一第一元件隔離溝槽114。舉例而言，一RIE設備或一ECR蝕刻設備用於此蝕刻。首先，對一周邊電路部分13(及一像 素部分12)之一第二元件隔離溝槽115(及第一元件隔離溝槽114)實施一第一蝕刻。在此種情況下，像素部分12(及周邊電路部分13)之第一元件隔離溝槽114(及第二元件隔離溝槽115)之深度介於50至160 nm之範圍內。接著，儘管未顯示於該等圖式中，但在像素部分12上形成一抗蝕劑遮罩，並隨後實施一用於延伸僅周邊電路部分13中之第二元件隔離溝槽115之第二蝕刻。因此，僅周邊電路部分13中之第二元件隔離溝槽115具有一例如0.3 μm之深度。隨後移除該抗蝕劑遮罩。
藉由在像素部分12中形成一淺第一元件隔離溝槽114，可達成一減小因蝕刻損壞而引起之白疵點數之效應。藉由減小第一元件隔離溝槽114之深度，一有效光電轉換部分之面積增大。此係有利的，因為可增大飽和電荷(Qs)。
接下來，儘管未顯示於該等圖式中，但形成一線性膜。此線性膜係藉由例如在一介於約800℃至900℃之範圍內的溫度下之熱氧化而形成。此線性膜可係氧化矽膜、一包含氮的氧化矽膜、或一CVD氮化矽膜。該線性膜之厚度介於約4至10 nm之範圍內。儘管未顯示於該等圖式中，但使用一抗蝕劑遮罩在像素部分12中實施用於抑制暗電流之硼(B)之離子植入。至於該離子植入之條件之一實例，植入能量設定為約10 keV，且劑量設定為介於1×1012至1×1014 cm-2之範圍內。在一其中欲形成像素部分12中之一隔離區之位於第一元件隔離溝槽114周圍之區域中，因硼濃度增大，故可更有效地抑制暗電流以抑制一寄生電晶體運作。然而，若硼濃度太高，則構成光電轉換部分之光電二極體之面積減小，從而減小飽和電荷(Qs)。由於此等緣故，如上文所述指定劑量。
接下來，如圖9中所示，在氮化矽膜112上形成一絕緣膜以填充第二元件隔離溝槽115(及第一元件隔離溝槽114)之內部。此絕緣膜係藉由例如一高密度電漿(CVD)方法來沈積氧化矽而形成。接著，藉由 例如化學機械研磨(CMP)來移除形成於氮化矽膜112上之絕緣膜之一過剩部分。因而，該絕緣膜繼續存在於第二元件隔離溝槽115(第一元件隔離溝槽114)內部以形成由該絕緣膜組成之第二隔離區15(第一隔離區14)。在該CMP中，氮化矽膜112起一用於止擋CMP之阻擋件的作用。第一隔離區14經形成以淺於周邊電路部分13中之第二隔離區15。然而，氮化矽膜112通常用作該阻擋件，且因此第一隔離區14之凸出量設定為相同於第二隔離區15之凸出量。在本文中，在片語「第一隔離區14之一凸出高度相同於第二隔離區15之一凸出高度」中，該等凸出高度界定為相同，只要凸出高度之差處於一因製造中之一處理精度而引起之過程變化範圍內。特定而言，當一在一溝槽過程中用作一遮罩之氮化矽膜112具有一約160 nm之厚度時，形成於一晶圓上之氮化矽膜112之厚度通常在一平面中變化達約±10%。因化學機械研磨(CMP)而引起之厚度變化為約±20至±30 nm。相應地，甚至在第一隔離區14及第二隔離區15經形成以使像素部分12中之凸出量相同於周邊電路部分13中之凸出量時，該凸出量亦可在約20至30 nm之範圍內變化。假定密切觀察一晶片表面並在該表面上之某些位置處將一像素部分12與一周邊電路部分13相比較。在此種情況下，即使該等凸出高度並非係完全相同之值，該等高度亦可包括於本發明之此實施例中之「相同高度」之範疇內，只要像素部分12與周邊電路部分13之間的凸出高度差不超過30 nm。最後，將第一隔離區14及第二隔離區15之凸出高度之一中心條件設定為低；例如，介於距該矽表面約0至20 nm之範圍內。
接下來，如圖10中所示，為了調整第一隔離區14自半導體基板11之表面凸出之一部分之高度，對該氧化物膜實施濕蝕刻。對該氧化物膜之蝕刻量例如介於40至100 nm之範圍內。在本發明之此實施例中，使用具有淺溝槽隔離(STI)結構之第一隔離區14以使第一隔離區 14自半導體基板11凸出之該部分之高度為低。然而，若第一隔離區14之STI之深度相同於周邊電路部分13中之第二隔離區15之STI之深度，則構成光電轉換部分21之光電二極體上之應力及蝕刻損壞增大，從而導致白疵點數之增大。因此，第一隔離區14經形成以淺於周邊電路部分13中之第二隔離區15。為了實現一高速運作，增大周邊電路部分13中之第二隔離區15之STI之深度以減小佈線與基板之間的寄生電阻。接著，移除氮化矽112(參見圖9)以曝露墊氧化物膜111。氮化矽膜112係使用熱磷酸藉由例如濕蝕刻來移除。
接下來，如圖11中所示，在一其中提供墊氧化物膜111之情況下，使用一抗蝕劑遮罩(未顯示)藉由離子植入在半導體基板11上形成一p井121，該抗蝕劑遮罩具有一位於一其中欲形成該p井121之區域上之開口。進一步實施通道離子植入。隨後移除該抗蝕劑遮罩。另外，在一其中提供墊氧化物膜111之情況下，使用一抗蝕劑遮罩(未顯示)藉由離子植入在半導體基板11上形成一n井123，該抗蝕劑遮罩具有一位於一其中欲形成該n井123之區域上之開口。進一步實施通道離子植入。隨後移除該抗蝕劑遮罩。使用硼(B)作為一離子植入種類來對p井121實施離子植入。在此離子植入中，植入能量設定為例如約200 keV且劑量設定為例如1×1013 cm-2。使用硼(B)作為一離子植入種類來對p井121實施通道離子植入。在此通道離子植入中，植入能量設定為介於例如約10至20 keV之範圍內且劑量設定為介於例如1×1011至1×1013 cm-2之範圍內。使用例如磷(P)作為一離子植入種類來對n井123實施離子植入。在此離子植入中，植入能量設定為介於例如約200 keV之範圍內且劑量設定為例如1×1013 cm-2。使用例如砷(As)作為一離子植入種類來對n井123實施通道離子植入。在此通道離子植入中，植入能量設定為例如約100 keV且劑量設定為介於例如1×1011至1×1013 cm-2之範圍內。此外，儘管未顯示於該等圖式中，但實施用於在該光電轉換部 分中形成一光電二極體之離子植入以形成一p型區。舉例而言，對其中欲形成該光電轉換區之該半導體基板之一表面實施硼(B)之離子植入。進一步使用砷(As)或磷(P)在一深區中實施離子植入以形成一n型區，該n型區形成一與該p型區之一下部分之接面。因此，形成具有一p-n接面之光電轉換部分。
接下來，如圖12中所示，藉由例如濕蝕刻來移除墊氧化物膜111(參見圖11)。接下來，在半導體基板11上形成一具有一針對一高壓之大厚度之閘極絕緣膜51H。閘極絕緣膜51H之厚度在一針對一3.3 V之電力供應電壓之電晶體中為約7.5 nm，而在一針對一2.5 V之電力供應電壓之電晶體中為約5.5 nm。接著，在具有一針對一高壓之大厚度之閘極絕緣膜51H上形成一抗蝕劑遮罩(未顯示)，並移除具有一形成於一針對一低壓之電晶體區上之大厚度之閘極絕緣膜51H。在移除該抗蝕劑遮罩之後，在半導體基板11上之針對一低壓之電晶體區中形成一具有一小厚度之閘極絕緣膜51L。閘極絕緣膜51L之厚度在一針對一1.0 V之電力供應電壓之電晶體中介於約1.2至1.8 nm之範圍內。同時在該像素部分中之電晶體形成區中形成一具有一小厚度之閘極絕緣膜31(未顯示)。閘極絕緣膜51H、51L及31中之每一者皆係由例如一熱氧化矽膜組成。另一選擇係，閘極絕緣膜51H、51L及31中之每一者可由一藉由快速熱氧化(RTO)生長而成之氧氮化矽膜組成。另一選擇係，為了進一步減小一閘極洩漏，可使用一高介電膜，例如一氧化物膜或一由鉿(Hf)、鋯(Zr)或類似物組成之氧氮化物膜。在後續圖中，為了方便起見，將具有一大厚度之閘極絕緣膜51H及具有一小厚度之閘極絕緣膜51L顯示為具有相同厚度之膜。
接下來，如圖13之像素部分之剖視圖及圖14之周邊電路部分之剖視圖中所示，在閘極絕緣膜51(51H及51L)及閘極絕緣膜31上形成一閘極電極形成膜131。閘極電極形成膜131係藉由例如一LP-CVD方法 來沈積多晶矽而形成。該沈積膜厚度取決於技術節點，但在一90-nm節點中介於150至200 nm之範圍內。膜厚度趨於針對每一節點而減小，此乃因從該過程之可控性之觀點出發，通常不增大一閘極長寬比。作為一對抗閘極空乏之措施，可使用矽鍺(SiGe)來代替多晶矽。閘極空乏係指下面一個問題：因一閘極氧化物膜之厚度減小，故不僅該閘極氧化物膜之實體厚度之一效應而且一閘極多晶矽中之一空乏層之厚度之一效應不可忽視，且因此不減小該閘極氧化物膜之一有效厚度，從而使電晶體效能退化。
接下來，如圖15之像素部分之剖視圖及圖16之周邊電路部分之剖視圖中所示，採取一對抗閘極空乏之措施。首先，在一p-MOS電晶體形成區上形成一抗蝕劑遮罩132，並隨後將一n型雜質摻雜至一n-MOS電晶體形成區中之閘極電極形成膜131中。此摻雜係藉由例如磷(P)或砷(As)之離子植入來實施。所植入離子之量介於約1×1015至1×1016 cm-2之範圍內。隨後移除抗蝕劑遮罩132。接下來，儘管未顯示於該等圖式中，但在該n-MOS電晶體形成區上形成一抗蝕劑遮罩(未顯示)，並將一p型雜質摻雜至該p-MOS電晶體形成區中之閘極電極形成膜131中。此摻雜係藉由例如硼(B)、二氟化硼(BF2)或銦(In)之離子植入來實施。所植入之離子量介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。可首先實施前者植入或後者植入。在上述離子植入中之每一者中，為了防止由離子植入而引入之雜質抵達該閘極絕緣膜之正下方，可組合氮(N2)之離子植入。
接下來，如圖17之像素部分之剖視圖及圖18之周邊電路部分之剖視圖中所示，在閘極電極形成膜131上形成一用於形成閘極電極之抗蝕劑遮罩(未顯示)。使用此抗蝕劑遮罩作為一蝕刻遮罩藉由反應離子蝕刻來對閘極電極形成膜131進行蝕刻處理以形成像素部分12中之MOS電晶體之閘極電極32及周邊電路部分13中之MOS電晶體之閘極 電極52。接著，氧化閘極電極32及52之表面以形成一氧化物膜133。氧化物膜133之厚度例如介於1至10 nm之範圍內。氧化物膜133不僅形成於該等側壁上而且形成於閘極電極32及52中之每一者之頂表面上。此外，在上述氧化步驟中修圓閘極電極32及52之邊緣部分具有一改善該氧化物膜之崩潰電壓之效應。另外，可藉由實施熱處理來減小蝕刻損壞。此外，在對該等閘極電極之上述處理中，即使移除形成於光電轉換部分21上之閘極絕緣膜，氧化物膜133亦形成於光電轉換部分21上。因此，當在下一微影步驟中在光電轉換部分21上形成一抗蝕劑膜時，該抗蝕劑膜不直接形成於一矽表面上，且因此可防止因此抗蝕劑而引起之污染。相應地，針對像素部分12中之光電轉換部分21，此結構充當一對抗白疵點之措施。
接下來，如圖19之像素部分之剖視圖及圖20之周邊電路部分之剖視圖中所示，形成像素部分12中之MOS電晶體之LDD區38、39等及周邊電路部分13中之MOS電晶體之LDD區61、62、63、64等。
首先，至於形成於周邊電路部分13中之NMOS電晶體，在半導體基板11中之閘極電極52(52N)中之每一者之兩側處形成凹處擴散層65及66。此等凹處擴散層65及66係使用例如二氟化硼(BF2)、硼(B)或銦(In)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1012至1×1014 cm-2之範圍內。此外，LDD區61及62形成於半導體基板11中之閘極電極52(52N)中之每一者之兩側處。LDD區61及62係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1013至1×1015 cm-2之範圍內。
至於形成於像素部分12中之MOS電晶體，LDD區38及39形成於半導體基板11中之閘極電極32中之每一者之兩側處。LDD區38及39係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1013至1×1015 cm-2之範圍內。另外，可形成 若干凹處擴散層。至於形成於像素分部12中之MOS電晶體，從減小步驟數之觀點出發，可不形成該等LDD區。另一選擇係，用於形成形成於像素部分12中之MOS電晶體之LDD區之離子植入亦可起形成於周邊電路部分13中之MOS電晶體之LDD離子植入的作用。
至於形成於周邊電路部分13中之PMOS電晶體，在半導體基板11中之閘極電極52(52P)中之每一者之兩側處形成凹處擴散層67及68。此等凹處擴散層67及68係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1012至1×1014 cm-2之範圍內。此外，LDD區63及64形成於半導體基板11中之閘極電極52(52P)中之每一者之兩側處。LDD區63及64係使用例如二氟化硼(BF2)、硼(B)或銦(In)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1013至1×1015 cm-2之範圍內。
在該周邊電路部分中之NMOS電晶體及PMOS電晶體之凹處離子植入之前，可藉由進行鍺(Ge)之離子植入來實施預非晶化作為一用於抑制植入中之通道效應之技術。此外，為了減小可造成瞬時增強擴散(TED)或諸如此類之植入瑕疵數，可在該等LDD區之形成之後添加在一介於約800℃ to 900℃之範圍內的溫度下之快速熱退火(RTA)。
接下來，如圖21之像素部分之剖視圖及圖22之周邊電路部分之剖視圖中所示，在像素部分12之整個表面及周邊電路部分13上形成一氧化矽(SiO2)膜134。此氧化矽膜134係藉由沈積一非摻雜矽酸鹽玻璃(NSG)膜、一低壓原矽酸四乙酯(LP-TEOS)膜、一高溫氧化(HTO)膜或類似膜而形成。氧化矽膜134經形成以具有一介於例如5至20 nm之範圍內的厚度。接下來，在氧化矽膜134上形成氮化矽膜135。此氮化矽膜135係由例如一藉由低壓光學氣相沈積(LPCVD)而形成之氮化矽膜組成。其厚度介於例如10至100 nm之範圍內。氮化矽膜135可係一藉由一可用以在一低溫下形成該膜之原子層沈積方法而形成之ALD氮化 矽膜。在像素部分12中之光電轉換部分21上，因設置於氮化矽膜135正下方之氧化矽膜134之厚度減小，故防止光反射，且因此光電轉換部分21之感光度變高。接下來，視需要在氮化矽膜135上沈積一係一第三層之氧化矽(SiO2)膜136。此氧化矽膜136係藉由沈積一NSG膜、一LP-TEOS膜、一HTO膜或類似膜而形成。氧化矽膜136經形成以具有一介於例如10至100 nm之範圍內的厚度。
相應地，形成一側壁膜137作為一具有氧化矽膜136/氮化矽膜135/氧化矽膜134之結構之三層式膜。另一選擇係，側壁膜137可係一具有氮化矽膜/氧化矽膜之結構之兩層式膜。下文將闡述具有該三層式結構之側壁膜137之一情形。
接下來，如圖23之像素部分之剖視圖及圖24之周邊電路部分之剖視圖中所示，對提供作為該頂層之氧化矽膜136實施回蝕刻以使氧化矽膜136僅留在閘極電極32及52等中之每一者之側部分上。該回蝕刻係藉由例如反應離子蝕刻(RIE)來實施。在此回蝕刻中，使用氮化矽膜135來止擋蝕刻。由於該蝕刻由氮化矽膜135以此方式止擋，因此可減小像素部分12中之光電轉換部分21上之蝕刻損壞，且因此可減小白疵點數。
接下來，如圖25之像素部分之剖視圖及圖26之周邊電路部分之剖視圖中所示，在像素部分12中之光電轉換部分21之整個表面及傳送閘TRG之一部分上形成一抗蝕劑遮罩138。接下來，對氮化矽膜135及氧化矽膜134實施回蝕刻以形成一位於閘極電極32中之每一者之側壁上之第一側壁33及一位於閘極電極52中之每一者之側壁上之第二側壁53，第一側壁33及第二側壁53係由氧化矽膜134、氮化矽膜135及氧化矽膜136組成。在此步驟中，位於光電轉換部分21上之氮化矽膜135及氧化矽膜134因其由抗蝕劑遮罩138覆蓋而未被蝕刻。
接下來，如圖27之像素部分之剖視圖及圖28之周邊電路部分之 剖視圖中所示，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成周邊電路部分13中之NMOS電晶體之區中。使用該抗蝕劑遮罩藉由離子植入在其中欲形成周邊電路部分13中之NMOS電晶體之區中形成深源極-汲極區54(54N)及55(55N)。特定而言，源極-汲極區54N及55N形成於半導體基板11中之閘極電極52中之每一者之兩側處，而LDD區61、62等位於其之間。源極-汲極區54N及55N係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。
接下來，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成像素部分12中之NMOS電晶體之區中。使用該抗蝕劑遮罩藉由離子植入在其中欲形成像素部分12中之NMOS電晶體之區中形成深源極-汲極區34及35。特定而言，源極-汲極區34及35形成於半導體基板11中之閘極電極32中之每一者之兩側處，而LDD區38、39等位於其之間。此處，毗鄰於傳送閘TRG之源極-汲極區35起一浮動擴散的作用。源極-汲極區34及35係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。此離子植入亦可起用於形成周邊電路部分13中之NMOS電晶體之源極-汲極區54N及55N之離子植入的作用。在闡述於相關技術中所述之文獻'421中之源極-汲極區之形成期間，經由三層來實施一個離子植入，而在沒有此等層之情況下直接實施另一離子植入。相應地，難以同時實施此等離子植入。
接下來，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成周邊電路部分13中之PMOS電晶體之區中。使用該抗蝕劑遮罩藉由離子植入在其中欲形成周邊電路部分13中之PMOS電晶體之區中形成深源極-汲極區54(54P)及55(55P)。特定而言，源極-汲極 區54P及55P形成於半導體基板11中之閘極電極52中之每一者之兩側處，而LDD區63、64等位於其之間。源極-汲極區54P及55P係使用例如硼(B)或二氟化硼(BF2)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。接下來，對該等源極-汲極區實施活化退火。此活化退火係在一介於例如約800℃至1,100℃之範圍內的溫度下實施。針對此活化退火，可使用一快速熱退火(RTA)設備、一尖峰式RTA設備或類似設備。
在對該等源極-汲極區進行活化退火之前，將覆蓋光電轉換部分21之側壁膜137與由像素部分12中之MOS電晶體之閘極電極32上之側壁膜137組成之側壁33分隔開。此結構防止一因相關技術中所述之應力記憶技術(SMT)而引起之應力之退化。相應地，可抑制白疵點、隨機雜訊及諸如此類。此外，光電轉換部分21由側壁膜137覆蓋，且在用於形成源極-汲極區之離子植入中所使用之抗蝕劑遮罩形成於光電轉換部分21上，而側壁膜137位於其之間。換句話說，該抗蝕劑遮罩不直接形成於光電轉換部分21之表面上。因此，光電轉換部分21不被該抗蝕劑中之污染物污染，從而抑制白疵點數、暗電流及諸如此類的增大。另外，用於形成源極-汲極區之離子植入並非係一經由一膜之離子植入，且因此可設定源極-汲極區之深度同時保證表面處之一高濃度。因此，可抑制源極-汲極區之串聯電阻之增大。此外，在後續步驟中，使用覆蓋光電轉換部分21之側壁膜137作為一第一矽化物阻斷膜71。
接下來，如圖29之像素部分之剖視圖及圖30之周邊電路部分之剖視圖中所示，在像素部分12之整個表面及周邊電路部分13上形成一第二矽化物阻斷膜72。第二矽化物阻斷膜72係由一包括一氧化矽(SiO2)膜140及氮化矽膜139之堆疊膜組成。舉例而言，氧化矽膜140經 形成以具有一介於例如5至40 nm之範圍內的厚度，且氮化矽膜139經形成以具有一介於例如5至60 nm之範圍內的厚度。氧化矽膜140係由一NSG膜、一LP-TEOS膜、一HTO膜或類似膜組成。氮化矽膜139係由一ALD-SiN膜、一氮化電漿膜、一LP-SiN膜或類似膜組成。若該兩個膜之沈積溫度為高，則硼之去活化出現在PMOSFET之閘極電極中。因而，該等PMOSFET之一電流驅動能力因閘極空乏而降低。相應地，氧化矽膜140及氮化矽膜139之沈積溫度較佳低於側壁膜137之沈積溫度。該沈積溫度較佳例如處於700℃或更低下。
接下來，如圖31之像素部分之剖視圖及圖32之周邊電路部分之剖視圖中所示，形成一抗蝕劑遮罩141以大致覆蓋其中形成像素部分12中之MOS電晶體之區。使用此抗蝕劑遮罩141作為一蝕刻遮罩藉由蝕刻來移除位於像素部分12中之光電轉換部分21(及於傳送閘TRG之一部分上)上及周邊電路部分13上之第二矽化物阻斷膜72。由此，自該頂層，氮化矽膜135及氧化矽膜134按彼次序設置於光電轉換部分21上，且因此可防止光譜漣波。與此相反，若不實施上述蝕刻，則自該頂層，氮化矽膜139、氧化矽膜140、氮化矽膜135及氧化矽膜134按彼次序設置於光電轉換部分21上。在此種情況下，入射光經受多次反射，從而使光譜漣波特性退化。由於使該等漣波特性退化，因此晶片-晶片光譜變化增大。為了解決此問題，在此實施例中，故意移除光電轉換部分21上之第二矽化物阻斷膜72。
接下來，如圖33之像素部分之剖視圖及圖34之周邊電路部分之剖視圖中所示，分別在周邊電路部分13中之MOS電晶體50中之每一者之源極-汲極區54及55以及閘極電極52上形成矽化層56、57及58。矽化層56、57及58係由矽化鈷(CoSi2)、矽化鎳(NiSi)、矽化鈦(TiSi2)、矽化鉑(PtSi)、矽化鎢(WSi2)或類似物組成。將闡述矽化鎳之形成之一實例作為矽化層56、57及58之形成之一實例。首先，在整個膜上形 成一鎳(Ni)膜。此鎳膜係使用一濺鍍設備或類似設備而形成以具有一例如10 nm之厚度。接著，在一介於約300℃至400℃之範圍內的溫度下實施一退火處理以使該鎳膜與係該下伏層之矽起反應，從而形成一矽化鎳層。然後，藉由濕蝕刻來移除未起反應的鎳。藉由此濕蝕刻，矽化層56、57及58以一自動對準方式形成於矽或多晶矽表面而不是該等絕緣膜上。接著，在一介於約500℃至600℃之範圍內的溫度下再次實施一退火處理以穩定該矽化鎳層。在上述矽化步驟中，該矽化層不形成於像素部分12中之MOS電晶體之源極-汲極區34及35以及閘極電極32上。此結構用來防止由組成光電轉換部分21上之矽化物之金屬之擴散而引起之白疵點數及暗電流之增大。相應地，除非像素部分12中之MOS電晶體之源極-汲極區34及35之表面具有一高雜質濃度，否則接觸電阻顯著增大。此實施例係有利的，因為可相對抑制接觸電阻之增大，此乃因源極-汲極區34及35之表面可具有一高雜質濃度。
接下來，如圖35之像素部分之剖視圖及圖36之周邊電路部分之剖視圖中所示，在像素部分12之整個表面及周邊電路部分13上形成一蝕刻止擋膜74。蝕刻止擋膜74係由例如氮化矽膜組成。舉例而言，使用一藉由一減壓CVD方法沈積而成之氮化矽膜或一藉由一電漿CVD方法沈積而成之氮化矽膜作為此氮化矽膜。該氮化矽膜之厚度例如介於10至100 nm之範圍內。此氮化矽膜具有一使在用於形成接觸孔之蝕刻期間之過蝕刻最小化之效應。此外，此氮化矽膜具有一抑制因蝕刻損壞而引起之接面洩漏之增大之效應。
接下來，如圖37之像素部分之剖視圖及圖38之周邊電路部之剖視圖中所示，在蝕刻止擋膜74上形成一層間絕緣膜76。層間絕緣膜76係由例如氧化矽膜組成且具有一例如介於100至1,000 nm之範圍內的厚度。該氧化矽膜係藉由例如一CVD方法而形成。使用一原矽酸四乙酯(TEOS)膜、一磷矽酸鹽玻璃(PSG)膜、一硼磷矽酸鹽(BPSG)膜或類 似膜作為此氧化矽膜。另一選擇係，亦可使用氮化矽膜或類似膜。接下來，平坦化層間絕緣層76之表面。此平坦化係藉由例如化學機械研磨(CMP)來實施。接下來，形成一用於形成接觸孔之抗蝕劑遮罩(未顯示)接著，藉由例如蝕刻像素部分12中之層間絕緣膜76、蝕刻止擋膜74及第二矽化物阻斷膜72來形成接觸孔77、78及79。同樣地，在周邊電路部分13中形成接觸孔81及82。在像素部分12中，作為一實例，分別抵達傳送閘TRG、重設電晶體RST之閘極電極32及放大電晶體Amp之閘極電極32之接觸孔77、78及79顯示於圖37中。在周邊電路部分13中，作為一實例，分別抵達一N通道(Nch)低崩潰電壓電晶體之源極-汲極區55及一P通道(Pch)低崩潰電壓電晶體之源極-汲極區55之接觸孔81及82顯示於圖38中。然而，同時亦形成抵達其他電晶體之閘極電極及源極-汲極區之接觸孔，但其未顯示於該等圖式中。在形成接觸孔77至79、81及82時，在一第一步驟中，蝕刻層間絕緣膜76。該蝕刻被暫時止擋於蝕刻止擋膜74上。由此，可吸收層間絕緣膜76之厚度之變化、該蝕刻之變化及類似變化。在一第二步驟中，蝕刻由氮化矽組成之蝕刻止擋膜74，並進一步繼續蝕刻以完成接觸孔77至79、81及82。舉例而言，使用一反應離子蝕刻設備來蝕刻該等接觸孔。
接下來，在接觸孔77至79、81及82中之每一者內部形成一塞柱85，而一黏著層(未顯示)及一障壁金屬層84位於其之間。作為該黏著層，例如，使用一鈦(Ti)膜或一鉭(Ta)膜。作為障壁金屬層84，例如，使用一氮化鈦膜或一氮化鉭膜。此等膜係藉由例如一濺鍍方法或一CVD方法而形成。塞柱85係由鎢(W)組成。舉例而言，在層間絕緣膜76上形成一鎢膜以用該鎢膜來填充接觸孔77至79、81及82。隨後移除設置於層間絕緣膜76上之鎢膜。因此，由該鎢膜組成之塞柱85形成於接觸孔77至79、81及82中之每一者中。代替鎢，塞柱85可由例如具有一低於鎢之電阻之電阻之鋁(Al)或銅(Cu)組成。舉例而言，當使用 銅(Cu)作為塞柱85時，例如，使用一鉭膜作為該黏著層並使用一氮化鉭膜作為障壁金屬層84。接著，儘管未顯示於該等圖式中，但形成多層佈線。若必要，則可使佈線層數增大至兩層、三層、四層等等。
接下來，如圖39之像素部分之剖視圖中所示，可在光電轉換部分21上形成一波導23。另外，為了將入射光聚焦至光電轉換部分21，可形成一聚焦透鏡25。可在波導23與聚焦透鏡25之間形成一用於光譜分離光之濾色片27。
在製造一固態成像裝置之上述方法(第一實例)中，像素部分12由兩層(亦即，由相同於該側壁膜之膜組成之第一矽化物阻斷膜及由一不同於第一矽化物阻斷膜之膜組成之第二矽化物阻斷膜)覆蓋。相應地，像素部分12中之MOS電晶體不由一單一矽化物阻斷膜完全覆蓋。因而，可減小隨機雜訊且亦可減小白疵點數及暗電流。
在上述製造方法中，形成參照圖3、4及5B所述之固態成像裝置1(1B)。在該製造方法中，當不形成像素部分12中之傳送閘TRG、重設電晶體RST、放大電晶體Amp與選擇電晶體SEL之間的隔離區14時，形成上文所述之固態成像裝置1(1A)。在此種情況下，浮動擴散部分FD為係重設電晶體RST之雜質擴散層之一的源極-汲極區34所共有。
在對該固態成像裝置及製造該固態成像裝置之方法之上述說明中，已闡述一其中針對第一像素形成一單一像素電晶體部分(包括，例如，一重設電晶體、一放大電晶體及一選擇電晶體)之結構。本發明之該實施例不僅適用於一具有一個像素-一個像素部分之此一結構之固態成像裝置而且同樣適用於一具有一其中兩個像素由一單一像素電晶體部分分享之結構之固態成像裝置、一具有一其中四個像素由一單一像素電晶體部分分享之結構之固態成像裝置、以及製造此等固態成像裝置之方法。
[製造固態成像裝置之方法之第二實例]
下文將對在其中例如一個像素電晶體部分分享四個像素之情況下一製造方法之要點進行說明。首先，將參照圖40之一平面佈置圖來闡述其中一個像素電晶體部分分享四個像素之結構之一實例。
如圖40中所示，四個像素之光電轉換部分21(21A、21B、21C及21D)配置成兩列及兩行。在光電轉換部分21之配置之中心處，一浮動擴散部分FD提供於一與光電轉換部分21中之每一者接續之作用區中。此外，傳送閘TRG(TRG-A、TRG-B、TRG-C及TRG-D)提供於光電轉換部分21中之每一者與浮動擴散部分FD之間的邊界處，而一閘極絕緣膜(未顯示)位於其之間。除位於傳送閘TRG下方之區以外，光電轉換部分21之周邊由隔離區16(其由一雜質擴散層組成)電分離。。另外，一像素電晶體部分17提供於一毗鄰於光電轉換部分21之區中，而一隔離區14位於其之間。像素電晶體部分17經組態以使例如一重設電晶體RST、一放大電晶體Amp及一選擇電晶體SEL串聯配置。
下文將對在其中製造一固態成像裝置之上述方法之第一實例適用於一製造一其中一單一像素電晶體部分17由四個像素分享之固態成像裝置之方法之情況下之要點進行說明。在其中該像素電晶體部分由四個像素分享之情況下，此固態成像裝置之結構不同於藉由該製造方法之上述第一實例製造而成之固態成像裝置，因為浮動擴散部分FD形成於光電轉換部分21之配置之中心處而傳送閘TRG形成於光電轉換部分21中之每一者與浮動擴散部分FD之間。然而，此固態成像裝置之製造方法之運作相同於第一實施之運作，只是光電轉換部分21、浮動擴散部分FD及傳送閘TRG之配置不同於第一實例中之配置罷了。相應地，製造該周邊電路部分之方法相同於第一實例。下文將闡述該方法之一部分。
首先，將參照圖41、42A、42B、43C、43D等來闡述一形成一側 壁之步驟。圖41係一像素部分之一平面佈置圖，圖42A係一沿圖41中線XLIIA-XLIIA剖切之剖視圖，圖42B係一沿圖41中線XLIIB-XLIIB剖切之剖視圖，圖43C係一沿圖41中線XLIIIC-XLIIIC剖切之剖視圖，且圖43D係一沿圖41中線XLIIID-XLIIID剖切之剖視圖。在形成一側壁膜膜137(第一矽化物阻斷膜71)之後，對側壁膜137實施回蝕刻以在像素電晶體部分17之每一閘極電極32及該周邊電路部分中之每一閘極電極(未顯示)之側壁上形成側壁(未顯示)。在此種情況下，使側壁膜137留在光電轉換部分21上。此乃因光電轉換部分21由一抗蝕劑遮罩(未顯示)覆蓋以使該等側壁之形成期間之蝕刻損壞不進入光電轉換部分21。一開口137H提供於一其中形成浮動擴散部分FD之區上側壁膜137中以曝露其中形成浮動擴散部分FD之區。此開口137H之一部分設置於傳送閘TRG上。
接著，形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區34及35。
接下來，將參照圖44、45A、45B、46C、46D等來闡述一後續步驟。圖44係該像素部分之一平面佈置圖，圖45A係一沿圖44中線XLVA-XLVA剖切之剖視圖，圖45B係一沿圖44中線XLVB-XLVB剖切之剖視圖，圖46C係一沿圖44中線XLVIC-XLVIC剖切之剖視圖，且圖46D係一沿圖44中線XLVID-XLVID剖切之剖視圖。在形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區之後，在該周邊電路部分中之源極-汲極區及諸如此類上形成一矽化層。在此步驟中，必要的係使該矽化層不形成於該像素電晶體部分、光電轉換部分21等上。出於此目的，在該矽化層之形成之前，形成一覆蓋像素電晶體部分17之第二矽化物阻斷膜72。在此步驟中，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於隔離區14上。在此步驟中，亦在浮動擴散部分FD上，形成第二矽化物阻斷膜72以與第一矽化物阻斷膜 71之開口137H之周邊重疊。接著，如同在第一實例中一樣，對該周邊電路部分中之MOS電晶體之閘極電極及源極-汲極區之該矽化步驟及該等後續步驟。
在上述製造方法之第一實例及第二實例中，當側壁33及53分別形成於像素部分12及周邊電路部分13中之閘極電極32及52之側壁上時，浮動擴散部分FD上之側壁膜137不由一抗蝕劑遮罩覆蓋。在其中側壁33及53藉由蝕刻而分別形成於閘極電極32及52之側壁上之情況下，蝕刻損壞可出現在浮動擴散部分FD中。
下文將闡述關於蝕刻損壞之考慮事項。舉例而言，如圖47中所示，當藉由蝕刻在每一閘極電極(未顯示)之側壁上形成側壁(未顯示)時，蝕刻損壞可出現在浮動擴散部分FD中。若蝕刻損壞出現在浮動擴散部分FD中，則在一包括於浮動擴散部分FD中之p-n接面中產生一洩漏路徑，從而增大FD白疵點數。
此處將闡述FD白疵點。光電轉換於該光電轉換部分中之電子被傳送至浮動擴散部分FD且被轉換至一電壓。在此種情況下，在其中浮動擴散部分FD中存在一洩漏路徑之情況下，即使浮動擴散部分FD中不存在光電轉換電子，洩漏電子亦輸出且以白斑點的形式出現。此稱作「FD白疵點」。
有時，使用一由一p型擴散層組成之隔離區16來分隔該等光電轉換部分(未顯示)與浮動擴散部分FD。當使用一p型擴散層來以此一方式分隔像素時，尤其，顯著增大FD白疵點數。舉例而言，此之一可能原因係在一用於活化源極-汲極區之處於1,000℃或更高下之熱處理期間之一雜質外擴散效應。舉例而言，由該熱處理期間之外擴散所散佈之雜質黏著於浮動擴散部分FD與由一p型擴散層組成之隔離區16之間。因而，形成一大的洩漏路徑，從而導致FD白疵點之產生之問題。換句話說，當一洩漏電流流向浮動擴散部分FD時，甚至在一暗 狀態下，亦看似如存在信號一般。因而，產生白疵點。看似如存在信號一般之原因如下。若上文所提及之洩漏出現在一從一其中重設浮動擴散部分FD之一電位之狀態到一對一信號電位之偵測之週期期間，則一因一洩漏電流而引起之電壓波動疊加於該重設電位上。
在上述實例中，已對其中一單一像素電晶體部分分享四個像素之結構進行了說明。同樣地，亦在其中一像素電晶體部分分享兩個像素之情況下或在其中一像素電晶體部分經形成以對應於一個像素之情況下，蝕刻損壞可出現在浮動擴散部分FD中。
3.第三實施例 [固態成像裝置之結構之實例]
下文將根據已參照圖1及2或圖3及4闡述之固態成像裝置1來闡述一其中蝕刻損壞不出現在浮動擴散部分FD中之結構。舉例而言，第一矽化物阻斷膜71經形成以覆蓋光電轉換部分21、傳送閘TRG、浮動擴散部分FD、以及重設電晶體RST之閘極電極32之一部分。在此種情況下，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於重設電晶體RST之閘極電極32上。
藉由形成第一矽化物阻斷膜71及第二矽化物阻斷膜72以具有上述結構，當形成側壁33及該周邊電路部分中之側壁(未顯示)時，浮動擴散部分FD亦由係一側壁膜之第一矽化物阻斷膜71覆蓋。相應地，在該等側壁之形成期間，蝕刻損壞不出現在浮動擴散部分FD中。
[固態成像裝置之結構之第三實例]
接下來，將對一具有其中一單一像素電晶體部分分享四個像素之結構之固態成像裝置之一第三實例進行說明，此固態成像裝置係參考圖40予以描述。將參照圖48、49A、49B、50C、50D等來闡述該固態成像裝置。圖48係一像素部分之一平面佈置圖，圖49A係一沿圖48中線XLIXA-XLIXA剖切之剖視圖，圖49B係一沿圖48中線XLIXB- XLIXB剖切之剖視圖，圖50C係一沿圖48中線LC-LC剖切之剖視圖，圖50D係一沿圖48中線LD-LD剖切之剖視圖。
一第一矽化物阻斷膜71經形成以覆蓋光電轉換部分21、傳送閘TRG及浮動擴散部分FD。在此種情況下，一第二矽化物阻斷膜72經形成以覆蓋一上面不以第二矽化物阻斷膜72與第一矽化物阻斷膜71重疊例如於隔離區14上之方式形成第一矽化物阻斷膜71之區。
相應地，當形成像素電晶體部分17中之側壁33及該周邊電路部分中之側壁(未顯示)時，浮動擴散部分FD亦由係一側壁膜之第一矽化物阻斷膜71覆蓋。此結構可防止在該等側壁之形成期間在浮動擴散部分FD中出現蝕刻損壞。另外，此結構可防止浮動擴散部分FD接收一外擴散效應。相應地，可抑制一洩漏路徑之產生，從而抑制FD白疵點之產生。因而，此結構可實現具有高影像品質之成像。
[固態成像裝置之結構之第四實例]
接下來，將對一具有其中一單一像素電晶體部分分享四個像素之結構之固態成像裝置之一第四實例進行說明，該固態成像裝置參照圖40來加以闡述。將參照圖51、52A、52B、53C、53D等來闡述該固態成像裝置。圖51係一像素部分之一平面佈置圖，圖52A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖52B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖53C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖53D係一沿圖51中線LIIID-LIIID剖切之剖視圖。
一第一矽化物阻斷膜71經形成以覆蓋光電轉換部分21、傳送閘TRG、浮動擴散部分FD、以及重設電晶體之源極-汲極區34。在此種情況下，一第二矽化物阻斷膜72經形成以覆蓋一上面不以第二矽化物阻斷膜72與第一矽化物阻斷膜71重疊例如於隔離區14及重設電晶體RST之閘極電極32上之方式形成第一矽化物阻斷膜71之區。
相應地，浮動擴散部分FD及連接至此浮動擴散部分FD之重設電 晶體RST之源極-汲極區34亦由係一側壁膜之第一矽化物阻斷膜71覆蓋。因此，當在該像素電晶體部分及該周邊電路部分(未顯示)中形成側壁時，可防止出現對浮動擴散部分FD及重設電晶體RST之源極-汲極區34之蝕刻損壞。此外，此結構可防止浮動擴散部分FD及重設電晶體RST之源極-汲極區34接收該外擴散效應。相應地，可抑制一洩漏路徑之產生，從而抑制FD白疵點之產生。因而，此結構可實現具有高影像品質之成像。
在該固態成像裝置之第三及第四實例中之每一者中，該周邊電路部分之結構相同於圖2或4中所示之結構。
4.第四實施例 [製造固態成像裝置之方法之第三實例]
接下來，將使用一製造一具有一其中一單一像素電晶體部分分享四個像素之結構之固態成像裝置之方法作為一實例來闡述一用於防止對一浮動擴散部分FD之蝕刻損壞之製造方法(第三實例)之要點。
當該像素電晶體部分由四個像素分享時，此固態成像裝置之結構不同於藉由該製造方法之上述第一實例製造而成之固態成像裝置，因為一浮動擴散部分形成於光電轉換部分之一配置之中心處且一傳送閘形成於該等光電轉換部分中之每一者與該浮動擴散部分之間。然而，此固態成像裝置之該製造過程之運作相同於第一實例之運作，只是該等光電轉換部分、該浮動擴散部分及該等傳送閘之佈置不同於第一實例中之佈置，且一側壁膜及一第二矽化物阻斷膜之圖案形狀不同於第一實例中之圖案形狀罷了。下文將闡述該方法之一部分。
首先，將參照圖54、55A、55B、56C、56D等來闡述一形成一側壁之步驟。圖54係一像素部分之一平面佈置圖，圖55A係一沿圖54中線LVA-LVA剖切之剖視圖，圖55B係一沿圖54中線LVB-LVB剖切之剖視圖，圖56C係一沿圖54中線LVIC-LVIC剖切之剖視圖，且圖56D 係一沿圖54中線LVID-LVID剖切之剖視圖。在形成一側壁膜137(第一矽化物阻斷膜71)之後，對側壁膜137實施回蝕刻以在一像素電晶體部分17之每一閘極電極32及一周邊電路部分中之每一閘極電極(未顯示)之側壁上形成側壁(未顯示)。在此種情況下，使側壁膜137留在該等光電轉換部分21及一浮動擴散部分FD(及傳送閘TRG)上。此乃因該等光電轉換部分21及該浮動擴散部分FD由一抗蝕劑遮罩(未顯示)覆蓋以使該等側壁之形成期間之蝕刻損壞不進入該等光電轉換部分21及該浮動擴散部分FD。換句話說，此方法不同於上文所述之製造方法之第一實例，只因為抗蝕劑遮罩138(參見圖25)經形成以延伸至該浮動擴散部分FD。在抗蝕劑遮罩138之形成之前的其他步驟相同於第一實例之步驟。應注意，在此級中尚未形成浮動擴散部分FD、源極-汲極區34及諸如此類。為了便於理解位置關係，浮動擴散部分FD及源極-汲極區34顯示於該等圖式中。
接著，形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區34及35。在此步驟中，由於浮動擴散部分FD由側壁膜137覆蓋，因此較佳與用於形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區之離子植入分開實施離子植入。
接下來，將參照圖57、58A、58B、59C、59D等來闡述一後續步驟。圖57係該像素部分之一平面佈置圖，圖58A係一沿圖57中線LVIIIA-LVIIIA剖切之剖視圖，圖58B係一沿圖57中線LVIIIB-LVIIIB剖切之剖視圖，圖59C係一沿圖57中線LIXC-LIXC剖切之剖視圖，且圖59D係一沿圖57中線LIXD-LIXD剖切之剖視圖。在形成像素部分12及該周邊電路部分(未顯示)中之電晶體之源極-汲極區之後，在該周邊電路部分中之源極-汲極區及諸如此類上形成一矽化層。在此步驟中，必要的係使該矽化層不形成於像素電晶體部分17、光電轉換部分21等上。出於此目的，在該矽化層之形成之前，形成一覆蓋像素電晶 體部分17之第二矽化物阻斷膜72。在此步驟中，第二矽化阻斷膜72經形成以與第一矽化物阻斷膜71重疊。此外，在其他部分中，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於一隔離區14上。接著，如同在第一實例中一樣，實施對該周邊電路部分中之閘極電極及源極-汲極區之該矽化步驟以及該等後續步驟。
相應地，當形成像素電晶體部分17中之側壁33及該周邊電路部分中之側壁(未顯示)時，浮動擴散部分FD亦由係該側壁膜之第一矽化物阻斷膜71覆蓋。此結構可防止在該等側壁之形成期間在浮動擴散部分FD中出現蝕刻損壞。另外，此結構可防止浮動擴散部分FD接收該外擴散效應。相應地，可抑制一洩漏路徑之產生，從而抑制FD白疵點之產生。因此，可製造一可實現具有高影像品質之成像之固態成像裝置。此外，在該矽化層之形成之前，像素電晶體部分17可由第二矽化物阻斷膜72覆蓋。
[製造固態成像裝置之方法之第四實施]
接下來，將使用一製造一具有一其中一單一像素電晶體部分分享四個像素之結構之固態成像裝置之方法作為一實例來闡述一用於防止對一浮動擴散部分FD之蝕刻損壞之製造方法(第四實例)之要點。
當該像素電晶體部分由四個像素分享時，此固態成像裝置之結構不同於藉由該製造方法之上述第一實例製造而成之固態成像裝置，因為一浮動擴散部分形成於光電轉換部分之一配置之中心處且一傳送閘形成於該等光電轉換部分中之每一者與該浮動擴散部分之間。然而，此固態成像裝置之製造過程之運作相同於第一實例之運作，只是該等光電轉換部分、該浮動擴散部分及該等傳送閘之配置不同於第一實例中之配置，且一側壁膜及一第二矽化物阻斷膜之圖案形狀不同於第一實例中之圖案形狀罷了。下文將闡述該方法之一部分。
首先，將參照圖60、61A、61B、62C、62D等來闡述一形成一側 壁之步驟。圖60係一像素部分之一平面佈置圖，圖61A係一沿圖60中線LXIA-LXIA剖切之剖視圖，圖61B係一沿圖60中線LXIB-LXIB剖切之剖視圖，圖62C係一沿圖60中線LXIIC-LXIIC剖切之剖視圖，且圖62D係一沿圖60中線LXIID-LXIID剖切之剖視圖。在形成一側壁膜137(第一矽化物阻斷膜71)之後，對側壁膜137實施回蝕刻以在一像素電晶體部分17之每一閘極電極32及一周邊電路部分中之每一閘極電極(未顯示)之側壁上形成側壁(未顯示)。在此種情況下，使側壁膜137留在光電轉換部分21、一浮動擴散部分FD(及傳送閘TRG)以及一重設電晶體RST之一源極-汲極區34上。此乃因光電轉換部分21、該浮動擴散部分FD及重設電晶體RST之源極-汲極區34由一抗蝕劑遮罩(未顯示)覆蓋以使該等側壁之形成期間的蝕刻損壞不進入光電轉換部分21、該浮動擴散部分FD(及傳送閘TRG)以及重設電晶體RST之源極-汲極區34。換句話說，此方法不同於上文所述之製造方法之第一實例，只因為抗蝕劑遮罩138(參見圖25)經形成以延伸至浮動擴散部分FD、重設電晶體RST之源極-汲極區34及重設電晶體RST之閘極電極32之一部分。在抗蝕劑遮罩138之形成之前的其他步驟相同於第一實例之步驟。應注意，在此級中尚未形成浮動擴散部分FD、源極-汲極區34及諸如此類。為了便於理解位置關係，浮動擴散部分FD及源極-汲極區34顯示於該等圖式中。
接著，形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區34及35。在此步驟中，由於浮動擴散部分FD及重設電晶體RST之源極-汲極區34由側壁膜137覆蓋，因此較佳與用於形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區之離子植入分開實施離子植入。
接下來，將參照圖63、64A、64B、65C、65D等來闡述一後續步驟。圖63係該像素部分之一平面佈置圖，圖64A係一沿圖63中線 LXIVA-LXIVA剖切之剖視圖，圖64B係一沿圖63中線LXIVB-LXIVB剖切之剖視圖，圖65C係一沿圖63中線LXVC-LXVC剖切之剖視圖，且圖65D係一沿圖63中線LXVD-LXVD剖切之剖視圖。在形成該像素部分及該周邊電路部分中之電晶體之源極-汲極區之後，在該周邊電路部分中之源極-汲極區及諸如此類上形成一矽化層。在此步驟中，必要的係使該矽化層不形成於像素電晶體部分17、光電轉換部分21等上。出於此目的，在該矽化層之形成之前，形成一覆蓋像素電晶體部分17之第二矽化物阻斷膜72。在此步驟中，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊。在此步驟中，由於第一矽化物阻斷膜71經形成以延伸至重設電晶體RST之閘極電極32之該部分，因此第二矽化物阻斷膜72可經形成以與第一矽化物阻斷膜71重疊於重設電晶體RST之閘極電極32上。此外，在其他部分中，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於一隔離區14上。接著，如在第一實例中一樣，實施對該周邊電路部分中之MOS電晶體之閘極電極及源極-汲極區之該矽化步驟及該等後續步驟。
相應地，當形成像素部分17中之側壁33及該周邊電路部分中之該等側壁(未顯示)時，浮動擴散部分FD亦由係該側壁膜之第一矽化物阻斷膜71覆蓋。此結構可防止在該等側壁之形成期間在浮動擴散部分FD中出現蝕刻損壞。另外，此結構可防止浮動擴散部分FD接收一外擴散效應。相應地，可抑制一洩漏路徑之產生，從而抑制FD白疵點之產生。因此，可製造一可實現具有高影像品質之成像之固態成像裝置。此外，在該矽化層之形成之前，像素電晶體部分17可由第二矽化物阻斷膜72覆蓋。
[對固態成像裝置及其製造方法之第三實例及第四實例之修改]
在其中四個像素由一單一像素電晶體部分17分享之第三實例及第四實例之結構中，光電轉換部分21周圍之元件隔離係使用一雜質擴 散層(P+型擴散層)而達成，且像素電晶體部分17周圍之元件隔離係藉由一淺溝槽隔離(STI)結構而達成。另一選擇係，例如，如圖66中所示，光電轉換部分21周圍之元件隔離及像素電晶體部分17周圍之元件隔離可藉由一由一雜質擴散層(P+型擴散層)組成之隔離區16而形成。在此種情況下，第一矽化物阻斷膜71可如同在第三實例、第四實例及諸如此類中一樣形成。第二矽化物阻斷膜72亦可如同在第三實例、第四實例及諸如此類中一樣形成。
[對固態成像裝置及其製造方法之第一實例之修改]
在圖5A中所示之結構中，光電轉換部分21周圍之元件隔離及該像素電晶體部分周圍之元件隔離係藉由一淺溝槽隔離(STI)結構而達成。另一選擇係，例如，如圖67至69B中所示，光電轉換部分21周圍之元件隔離及像素電晶體部分17周圍之元件隔離可藉由一由一雜質擴散層(P+型擴散層)組成之隔離區16而達成。在此種情況下，第一矽化物阻斷膜71形成於光電轉換部分21、傳送閘TRG、浮動擴散部分FD、重設電晶體RST之源極-汲極區34及重設電晶體RST之閘極電極32之一部分上。第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊。在此種情況下，由於第一矽化物阻斷膜71形成於重設電晶體RST之閘極電極32之該部分上，因此第二矽化物阻斷膜72可經形成以與第一矽化物阻斷膜71重疊於重設電晶體RST之閘極電極32上。此外，在其他部分中，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於隔離區16上。圖68係一沿圖67中線LXVIII-LXVIII剖切之剖視圖，且圖69A及69B係沿圖67中線LXIX-LXIX剖切之剖視圖。
在製造一固態成像裝置之方法之第三及第四實例中之每一者中，該周邊電路部分之結構相同於上述製造方法之第一實例之結構。
[製造固態成像裝置之方法之詳細實例]
接下來，將參照圖70A至93D之剖視圖來闡述一製造一具有一其 中一單一像素電晶體部分分享四個像素之結構之固態成像裝置之方法之一詳細實例。此方法係一製造參照圖51之一像素部分之平面佈置圖所述之結構之方法。圖70A、72A、74A、76A、78A、80A、82A、84A、86A、88A、90A及92A係沿圖51中線LIIA-LIIA剖切之剖視圖。圖70B、72B、74B、76B、78B、80B、82B、84B、86B、88B、90B及92B係沿圖51中線LIIB-LIIB剖切之剖視圖。圖71C、73C、75C、77C、79C、81C、83C、85C、87C、89C、91C及93C係沿圖51中線LIIIC-LIIIC剖切之剖視圖。圖71D、73D、75D、77D、79D、81D、83D、85D、87D、89D、91D及93D係沿圖51中線LIIID-LIIID部分之剖視圖。
首先，實施圖6至12中所示之步驟。舉例而言，使用一矽基板作為一半導體基板11。在一像素電晶體部分之周邊處形成第一隔離區14，並形成一周邊電路部分13中之第二隔離區15。接下來，儘管未顯示於圖6至12中，但在半導體基板11中形成一p井及一n井。進一步實施通道離子植入。此外，實施用於形成光電轉換部分中之光電二極體之離子植入以形成p型區。舉例而言，對上面形成光電轉換部分之半導體基板之表面實施硼(B)之離子植入，並使用砷(As)或磷(P)在深區中實施離子植入以形成若干n型區，該等n型區形成一與該等p型區之一下部分之接面。因此，形成包括一p-n接面之該等光電轉換部分。
接下來，將參照70A、70B、71C、71D等來進行說明。圖70A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖70B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖71C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖71D係一沿圖51中線LIIID-LIIID剖切之剖視圖。在半導體基板11上形成一犧牲氧化層151。接著，在犧牲氧化層151上形成一抗蝕劑遮罩152。抗蝕劑遮罩152具有提供於形成於光電轉換部分21周圍之隔離區上之開口153。特定而言，抗蝕劑遮罩152覆蓋光電轉換部分21 及其中形成傳送閘、一浮動擴散部分及像素電晶體部分之區域。接下來，使用抗蝕劑遮罩152作為一離子植入遮罩在半導體基板11中實施離子植入以形成p+型隔離區16。在此離子植入中，例如，使用硼(B)作為一離子植入種類，並將劑量設定為介於1×1012至1×1013 cm-2之範圍內。將植入能量設定為介於10至30 keV之範圍內。該離子植入可根據深度以多級來實施。因而，光電轉換部分21由隔離區16彼此分隔開，且由隔離區14與一形成一重設電晶體、一放大電晶體、一選擇電晶體及諸如此類之像素電晶體部分形成區分隔開。儘管未顯示於該等圖式中，但該周邊電路部分由第二隔離區15分隔開，如上文所述。
接著，移除抗蝕劑遮罩152，並進一步移除犧牲氧化層151。該圖式顯示一就在移除抗蝕劑遮罩152之前的狀態。
接下來，將參照72A、72B、73C、73D等來進行說明。圖72A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖72B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖73C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖73D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖72A至73D中所示，在半導體基板11上形成一閘極絕緣膜31，並進一步在閘極絕緣膜31上形成一閘極電極形成膜131。在此步驟中，儘管未顯示於該等圖式中，但如圖14中所示，亦在周邊電路部分13中之半導體基板11上形成一閘極絕緣膜51，並在閘極絕緣膜51上形成閘極電極形成膜131。閘極電極形成膜131係藉由一LP-CVD方法來沈積多晶矽而形成。所沈積膜厚度在一90-nm節點中介於150至200 nm之範圍內，但其取決於技術節點。該膜厚度趨於針對第一節點而減小，此乃因從該過程之可控性之觀點出發通常不增大一閘極長寬比。作為一對抗閘極空乏之措施，可使用矽鍺(SiGe)來代替多晶矽。閘極空乏係指下面一個問題：因一閘極氧化物膜之厚度減小，故不僅該閘極氧化物膜之實體厚度之一效應而且該閘極多晶矽中之一空乏層之厚度之一效應不可 忽視，且因此不減小該閘極氧化物膜之一有效厚度，從而使電晶體效能退化。
接下來，將參照74A、74B、75C、75D等來進行說明。圖74A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖74B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖75C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖75D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖74A至75D中所示，採取一對抗閘極空乏之措施。首先，在周邊電路部分13中之一p-MOS電晶體形成區上形成一抗蝕劑遮罩132(參見圖16)，並將一n型雜質摻雜至該n-MOS電晶體形成區中之閘極電極形成膜131中。此摻雜係藉由例如磷(P)或砷(As)之離子植入來實施。所植入離子量介於約1×1015至1×1016 cm-2之範圍內。隨後移除抗蝕劑遮罩132。接下來，儘管未顯示於該等圖式中，但在該n-MOS電晶體形成區上形成一抗蝕劑遮罩(未顯示)，並將一p型雜質摻雜至該p-MOS電晶體形成區中之閘極電極形成膜131中。此摻雜係藉由例如硼(B)、二氟化硼(BF2)或銦(In)之離子植入來實施。所植入之離子量介於約1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。可首先實施前者植入或後者植入。在上述離子植入中之每一者中，為了防止由該離子植入所引入之雜質抵達該閘極絕緣膜正下方，可組合氮(N2)之離子植入。
接下來，將參照76A、76B、77C、77D等來進行說明。圖76A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖76B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖77C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖77D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖76A至77D中所示，在閘極電極形成膜131上形成一用於形成閘極電極之抗蝕劑遮罩(未顯示)。使用此抗蝕劑遮罩作為一蝕刻遮罩藉由反應離子蝕刻來對閘極電極形成膜131進行蝕刻處理以形成像素部分12中之MOS電晶體之閘極電極32、傳送閘TRG及周邊電路部分13中之MOS電 晶體之閘極電極52(參見圖18)。接著，氧化閘極電極32及閘極電極52(參見圖18)之表面以形成一氧化物膜133。氧化物膜133之厚度例如介於1至10 nm之範圍內。氧化物膜133不僅形成於該等側壁上而且形成於閘極電極32及52中之每一者之頂表面上。此外，在上述氧化步驟中修圓閘極電極32及52之邊緣部分具有一改善該氧化物膜之崩潰電壓之效應。另外，可藉由實施熱處理來減小蝕刻損壞。此外，在對閘極電極之上述處理中，即使移除形成於光電轉換部分21上之閘極絕緣膜，氧化物膜133亦形成於光電轉換部分21上。因此，當在下一個微影步驟中形成一抗蝕劑膜時，該抗蝕劑膜不直接形成於一矽表面上，從而防止因此抗蝕劑而引起之污染。相應地，針對像素部分12中之光電轉換部分21，此結構充當一對抗白疵點之措施。
接下來，將參照78A、78B、79C、79D等來進行說明。圖78A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖78B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖79C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖79D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖78A至79D中所示，形成像素部分12之MOS電晶體之LDD區38、39等及周邊電路部分13之MOS電晶體之LDD區61、62、63、64等(參見圖20)。
首先，至於形成於周邊電路部分13中之NMOS電晶體，在半導體基板11中之閘極電極52(52N)中之每一者之兩側處形成凹處擴散層65及66(參見圖20)。此等凹處擴散層65及66係藉由使用例如二氟化硼(BF2)、硼(B)或銦(In)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1012至1×1014 cm-2之範圍內。此外，LDD區61及62形成於半導體基板11中之閘極電極52(52N)中之每一者之兩側處。LDD區61及62係藉由使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1013至1×1015 cm-2之範圍內。
至於形成於像素部分12中之MOS電晶體，LDD區38及39形成於半導體基板11中之閘極電極32中之每一者之兩側處。LDD區38及39係藉由使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1013至1×1015 cm-2之範圍內。另外，可形成若干凹處擴散層。至於形成於像素部分12中之MOS電晶體，從減小步驟數之觀點出發，可不形成該等LDD。另一選擇係，用於形成形成於像素部分12中之MOS電晶體之LDD區之離子植入亦可起形成於周邊電路部分13中之MOS電晶體之LDD離子植入的作用。
至於形成於周邊電路部分13中之PMOS電晶體，在半導體基板11中之閘極電極52(52P)中之每一者之兩側處形成凹處擴散層67及68(參見圖20)。此等凹處擴散層67及68係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1012至1×1014 cm-2之範圍內。此外，LDD區63及64形成於半導體基板11中之閘極電極52(52P)中之每一者之兩側處。LDD區63及64係使用例如二氟化硼(BF2)、硼(B)或銦(In)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1013至1×1015 cm-2之範圍內。
在該周邊電路部分中之NMOS電晶體及PMOS電晶體之凹處離子植入之前，可藉由進行鍺(Ge)之離子植入來實施預非晶化作為一用於抑制植入中之通道效應之技術。此外，為了減小可造成瞬時增強擴散(TED)或諸如此類之植入瑕疵數，可在該等LDD區之形成之後添加在一介於約800℃至900℃之範圍內的溫度下之快速熱退火(RTA)。
接下來，將參照80A、80B、81C、81D等來進行說明。圖80A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖80B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖81C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖81D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖80A至81B中所示，在像素部分12之整個表面及周邊電路部分13上形成一氧 化矽(SiO2)膜134(參見圖22)。此氧化矽膜134係藉由沈積一非摻雜矽化玻璃(NSG)膜、一低壓原矽酸四乙酯(LP-TEOS)膜、一高溫氧化(HTO)膜或類似膜而形成。氧化矽膜134經形成以具有一介於例如5至20 nm之範圍內的厚度。接下來，在氧化矽膜134上形成氮化矽膜135。此氮化矽膜135係由例如一藉由LPCVD而形成之氮化矽膜組成。其厚度介於例如10至100 nm之範圍內。氮化矽膜135可係一藉由一可用以在一低溫下形成該膜之原子層沈積方法而形成之ALD氮化矽膜。在像素部分12中之光電轉換部分21上，因沈積於氮化矽膜135正下方之氧化矽膜134之厚度減小，故防止光反射，且因此光電轉換部分21之感光度變高。接下來，視需要在氮化矽膜135上沈積一係一第三層之氧化矽(SiO2)膜136。此氧化矽膜136係藉由沈積一NSG膜、一LP-TEOS膜、一HTO膜或類似膜而形成。氧化矽膜136經形成以具有一介於例如10至100 nm之範圍內的厚度。
相應地，形成一側壁膜137作為一具有氧化矽膜136/氮化矽膜135/氧化矽膜134之結構之三層式膜。另一選擇係，側壁膜137可係一具有氮化矽膜/氧化矽膜之結構之兩層式膜。下文將闡述具有該三層式結構之側壁膜137之一情形。
接下來，將參照82A、82B、83C、83D等來進行說明。圖82A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖82B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖83C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖83D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖82A至83B中所示，對提供作為該頂層之氧化矽膜136實施回蝕刻以使氧化矽膜136僅留在閘極電極32及52(參見圖24)中之每一者、傳送閘TRG及諸如此類之側部分上。該回蝕刻係藉由例如反應離子蝕刻(RIE)來實施。在此回蝕刻中，使用氮化矽膜135來止擋蝕刻。由於該等蝕刻由氮化矽膜135以此方式止擋，因此可減小像素部分12中之光電轉換 部分21上之蝕刻損壞，且因此可減小白疵點數。
接下來，參照84A、84B、85C、85D等來進行說明。圖84A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖84B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖85C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖85D係一沿圖51中線LIIID-LIIID剖切之剖視圖。如圖84A至85B中所示，在像素部分12中及傳送閘TRG上之光電轉換部分21之整個表面、一其中形成該浮動擴散部分之區、該重設電晶體之LDD區38及該重設電晶體之閘極電極32之一部分上形成一抗蝕劑遮罩138。接下來，對氮化矽膜135及氧化矽膜134實施回蝕刻以形成一位於閘極電極32中之每一者之側壁上之第一側壁33及一位於閘極電極52(參見圖26)中之每一者之側壁上之第二側壁53(參見圖26)，第一側壁33及第二側壁53係由氧化矽膜134、氮化矽膜135及氧化矽膜136組成。在此步驟中，光電轉換部分21、其中形成該浮動擴散區之區、以及位於一其中形成該重設電晶體之源極-汲極區之區上之氮化矽膜135及氧化矽膜134因其由抗蝕劑遮罩138覆蓋而未被蝕刻。相應地，蝕刻損壞不出現在光電轉換部分21、其中形成該浮動擴散部分之區、以及其中形成該重設電晶體之源極-汲極區之區上。
接下來，參照86A、86B、87C、87D等來進行說明。圖86A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖86B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖87C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖87D係一沿圖51中線LIIID-LIIID剖切之剖視圖。首先，如圖28中所示，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成周邊電路部分13中之NMOS電晶體之區中。使用該抗蝕劑藉由離子植入在欲形成周邊電路部分13中之NMOS電晶體之區中形成深源極-汲極區54(54N)及55(55N)。特定而言，源極-汲極區54N及55N形成於半導體基板11中之閘極電極52中之每一者之兩側處，而LDD區 61、62等位於其之間。源極-汲極區54N及55N係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。
接下來，如圖86A至87B中所示，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成像素部分12中之NMOS電晶體之區中。使用該抗蝕劑遮罩藉由離子植入在欲形成像素部分12中之NMOS電晶體之區中形成深源極-汲極區34及35以及一浮動擴散部分FD。特定而言，源極-汲極區34及35形成於半導體基板11中之閘極電極32中之每一者之兩側處，而LDD區38、39等位於其之間。源極-汲極區34及35係使用例如砷(As)或磷(P)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。此離子植入亦可起用於形成周邊電路部分13中之NMOS電晶體之源極-汲極區54N及55N之離子植入的作用。重設電晶體RST之源極-汲極區34係藉由經由氧化矽膜134及氮化矽膜135所實施之離子植入而形成。因此，可單獨地實施此部分之離子植入。
接下來，如圖28中所示，形成一具有開口之抗蝕劑遮罩(未顯示)，該等開口設置於其中欲形成周邊電路部分13中之PMOS電晶體之區中。使用該抗蝕劑遮罩藉由離子植入在欲形成周邊電路部分13中之PMOS電晶體之區中形成深源極-汲極區54(54P)及55(55P)。特定而言，源極-汲極區54P及55P形成於半導體基板11中之閘極電極52中之每一者之兩側處，而LDD區63、64等位於其之間。源極-汲極區54P及55P係使用例如硼(B)或二氟化硼(BF2)作為一離子植入種類藉由離子植入而形成，且其劑量設定為例如介於1×1015至1×1016 cm-2之範圍內。隨後移除該抗蝕劑遮罩。
接下來，對該等源極-汲極區實施活化退火。此活化退火係在一介於例如約800℃至1,100℃之溫度下實施。針對此活化退火，可使用 一快速熱退火(RTA)設備、一尖峰式RTA設備或類似設備。
在對該等源極-汲極區進行活化退火之前，將覆蓋光電轉換部分21之側壁膜137與由像素部分12中之MOS電晶體之閘極電極32上之側壁膜137組成之側壁33分隔開。此結構防止一因相關技術中所述之應力記憶技術(SMT)而引起之應力之退化。相應地，可抑制白疵點、隨機雜訊及諸如此類。此外，光電轉換部分21由側壁膜137覆蓋，且在用於形成該等源極-汲極區之離子植入中所使用之抗蝕劑遮罩形成於光電轉換部分21上，而側壁膜137位於其之間。換句話說，該抗蝕劑遮罩不直接形成於光電轉換部分21之表面上。因此，光電轉換部分21不被該抗蝕劑中之污染物污染，從而抑制白疵點數、暗電流及諸如此類之增大。另外，用於形成該等源極-汲極區之離子植入並非係一經由一膜之離子植入，且因此可設定該等源極-汲極區之深度同時保證該表面處之一高濃度。因此，可抑制該等源極-汲極區之串聯電阻之增大。此外，覆蓋光電轉換部分21、浮動擴散部分FD及重設電晶體之源極-汲極區34之側壁膜137在後續步驟中用作一第一矽化物阻斷膜71，源極-汲極區34經由佈線(未顯示)或諸如此類連接至浮動擴散部分FD。
接下來，將參照88A、88B、89C、89D等來進行說明。圖88A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖88B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖89C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖89D係一沿圖51中線LIIID-LIIID剖切之剖視圖。首先，如圖88A至89D中所示，在像素部分12之整個表面及周邊電路部分13上形成一第二矽化物阻斷膜72(參見圖30)。第二矽化物阻斷膜72係由一包括一氧化矽(SiO2)膜140及氮化矽膜139之堆疊膜組成。舉例而言，氧化矽膜140經形成以具有一介於例如5至40 nm之範圍內的厚度，且氮化矽膜139經形成以具有一介於例如5至60 nm之範圍內的厚度。氧化 矽膜140係由一NSG膜、一LP-TEOS膜、一HTO膜或類似膜組成。氮化矽膜139係由一ALD-SiN膜、一氮化電漿膜、一LP-SiN膜或類似膜構成。若該兩個膜之沈積溫度為高，則硼之去活化出現在PMOSFET之閘極電極中。因而，該等PMOSFET之一電流驅動能力因閘極空乏而降低。相應地，氧化矽膜140及氮化矽膜139之沈積溫度較佳低於側壁膜137之沈積溫度。該沈積溫度較佳例如處於700℃或更低下。
接下來，將參照90A、90B、91C、91D等來進行說明。圖90A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖90B係一沿圖51中線LIIB-LIIB剖切之剖視圖，圖91C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖91D係一沿圖51中線LIIID-LIIID剖切之剖視圖。首先，如圖90A至91D中所示，形成一抗蝕劑遮罩141以大致覆蓋其中形成像素部分12中之MOS電晶體之區。使用此抗蝕劑遮罩141作為一蝕刻遮罩藉由蝕刻來移除位於像素部分12中及周邊電路部分13上之光電轉換部分21、浮動擴散部分FD、(及傳送閘TRG)、重設電晶體之源極-汲極區34、及重設電晶體之閘極電極32之一部分上之第二矽化物阻斷膜72(參見圖32)。相應地，第二矽化物阻斷膜72經形成以與第一矽化物阻斷膜71重疊於重設電晶體之閘極電極32上及圖91D中所示之隔離區14之後側處。由此，自該頂層，氮化矽膜135及氧化矽134按此次序位於光電轉換部分21上，且因此可防止光譜漣波。相反地，若未執行上述蝕刻，自該頂層，氮化矽膜139、氧化矽膜140、氮化矽膜135及氧化矽膜134按此次序位於光電轉換部分21上。在此種情況下，入射光經受多次反射，從而使光譜漣波特性退化。由於使該等漣波特性退化，因此晶片-晶片光譜變化增大。為了解決此問題，在此實施例中，故意移除光電轉換部分21上之第二矽化物阻斷膜72。
接下來，將參照92A、92B、93C、93D等來進行說明。圖92A係一沿圖51中線LIIA-LIIA剖切之剖視圖，圖92B係一沿圖51中線LIIB- LIIB剖切之剖視圖，圖93C係一沿圖51中線LIIIC-LIIIC剖切之剖視圖，且圖93D係一沿圖51中線LIIID-LIIID剖切之剖視圖。首先，如圖34中所示，分別在周邊電路部分13中之MOS電晶體50中之每一者之源極-汲極區54及55以及閘極電極52上形成矽化層56、57及58。矽化層56、57及58係由矽化鈷(CoSi2)、矽化鎳(NiSi)、矽化鈦(TiSi2)、矽化鉑(PtSi)、矽化鎢(WSi2)或諸如此類組成。將闡述矽化鎳之形成之一實例作為矽化層56、57及58之形成之一實例。首先，在整個表面上形成一鎳(Ni)膜。此鎳膜係使用一濺鍍設備或類似設備而形成以具有一例如10 nm之厚度。接著，在一介於約300℃至400℃之範圍內的溫度下實施一退火處理以使該鎳膜與作為該下伏層之矽起反應，從而形成一矽化鎳層。隨後藉由濕蝕刻來移除未起反應的鎳。藉由此濕蝕刻，矽化層56、57及58以一自動對準方式僅形成於矽或多晶矽表面上而不形成於該等絕緣膜上。接著，在一介於約500℃至600℃之範圍內的溫度下再次實施一退火處理以穩定該矽化鎳層。在上述矽化步驟中，如圖92A至93D中所示，由於像素部分12由第一矽化物阻斷膜71及第二矽化物阻斷膜72覆蓋，因此該矽化物不形成於像素部分12上。此結構用來防止由構成光電轉換部分21上之矽化物之金屬之擴散而引起之白疵點數及暗電流之增大。相應地，除非像素部分12中之MOS電晶體之源極-汲極區34及35之表面具有一高雜質濃度，否則接觸電阻顯著增大。此實施例係有利的，因為可相對抑制接觸電阻之增大，此乃因源極-汲極區34及35之表面可具有一高雜質濃度。
接著，如同在參照圖35及36之說明中一樣，在像素部分12之整個表面及周邊電路部分13上形成一蝕刻止擋膜74。蝕刻止擋膜74係由例如氮化矽膜組成。此氮化矽膜具有一使在用於形成接觸孔之蝕刻期間之過蝕刻最小化之效應。此外，此氮化矽膜具有一抑制因蝕刻損壞而引起之接面洩漏之增大之效應。
接著，如同在參照圖37及38之說明中一樣，在蝕刻止擋膜74上形成一層間絕緣膜76。層間絕緣膜76係由例如氧化矽膜組成且具有一例如介於100至1,000 nm之範圍內的厚度。接下來，平坦化層間絕緣膜76之表面。此平坦化係藉由例如化學機械研磨(CMP)來實施。接下來，形成一用於形成接觸孔之抗蝕劑遮罩(未顯示)。接著，藉由例如蝕刻像素部分12中之層間絕緣膜76、蝕刻止擋膜74及第二矽化物阻斷膜72來形成接觸孔77、78及79。同樣地，在周邊電路部分13中形成接觸孔81及82。在像素部分12中，作為一實例，分別抵達傳送閘TRG、重設電晶體RST之閘極電極32及放大電晶體Amp之閘極電極32之接觸孔77、78及79顯示於圖37中。在周邊電路部分13中，作為一實施，分別抵達一N通道(Nch)低崩潰電壓電晶體之源極-汲極區55及一P通道(Pch)低崩潰電壓電晶體之源極-汲極區55之接觸孔81及82顯示於圖38中。然而，亦同時形成抵達其他電晶體之閘極電極及源極-汲極區之接觸孔，但其未顯示於該等圖式中。
接下來，在接觸孔77至79、81及82中之每一者內部形成一塞柱85，而一黏著層(未顯示)及一障壁金屬層84位於其之間。作為該黏著層，例如，使用一鈦(Ti)膜或一鉭(Ta)膜。作為障壁金屬層84，例如，使用一氮化鈦膜或一氮化鉭膜。塞柱85可由例如鎢(W)、鋁(Al)或銅(Cu)組成。舉例而言，當使用銅(Cu)作為塞柱85時，例如，使用一鉭膜作為該黏著層並使用一氮化鉭膜作為障壁金屬層84。接著，儘管未顯示於該等圖式中，但形成多層佈線。若必要，可使佈線層數減至兩層、三層、四層等等。
接下來，如圖39之像素部分之剖視圖中所示，可在光電轉換部分21上形成一波導23。另外，為了將入射光聚焦至光電轉換部分21，可形成一聚焦透鏡25。可在波導23與聚焦透鏡25之間形成一用於光譜分離光之濾色片27。
在製造一固態成像裝置之上述方法(第四實例)中，當形成像素電晶體部分17中之側壁33及該周邊電路部分中之側壁53時，浮動擴散部分FD亦由側壁膜137(第一矽化物阻斷膜71)覆蓋。相應地，該等側壁之形成期間之蝕刻損壞不出現在浮動擴散部分FD中。此外，可防止浮動擴散部分FD上之外擴散效應。因而，可抑制隔離區16與浮動擴散部分FD之間的一洩漏路徑之產生，從而抑制FD白疵點之產生。相應地，可製造一可實現具有高影像品質之成像之固態成像裝置。另外，像素部分12由兩層(亦即，由相同於側壁膜137之膜組成之第一矽化物阻斷膜71及由一不同於第一矽化物阻斷膜71之膜組成之第二矽化物阻斷膜72)覆蓋。相應地，像素部分12中之MOS電晶體不由一單一矽化物阻斷膜完全覆蓋。因而，可減小隨機雜訊且可減小白疵點數及暗電流。
在對上述實施例之說明中，在一n型基板中形成一p井，且光電轉換部分21之光電二極體包括自該頂層按彼次序之一P+層及一N+層。另一選擇係，可在一p型基板中形成一n井，且光電轉換部分21之光電二極體可包括自該頂層按彼次序之一N+層及一P+層。
現將闡述該固態成像裝置之像素電晶體部分17中之重設電晶體RST、放大電晶體Amp及選擇電晶體SEL。
在重設電晶體RST中，一汲極電極(源極-汲極區35)連接至一重設線(未顯示)，且一源極電極(源極-汲極區34)連接至浮動擴散部分FD。在信號電荷自光電轉換部分21傳送至浮動擴散部分FD之前，一重設脈衝供應至一閘極電極，且由此，重設電晶體RST將浮動擴散部分FD之電位重設至一重設電壓。
在放大電晶體Amp中，一閘極電極32連接至浮動擴散部分FD，且一汲極電極(源極-汲極區34)連接至一像素電力供應Vdd。放大電晶體Amp輸出在重設電晶體RST之重設之後所獲得之浮動擴散部分FD之 電位作為一重設位準，並進一步輸出一在該等信號電荷由一傳送電晶體TRG傳送之後所獲得之浮動擴散部分FD之電位作為一信號位準。
在選擇電晶體SEL中，例如，一汲極電極(源極-汲極區34)連接至放大電晶體Amp之一源極電極(源極-汲極區35)，且一源極電極(源極-汲極區35)連接至一輸出信號線(未顯示)。當一選擇脈衝供應至一閘極電極32時，選擇電晶體SEL轉至一導通狀態並將一自放大電晶體Amp之信號輸出輸出至輸出信號線(未顯示)同時使一像素處於一選定狀態下。選擇電晶體SEL可經組態以連接於像素電力供應Vdd與放大電晶體Amp之汲極電極之間。
5.第五實施例 [成像裝置之結構之實例]
接下來，將參照圖94之一方塊圖來闡述一根據本發明之一實施例之成像裝置。此成像裝置包括一根據本發明之一實施例之固態成像裝置。
如圖94中所示，一成像裝置200包括一提供有一固態成像裝置(未顯示)之成像單元201。一用於形成一影像之成像光學系統202提供於成像單元201之一光聚焦側處。一信號處理單元203(其包括一用於驅動成像單元201之驅動電路、一用於處理在該固態成像裝置中光電轉換至一影像之信號之信號處理電路及諸如此類)連接至成像單元201。由信號處理單元203處理之影像信號可由一影像儲存單元(未顯示)儲存。在此成像裝置200中，上述實施例中之任何一者中所述之固態成像裝置1可用作該固態成像裝置。
由於根據本發明之一實施例之成像裝置200包括根據本發明之一實施例之固態成像裝置1，因此令人滿意地保證每一像素之光電轉換部分之感光度，如上文所述。相應地，根據本發明之一實施例之成像裝置200係有利的，因為可改善像素特性，例如，如減小白疵點數及 暗電流。
根據本發明之一實施例之成像裝置200之結構不僅限於上文所述之結構。根據本發明之一實施例之成像裝置200可適用於包括固態成像裝置在內的任何成像裝置。
成像裝置200可製造呈一單晶片之形式或呈一具有一其中整體封裝一成像單元與一信號處理單元或一光學系統之成像功能組件之模組之形式。根據本發明之一實施例之固態成像裝置亦可適用於此一成像裝置。在此一情況下，可在該成像裝置中實現一高影像品質。在本文中，術語「成像裝置」係指例如一相機或一具有一成像功能組件之可攜式裝置。術語「成像」不僅係指藉助一相機之正常成像而且係指廣義上的指紋偵測等等。
本申請案含有與以下專利申請案中所揭示之標的物相關之標的物：2008年8月1日在日本專利局提出申請之日本優先權專利申請案JP 2008-199518；2008年8月1日在日本專利局提出申請之日本優先權專利申請案JP 2008-199519；及2009年2月20日在日本專利局提出申請之日本優先權專利申請案JP 2009-037557，其全部內容以引用方式據此併入本文中。
熟習此項技術者應瞭解，可視設計要求及其他因素而作出各種修改、組合、子組合及變更，只要其歸屬於隨附申請專利範圍及其等效範圍之範疇內即可。
1‧‧‧固態成像裝置
1A‧‧‧固態成像裝置
11‧‧‧半導體基板
12‧‧‧像素部分
14‧‧‧第一隔離區
21‧‧‧光電轉換部分
32‧‧‧閘極電極
33‧‧‧第一側壁
34‧‧‧源極-汲極區
35‧‧‧源極-汲極區
71‧‧‧第一矽化物阻斷膜
72‧‧‧第二矽化物阻斷膜
FD‧‧‧浮動擴散部分
TRG‧‧‧傳送閘
RST‧‧‧重設電晶體
Amp‧‧‧放大電晶體
SEL‧‧‧選擇電晶體

Claims (9)

  1. 一種固態成像裝置，其包含：一半導體基板；一具有在該半導體基板上之複數個像素之像素部份，每一像素部份具有一或多個光電二極體及一或多個電晶體，該等電晶體之至少一者具有一在其之一閘極上之矽化物阻斷膜。
  2. 如請求項1之固態成像裝置，其中該等電晶體之每一者具有一在其之一閘極上之矽化物阻斷膜。
  3. 如請求項1之固態成像裝置，其中該半導體基板進一步包括由另一矽化物阻斷膜所覆蓋之一浮動擴散部分。
  4. 如請求項1之固態成像裝置，其中：該等電晶體之一者係一重設電晶體且為一金屬氧化物半導體電晶體，且該重設電晶體之一雜質擴散層由另一矽化物阻斷膜所覆蓋。
  5. 如請求項1之固態成像裝置，其中該第一矽化物阻斷膜與該第二矽化物阻斷膜重疊之部分係設置於該像素部分中。
  6. 一種固態成像裝置，其包含：一半導體基板；一具有在該半導體基板上之至少一個像素之像素部份，該像素具有一或多個光電二極體及一或多個電晶體，該等電晶體之至少一者具有一在其之一閘極上之第一矽化物阻斷膜。
  7. 如請求項6之固態成像裝置進一步包含一由一第二矽化物阻斷膜所覆蓋之電荷累積區域。
  8. 如請求項7之固態成像裝置，其中：該等電晶體之一者係一重設電晶體且有效以重設該等像素光電二極體及該電荷累積區域；且該重設電晶體係一金屬氧化物半導體電晶體。
  9. 如請求項6之固態成像裝置，其中該第一矽化物阻斷膜與該第二矽化物阻斷膜至少部份重疊。
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