JP2007207828A - 固体撮像装置の製造方法 - Google Patents

Abstract

【課題】半導体装置、特にＭＯＳ型固体撮像装置のＳＴＩ段差を低くすることによって、誤作動及び画像欠陥を抑制する。
【解決手段】シリコン窒化膜が堆積された後であってシリコントレンチが形成された半導体基板上に、ＳＴＩ埋め込み酸化膜を堆積するステップと、堆積してシリコントレンチからはみ出したＳＴＩ埋め込み酸化膜を、ＣＭＰによって除去するステップと、ＣＭＰによって除去されてできた表面の内、最も高い部分を除いた部分をレジストで被うステップと、ＳＴＩ埋め込み酸化膜の上面がほぼ同じ高さになるように、レジスト及びシリコン窒化膜をハードマスクとして用いてエッチングを行うステップとを備える。
【選択図】図１Ｆ

Description

本発明は、固体撮像装置の製造方法に関し、より特定的には、増幅型ＭＯＳイメージセンサを用いた固体撮像装置の製造方法に関する。

ＳＴＩ（Shallow Trench Isolation）構造による素子分離（以下、ＳＴＩという）は、ＬＯＣＯＳ構造（Local Oxidation of Silicon）による素子分離（以下、ＬＯＣＯＳという）と比べて素子分離幅を狭くでき、また、素子分離深さも深くできる。このことから、ＳＴＩは、微細パターンのＩＣ構造に適している。従って、ＳＴＩは、０．２５μｍテクノロジ以下の微細パターンによってＩＣ構造を実現する場合に用いられている。また、近年では、増幅型ＭＯＳイメージセンサを用いた固体撮像装置においても微細セル化が進んでいる。このため、増幅型ＭＯＳイメージセンサを用いた固体撮像装置は、０．２５μｍテクノロジ以下の微細パターンを採用し、その結果としてＳＴＩを採用するようになっている。

このＳＴＩを採用した増幅型ＭＯＳイメージセンサを用いた固体撮像装置は、一般に、ＬＯＣＯＳを採用した増幅型ＭＯＳイメージセンサを用いた固体撮像装置よりも高感度である。この高感度である理由は、ＳＴＩを採用した増幅型ＭＯＳイメージセンサを用いた固体撮像装置の開口率が、一般に、ＬＯＣＯＳを採用した増幅型ＭＯＳイメージセンサを用いた固体撮像装置の開口率より高いからである。この開口率が高いのは、ＳＴＩは、ＬＯＣＯＳよりも素子分離のために要する画素中の表面積が小さいからである。ここで、開口率とは、単位画素面積に対するフォトダイオードの開口面積の割合をいう。

また、増幅型ＭＯＳイメージセンサを用いた固体撮像装置は、一般に、ＣＣＤイメージセンサを用いた固体撮像装置と比べて開発期間が短く、低コストで製造できる。これは、増幅型ＭＯＳイメージセンサを用いた固体撮像装置は、ＣＭＯＳロジックプロセスにフォトダイオードを形成するプロセスを追加することにより製造することができるからである。一方、ＣＣＤイメージセンサを用いた固体撮像装置は、ＣＣＤ構造等を含むのでＣＭＯＳロジックプロセスでは形成できない。加えて、増幅型ＭＯＳイメージセンサを用いた固体撮像装置は、ＣＣＤを駆動するために高電圧を必要とするＣＣＤイメージセンサを用いた固体撮像装置よりも低消費電力である。

従来の増幅型ＭＯＳイメージセンサを用いた固体撮像装置の回路構成を、図５に示す。
この従来の固体撮像装置は、画素領域７と画素領域７の周辺回路領域に配置される垂直選択手段９、負荷トランジスタ群１０、行信号蓄積手段１１、及び水平選択手段１２とを含んでいる。画素領域７には、複数の画素６が２次元状に配列されている。行信号蓄積手段１１は、スイッチトランジスタを含んでいる。水平選択手段１２は、列選択信号を供給する。
画素６は、フォトダイオード１、フォトダイオード１からの信号を転送する転送トランジスタ２、信号電荷をリセットするリセットトランジスタ３、転送された信号電荷を増幅する増幅トランジスタ４、及び信号を読み出すラインを選択する垂直選択トランジスタ５を含んでいる。そして、この画素６が、画素領域７を構成する単位セルである。

フォトダイオード１の信号電荷出力部は、転送トランジスタ２のソースに接続される。転送トランジスタ２のドレインは、リセットトランジスタ３のソース及び増幅トランジスタ４のゲートに接続される。リセットトランジスタ３のドレインは、画素部電源及び増幅トランジスタ４のドレインに接続される。増幅トランジスタ４のソースは、垂直選択トランジスタ５のドレインに接続される。垂直選択手段９から水平方向に配線されている垂直選択トランジスタ制御線１３は、各画素６における垂直選択トランジスタ５のゲートに結線されている。リセットトランジスタ制御線１４は、各画素６におけるリセットトランジスタ３のゲートに接続されている。転送トランジスタ制御線１５は、各画素６における転送トランジスタ２のゲートに接続されている。垂直信号線１６は、各画素６における垂直選択トランジスタ５のソースに接続されている。垂直信号線１６の一端は負荷トランジスタ群１０に接続され、他端は、画素６の１行分の信号を取り込むスイッチトランジスタを含む行信号蓄積手段１１に接続されている。

次に、この従来の固体撮像装置の動作を以下に説明する。選択したい行の垂直選択トランジスタ制御線１３をハイレベルにすると、選択された行の垂直選択トランジスタ５のみがオン状態となる。そして、この行の増幅トランジスタ４と負荷トランジスタ群１０とでソースフォロア回路が構成される。次に、この選択したい行の垂直選択トランジスタ制御線１３がハイレベルの期間に、リセットトランジスタ制御線１４をハイレベルにする。このことによって、増幅トランジスタ４のゲートが接続されている転送トランジスタ２のドレイン領域の電位がリセットされる。次に、リセットトランジスタ制御線１４がローレベルであって垂直選択トランジスタ制御線１３がハイレベルの状態で、転送トランジスタ制御線１５をハイレベルにする。このことによって、フォトダイオード１に蓄積された信号電荷が上記のドレイン領域に転送される。この時、このドレイン領域に接続されている増幅トランジスタ４のゲート電圧は、このドレイン領域の電圧と等しくなる。そして、このゲート電圧とほぼ同等の電圧が、垂直信号線１６に現れる。このことによって、この電圧の変化である信号が、行信号蓄積手段１１に転送される。次に、水平選択手段１２から順次発生される列選択信号によって、行信号蓄積手段１１に転送された信号が、画素６の１行分の出力信号として行信号蓄積手段１１から出力される。

以上のような従来の固体撮像装置を構成するＣＭＯＳイメージセンサの製造方法の一例として、特許文献１には、微細なＣＭＯＳイメージセンサの製造方法が開示されている。図６は、この特許文献１に開示されているＭＯＳ型固体撮像装置の断面図を示す。図６について以下に説明をする。
Ａ領域は画素部を示しＢ領域は周辺回路部を示している。Ｐ型のシリコン基板３０上に、ゲート絶縁膜（シリコン酸化膜）３２を介して、ゲート電極３３ａ、３３ｂ、及び３３ｃが形成されている。そして、Ｐ型のシリコン基板３０にＳＴＩ３１が形成されている。ここで、Ａ領域に在るゲート電極３３ａは、転送ゲート電極であり、Ａ領域に在るゲート電極３３ｂは、リセット又は選択又は増幅ゲート電極である。
Ａ領域に在るシリコン基板３０の表面には、Ｎ型ドレイン領域３４ａとフォトダイオードのＮ型信号蓄積領域３５とが形成されている。Ｂ領域では、シリコン基板３０内にＮウェル３６とＰウェル３７とが形成されている。そして、このＮウェル３６内にはＰ型ＬＤＤ（Lightly Doped Drain ）領域３４ｂが、形成されている。また、Ｐウェル３７内にはＮ型ＬＤＤ領域３４ｃが、形成されている。

このようなＭＯＳ型固体撮像装置において、フォトダイオードの信号蓄積領域３５に蓄積された信号電荷は、ゲート電極３３ａに正電圧を加えることによってＮ型ドレイン領域３４ａに読み出される。その結果、ドレイン領域３４ａの電位が変調される。ドレイン領域３４ａは増幅トランジスタのゲート電極３３ｂと電気的に接続されており、増幅された電気信号が信号線に出力される。

次に、０．２５μｍテクノロジー以下の微細パターンで固体撮像装置を製造する従来の方法について、製造工程を示す図７Ａ〜Ｈの断面図を参照して説明する。
まず、図７Ａに示すように、シリコン基板２０の上に保護酸化膜２１を堆積した後に、保護酸化膜２１の上にシリコン窒化膜２２を堆積する。次に、光リソグラフィを用いてシリコン窒化膜２２の上にフォトレジストをパターニングする。次に、ドライエッチングを用いてＳＴＩが形成される領域であるシリコントレンチ２３を形成する。次に、図７Ｂに示すように、ウエットエッチング（例えば、BHF：水（H₂O ）=20:1,100秒）を用いて保護酸化膜２１をシリコントレンチ２３の側壁方向からエッチングする（図８）。次に、ＳＴＩ側壁酸化を行うことによって、ＳＴＩ側壁表面に例えば１５ｎｍ、ＳＴＩ底部表面に例えば３０ｎｍの熱酸化膜２４を成長させる。次に、光リソグラフィとイオン注入を用いて、ＳＴＩ側壁にボロン注入（例えば、30KeV、8E12／ｃｍ2×4ステップ ）を実施する。このＳＴＩ側壁酸化及び側壁注入を実施することによって、電荷蓄積時におけるフォトダイオードの空乏層が、シリコン基板２０と保護酸化膜２１との間に在るダングリングボンドによる界面準位まで広がらないようにする。このことによって、この界面準位を、電気的に不活性にする。次に、図７Ｃに示すように、ＳＴＩの埋め込み酸化膜であるＮＳＧ２５を、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）ＣＶＤを用いてシリコントレンチ２３に堆積する。このとき、ＮＳＧ２５は、シリコントレンチ２３からはみ出してシリコン窒化膜２２の上にも堆積することとなる。ここで、ＮＳＧ２５を堆積する前に、ＨＤＰＣＶＤによるＳＴＩ側壁へのプラズマダメージを軽減するために、ＳＴＩ側壁にさらにＴＥＯＳ（tetra ethyl ortho silicate）をＣＶＤを用いて成長させてもよい（例えば２０μｍ）。また、ＮＳＧ２５の堆積後はアニールを施す（例えば窒素雰囲気中、９００℃、３０分）ことでＮＳＧ２５の膜質を良好なものにすることもできる。次に、図７Ｄに示すように、シリコントレンチ２３からはみ出してシリコン窒化膜２２の上に堆積したＮＳＧ２５にドライエッチングを行う。これは、ＣＭＯＳロジックプロセスで一般的に用いられる反転マスク２８によるエッチングである。その後、図７Ｅに示すように、ＣＭＰ（Chemical Mechanical Polish ）によって、シリコン窒化膜２２の上に堆積したＮＳＧ２５を除去し、同時にシリコントレンチ２３に堆積したＮＳＧ２５の上面を平坦化する。その後、図７Ｆに示すように、必要であればさらに、シリコントレンチ２３に堆積したＮＳＧ２５を一律にウエットエッチングする。
次に、燐酸ボイルによるシリコン窒化膜２２の除去（図７Ｇ）を行い、その後に保護酸化膜２１を除去するウエットエッチング（例えば、ＢＨＦ：水（H₂O ）＝２０：１，２０秒）を行った後にゲート絶縁膜２７を形成する（図７Ｈ）。
特開２００１−３４５４３９号公報

従来の半導体装置、特に固体撮像装置には、次のような問題があった。
（１）０．２５μｍテクノロジー以下で製造される微細な半導体装置は、ＳＴＩを採用している。そして、この微細な半導体装置においては、ＳＴＩ段差が高い場合があるという問題があった。特に、０．２５μｍテクノロジー以下で製造され、ＳＴＩを採用したＭＯＳイメージセンサを用いた固体撮像装置（以下、ＭＯＳ型固体撮像装置という）においては、後に説明する理由でＳＴＩ段差が高くなる。ここで、ＳＴＩ段差とは、各トランジスタのゲート電極パターンを形成するためのポリシリコン膜を形成する前の段階で、シリコン基板の表面に形成されるゲート絶縁膜２７の表面からＳＴＩの上部表面までの距離（高さ）をいう（図７Ｈ）。

以下に、ＭＯＳ型固体撮像装置においてＳＴＩ段差が高くなる理由を示す。なお、以下に参照する各図面において、Ｂ領域は固体撮像装置の周辺回路部を示し、Ａ領域は画素部を示す。
ＭＯＳ型固体撮像装置のＡ領域には、フォトダイオードが繰り返し配置されている。このため、Ａ領域が、チップの表面積の大部分を占めている。
また、背景技術で図７Ｃ、Ｄ、及びＥを用いて説明した通り、ＣＭＯＳロジックプロセスでは、一般的に、ＮＳＧ２５を堆積した後に反転マスク２８を用いて酸化膜（ＮＳＧ２５）をエッチングする。なお、このエッチングには、一般的に光リソグラフィとドライエッチングを用いる。ここで、デザインルールで定める最小寸法よりも微細なパターン形成はできないため、上記の反転マスクのパターンが最小寸法よりも微細である場合には、このパターンを形成できない。

ここで、Ａ領域に在るシリコン酸化膜２２上に堆積しているＮＳＧ２５は、Ｂ領域に在るシリコン酸化膜２２上に堆積しているＮＳＧ２５の大部分と比べて微細である（図７Ｃ）。これは、Ａ領域にはフォトダイオードが繰り返し配置されているので、Ａ領域にシリコントレンチ２３が形成される間隔は、一般に、Ｂ領域にシリコントレンチ２３が形成される間隔と比べて狭いからである。特に、微細セル化が進んでＳＴＩ相互の間隔が微細になるほどＡ領域のシリコン酸化膜２２の上に堆積しているＮＳＧ２５は、さらに微細化する。従って、図７Ｄに示すように、Ａ領域においては、反転マスク２８によるパターン形成が、このパターンが上記の最小寸法より微細であるためにできないこととなる。この結果として、Ａ領域に在る上記シリコン酸化膜２２上に堆積しているＮＳＧ２５は、この反転マスク２８を用いたエッチングによって除去できず全体が残る。このため、Ａ領域に在るシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積をこのエッチングによって低減できないこととなる。従って、Ａ領域のシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積は、Ｂ領域のシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積よりかなり大きいこととなる。

また、微細セル化が進むとＳＴＩに要する面積とフォトダイオードに要する面積との較差が広がる。これは、単位画素面積あたりにフォトダイオードが蓄積する電荷を多くするために、各画素内においてフォトダイオードの周辺に存在するトランジスタを、フォトダイオードよりも優先して微細化するからである。このことによって、Ａ領域において、ＳＴＩの面積に対してフォトダイオードの面積比率が高くなる。従って、微細セル化が進むとＡ領域のシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積は、増える。この結果として、Ａ領域のシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積は、Ｂ領域のシリコン酸化膜２２上に堆積しているＮＳＧ２５の単位面積あたりの体積より更に大きくなる。
ここで、一般に、ＣＭＰによってＮＳＧ２５が研磨される高さ方向の速度は、ＮＳＧ２５の単位面積あたりの体積が大きいほど小さくなる。

以上の理由で、微細セル化が進むほど、Ａ領域とＢ領域とに在るＮＳＧ２５をＣＭＰによって平坦化した場合、Ａ領域に在るＮＳＧ２５が研磨される高さ方向の速度は、Ｂ領域に在るＮＳＧ２５が研磨される高さ方向の速度より小さくなる。この結果として、Ｂ領域とＡ領域とのＳＴＩ段差の差は大きくなり、また、Ａ領域のＳＴＩ段差は高くなる（図７Ｈ）。なお、Ａ領域のＳＴＩ段差を低くするためにＣＭＰを更に行うと、Ｂ領域に在るＳＴＩ段差が低くなりすぎるので、Ｂ領域のＳＴＩ機能が確保できない。従って、ＣＭＰを更に行うことはできないのでＡ領域のＳＴＩ段差は高いままとなる。

（２）半導体装置においてＳＴＩ段差が高い場合には、後述する理由によってＳＴＩ側壁にポリシリコン残渣（以下、ＰＳ残渣という）が発生することがある（図４Ｂ）。そして、このＰＳ残渣が発生しているＳＴＩの上をまたいでそれぞれ形成された互いに隣接するゲート電極パターン同士が、このＰＳ残渣を介してブリッジ（電気的に接続）する場合がある。結果として、この半導体装置の誤作動を招くこととなっていた。
ＭＯＳ型固体撮像装置は、上記で説明した０．２５μｍテクノロジ以下の微細な半導体装置と同様のプロセスで製造される。このため、ＳＴＩ段差が高い場合は、同様に、ＳＴＩ側壁にＰＳ残渣が発生し、ＳＴＩに対して隣接するゲートをブリッジする。結果として、固体撮像装置の特性の一つである、画像欠陥（特に白点、白線、黒点及び黒線に代表される）が発生していた。
ここで、ＳＴＩ側壁のＰＳ残渣は、各トランジスタのゲート電極パターンを形成するためにポリシリコン膜を異方性エッチングしたときに、ＳＴＩ側壁のエグレ部分に存在するポリシリコンが除去しきれず残ってしまうために発生するものである（図４Ｂ）。このエグレ部分は、ゲート絶縁膜２７を形成する前に保護酸化膜２１を除去するために行うエッチングによって発生する。これは、このエグレ部分に在ったＮＳＧ２５の密度が他の部分に在ったＮＳＧ２５の密度と比べて低いために、このエグレ部分に在ったＮＳＧ２５が他の部分に在ったＮＳＧ２５より多く削られるからである。このエグレ部分に在ったＮＳＧ２５の密度が低いのは、ＨＤＰＣＶＤによってＮＳＧ２５を堆積させるとき（図７Ｃ）に、後述する削られて出来た空間に反応ガスが逃げたためである。この削られて出来た空間とは、シリコン基板２０の上面とシリコントレンチ２３の側壁面とが交わる部分であるコーナ（図４Ｂ）を丸める目的でＮＳＧ２５堆積前にウエットエッチングしたとき（図７Ｂ）に、シリコン基板２０上の保護酸化膜２１が削られて出来た空間である（図８）。なお、このシリコン基板２０のコーナを丸めるのは、このコーナがゲート電極パターン等に抱え込まれて固定されることによって、有害な応力が発生することを防ぐためである。

（３）また、ＳＴＩ段差が高い場合には、ＳＴＩ上に形成されるゲート電極パターンがＳＴＩ段差部分を抱え込んで固定する状態となり易い。このため、半導体基板にかかるストレス（熱応力及び残留応力等）が増大して、結晶欠陥が発生する場合がある。この結果として、この半導体装置の誤作動を招くこととなっていた。
ＭＯＳ型固体撮像装置においては、同様に誤作動を招き、この結果として、固体撮像装置の特性の一つである、画像欠陥（特に白点、白線、黒点及び黒線に代表される）が発生していた。

（４）上記（１）で説明した通り、微細な半導体装置、特にＭＯＳ型固体撮像装置においては、ＳＴＩ段差が非常に大きい。
このＳＴＩ段差を小さくするために、ＭＯＳ型固体撮像装置の製造方法において、ＣＭＰでの研磨量を増やし、かつ、その後のウエットエッチングによって、ＳＴＩ段差がＢ領域よりも高いＡ領域の段差を低くした場合には、最終的にはＢ領域のＳＴＩ上面の高さがシリコン基板２０の上面よりも低くなる。このため、シリコン基板２０の上面とシリコントレンチ２３の側壁面とが交わる部分であるコーナ（図４Ｂ）が露出する。そして、このコーナ上に形成されるゲート絶縁膜２７の膜厚が比較的薄く形成される。このことによって、ゲート絶縁膜２７の質の劣化が問題となって、最終的にはＭＯＳ型固体撮像装置の画像欠陥が発生することとなっていた。そして、同様の理由で、半導体装置全般においても誤作動が発生していた。

それ故に、本発明の目的は、ＳＴＩ段差を低くし、かつ、ＳＴＩ段差の差をなくすことによって、微細な半導体装置の誤作動の発生を抑制、特に、微細な構造のＭＯＳ型固体撮像装置における画像欠陥の発生を十分に抑制可能な製造方法を提供することである。

本発明は、ＳＴＩ構造の素子分離を用いる半導体装置の製造方法に向けられている。そして、上記目的を達成させるために、本発明の製造方法は、シリコン窒化膜が堆積された後にシリコントレンチが形成された半導体基板上に、ＳＴＩ埋め込み酸化膜を堆積するステップと、堆積してシリコントレンチからはみ出したＳＴＩ埋め込み酸化膜を、ＣＭＰによって除去するステップと、ＣＭＰによって除去されてできた表面の内、最も高い部分を除いた部分をレジストで被うステップと、ＳＴＩ埋め込み酸化膜の上面がほぼ同じ高さになるように、レジスト及びシリコン窒化膜をハードマスクとして用いてエッチングを行うステップとを備える。

また、好ましくは、シリコントレンチからはみ出したＳＴＩ埋め込み酸化膜の一部を、反転マスクを用いたエッチングによって除去するステップをさらに備えてもよい。
また、好ましくは、ＳＴＩ埋め込み酸化膜の上面と半導体基板の上面との高低差を４０ｎｍ以下にするとよい。

また、好ましくは、ＣＭＰによって除去して平坦化するステップにおいて、ＣＭＰの研磨量を、堆積してシリコントレンチからはみ出したＳＴＩ埋め込み酸化膜を完全に除去できる最小の値にするとよい。

本発明は、ＳＴＩ構造の素子分離を用いる半導体装置の製造方法を用いて製作された半導体装置にも向けられている。そして、本発明の半導体装置は、入射光を光電変換し電荷として蓄積するフォトダイオードと、電荷を信号として読み出すＭＯＳトランジスタと、信号を増幅するＭＯＳトランジスタとを少なくとも備える。
また、好ましくは、本発明の半導体装置においてＳＴＩ埋め込み酸化膜の上面と半導体基板上面との高低差を４０ｎｍ以下にするとよい。

上記構成の製造方法によれば、隣接するゲート電極パターン間の微小なリークを抑制でき、また、半導体装置にかかる様々な応力の緩和及び半導体基板の結晶欠陥の発生を抑制できる。また、周辺回路部に在るＳＴＩ側壁近傍のゲート絶縁膜２７の電解集中による膜の質の劣化を回避することができる。これらによって、微細な半導体装置の誤作動の抑制、特に、微細な構造のＭＯＳ型固体撮像装置における、画像欠陥の発生を十分に抑制し、素子の性能を向上させることが可能である。

本発明の実施形態における半導体装置の製造方法は、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジを用い、素子分離にＳＴＩを用い、ゲート絶縁膜厚は１０ｎｍ以下という条件で半導体装置を製造する場合に好適である。特に、この条件でＭＯＳ型固体撮像装置を製造する場合に好適であるので、以下で説明する第１の実施形態及び第２の実施形態ではこの条件でＭＯＳ型固体撮像装置を製造する方法について説明する。
なお、以下に参照する各図面において、Ｂ領域はＭＯＳ型固体撮像装置の周辺回路部を示し、Ａ領域は画素部を示す。

（第１の実施形態）
第１の実施形態で説明するＭＯＳ型固体撮像装置の製造方法は、ＳＴＩの製造方法において、ＣＭＰの後に、Ｂ領域全体をレジストで覆い、Ａ領域全体はレジストで覆われないようにし、このレジスト及びＡ領域に在るシリコン窒化膜をハードマスクとして用いてＳＴＩ埋め込み酸化膜をウエットエッチングする点に特徴がある。第１の実施形態におけるＭＯＳ型固体撮像装置の製造方法について、図１Ａ〜Ｊを参照して説明する。ここで、図１Ａ〜Ｃに示す工程は、従来技術で説明した図７Ａ〜Ｃに示す工程と同じなので説明を省略し、以下の説明は図１Ｄに示す工程から行う。

まず、図１Ｄに示すように、ＣＭＰによって、シリコン窒化膜２２の上に堆積してシリコントレンチ２３からはみ出したＳＴＩの埋め込み酸化膜であるＮＳＧ２５を除去し、同時にシリコントレンチ２３に堆積したＮＳＧ２５の上面を平坦化する。ここで、一般的に、Ｂ領域に形成されたシリコン窒化膜２２の表面上に存在するＮＳＧ２５の単位面積あたりの体積は、Ａ領域に形成されたシリコン窒化膜２２の表面上に存在するＮＳＧ２５の単位面積あたりの体積より小さい。このため、この平坦化の後、Ｂ領域に在るシリコン窒化膜２２の表面の高さは、Ａ領域に在るシリコン窒化膜２２の表面の高さより低くなっている。

また、このとき、このＣＭＰによる平坦化を行う前に、従来技術で説明した、ＣＭＯＳロジックプロセスで一般的に用いる活性領域の反転マスク２８によるシリコン窒化膜２２上に堆積したＮＳＧ２５のエッチング（図７Ｄ）は行わない。このことによって、ＣＭＰで研磨するＢ領域に形成されたシリコン窒化膜２２の表面上に存在するＮＳＧ２５の単位面積あたりの体積が、この反転マスク２８によるエッチングによって減少することを回避する。また、このＣＭＰの研磨量を、Ａ領域及びＢ領域に形成されたシリコン窒化膜２２の表面上に存在するＮＳＧ２５を完全に除去することができる最小の研磨量としてシリコン窒化膜２２を研磨しすぎないようにする。これらのことによって、Ｂ領域のシリコントレンチ２３内に在るＮＳＧ２５が、Ａ領域のシリコントレンチ２３内に在るＮＳＧ２５に対して高さ方向に多く研磨されるのを最小限に留めることができる。
以上のことから、ＣＭＰによって発生する、Ａ領域とＢ領域との間におけるシリコントレンチ２３内に在るＮＳＧ２５の高さバラツキを低減させることができる。この結果として、Ａ領域とＢ領域との間におけるＳＴＩ段差の差を低減できる。

このＣＭＰによってＮＳＧ２５は、Ａ領域Ｂ領域共にＣＭＰで平坦化した後のシリコン窒化膜２２の残膜と同程度の高さにまで平坦化される。しかし、Ａ領域のシリコントレンチ２３内に在るＮＳＧ２５の上面の方が、Ｂ領域のシリコントレンチ２３内に在るＮＳＧ２５の上面よりも若干高くなっている。

次に、図１Ｅに示すように、Ｂ領域全体をレジスト２６で覆いＡ領域全体はレジスト２６で覆われないようにパターニングを施す。その後、図１Ｆに示すように、このレジスト２６とＡ領域のシリコン窒化膜２２とをハードマスクとして、ウエットエッチング（例えば、ＢＨＦ：水（H₂O ）＝２０：１）を施す。つまり、Ａ領域に在る、シリコントレンチ２３に埋め込まれたＮＳＧ２５のみを縦方向（シリコン窒化膜２２の表面に対して垂直方向）にエッチングする。このときのエッチング量は、Ｂ領域に在るシリコントレンチ２３に埋め込まれたＮＳＧ２５とＡ領域に在るシリコントレンチ２３に埋め込まれたＮＳＧ２５との表面高さがほぼ同一になるような値である。このことによって、上記したＡ領域とＢ領域との間におけるシリコントレンチ２３内に在るＮＳＧ２５の高さのバラツキをさらに低減させることができる。

次に、このレジスト２６を除去した後（図１Ｇ）に、図１Ｈに示すように、必要であればさらにＡ領域及びＢ領域に一律にウエットエッチング（例えばＢＨＦ：水（H₂O ）＝２０：１）を行う。このことによって、Ａ領域及びＢ領域全体のＳＴＩ段差を低減させることができる。なお、上記の一律に施すウエットエッチングの量は、シリコントレンチ２３内に在るＮＳＧ２５の上面とシリコン基板２０（半導体基板）の上面との高低差を４０ｎｍ以下とする量であることが望ましい。

次に、図１Ｉに示すように、従来技術と同様に、燐酸ボイルによってシリコン窒化膜２２を除去する。その後、図１Ｊに示すように、従来技術と同様に、保護酸化膜２１を除去するウエットエッチング（例えば、ＢＨＦ：水（H₂O ）＝２０：１，２０秒）を行った後にゲート絶縁膜２７を形成する。

以上のことから、ＳＴＩ段差は、従来は、ＣＭＰでの研磨（図７Ｅ）の量及びＡ領域とＢ領域とに一律に施すウエットエッチング（図７Ｆ）の量のみに依存していたが、第１の実施形態のＭＯＳ型固体撮像装置の製造方法によれば、ＣＭＰでの研磨（図１Ｄ）の量、Ａ領域とＢ領域とに一律に施すウエットエッチング（図１Ｈ）の量及びＡ領域にのみ施すウエットエッチング（図１Ｆ）の量の組み合わせで決めることができる。このため、第１の実施形態のＭＯＳ型固体撮像装置の製造方法によれば、従来方法に比べてＡ領域のＳＴＩ段差を低減させることができる。このことによって、図４Ａに示す通りに、ＳＴＩ段差が高いことに起因して発生するＳＴＩ側壁のＰＳ残渣を完全に消滅させることができる。この結果として、ＳＴＩの上をまたいでそれぞれ形成された互いに隣接するゲート電極パターン同士が、ＰＳ残渣を介してブリッジ（電気的に接続）することを防止できる。また、第１の実施形態のＭＯＳ型固体撮像装置の製造方法によれば、ＳＴＩ段差を低くできるのでＳＴＩ上に形成されるゲート電極パターンがＳＴＩ段差部分を抱え込んで固定することを回避できる。このため、半導体基板にかかるストレス（熱応力及び残留応力等）の増大を抑制できる。この結果として、半導体基板の結晶欠陥の発生を抑制できる。さらに、第１の実施形態のＭＯＳ型固体撮像装置の製造方法によれば、Ａ領域のＳＴＩ段差を最適化しても、Ｂ領域のＳＴＩ段差を低くしすぎることはない。従って、Ａ領域のＳＴＩ段差を最適化したときにも、Ｂ領域に在るゲート絶縁膜２７のシニング(薄膜化)は抑制される。

以上で説明した理由によって、第１の実施形態のＭＯＳ型固体撮像装置の製造方法によれば、０．２５μｍ以下の微細ＣＭＯＳロジックテクノロジを用いて製造したＭＯＳ型固体撮像装置において、白点、白線、黒点及び黒線等の撮像特性不良を解消することができる。

（第２の実施形態）
一般に、Ｂ領域に形成される回路構成の都合上、Ｂ領域内の各領域においてＳＴＩは局所的に形成される。そして、Ｂ領域内においてＳＴＩがあまりにも局所的に形成される場合には、後に説明する理由で、第１の実施形態で説明した製造方法ではＢ領域内の各領域相互間においてもＳＴＩ段差の差が発生してしまう場合がある。

そこで、第２の実施形態では、一般的に用いられる反転マスク２８によるシリコン窒化膜２２上に堆積したＮＳＧ２５のエッチングを行った後に、ＣＭＰを行う。次に、Ｂ領域全体をレジスト２６で覆い、Ａ領域全体はレジスト２６で覆われないようにする。その後、このレジスト及びＡ領域のシリコン窒化膜２２をハードマスクにしてウエットエッチングを施す。つまり、第２の実施形態は、第１の実施形態に従来技術である反転マスクによる埋め込み酸化膜のエッチング工程（図７Ｄ）を加えたものである。

第２の実施形態におけるＭＯＳ型固体撮像装置の製造方法について、図２Ａ〜Ｋを参照して説明する。ここで、図２Ａ〜Ｃに示す工程は、従来技術で説明した図７Ａ〜Ｃに示す工程と同じであるので説明を省略する。しかし、図２Ｄに示す工程は、従来技術で説明した図７Ｄに示す工程と同じではあるが以下の説明は図２Ｄに示す工程から行う。

まず、図２Ｄに示すように、ＣＭＯＳロジックプロセスで一般的に用いる反転マスク２８によってシリコントレンチ２３からはみ出してシリコン窒化膜２２上に堆積したＮＳＧ２５（ＳＴＩ埋め込み酸化膜）のエッチングをする。その後、図２Ｅに示す通りに、第１の実施形態で説明した方法と同様に、ＣＭＰによって、ＮＳＧ２５を除去して平坦化する。
ここで、上記で説明したとおり、一般に、Ｂ領域に形成される回路構成の都合上、Ｂ領域内の各領域においてＳＴＩは局所的に形成される。従って、ＣＭＯＳロジックプロセスで一般的に用いる反転マスク２８によるシリコン窒化膜２２上に堆積したＮＳＧ２５のエッチングをする工程（図２Ｄ）を行わない場合、シリコン窒化膜２２の表面上に存在するＮＳＧ２５の単位面積あたりの体積が、Ｂ領域内の各領域相互の間において大きく異なることとなる。このことによって、ＣＭＰを施すと、Ｂ領域内において、この単位面積あたりの体積が大きい領域はこの体積が小さい領域と比べてＮＳＧ２５が研磨される高さが小さくなる。図３Ａは、この反転マスクによるエッチングを行わない場合のＣＭＰ後のＢ領域である図２Ｅのａ部分を示す。図３Ｂは、この反転マスクによるエッチングを行う場合のＣＭＰ後のＢ領域である図２Ｅのａ部分を示す。図３Ａ及び図３Ｂが示すとおり、この反転マスクによるエッチングを行う場合の方が、この反転マスクによるエッチングを行わない場合よりもＢ領域の各領域間においてＳＴＩの段差の差が軽減されることとなる。このことによって、Ｂ領域内においてＳＴＩがあまりにも局所的に形成される場合であっても、Ｂ領域内の各領域相互間においてＳＴＩ段差の差が発生することを抑制できる。

次に、図２Ｆに示す通りに、Ｂ領域全体をレジスト２６で覆いＡ領域全体はレジスト２６で覆われないようにパターニングを施す。その後、図２Ｇに示す通りに、このレジスト２６及びＡ領域のシリコン窒化膜２２をハードマスクとして、ウエットエッチング（例えば、ＢＨＦ：水（H₂O ）＝２０：１）を施す。このときのエッチング量はＢ領域に在るシリコントレンチ２３に埋め込まれたＮＳＧ２５とＡ領域に在るシリコントレンチ２３に埋め込まれたＮＳＧ２５との表面高さがほぼ同一になるような値である。ここで、第２の実施形態では上記した反転マスク２８によるエッチングを行うので、Ｂ領域の各領域間においてＳＴＩの段差の差が軽減されている。このことによって、このレジスト２６及びこのＡ領域のシリコン窒化膜２２をハードマスクとしたウエットエッチングを施すと、上記した反転マスク２８によるエッチングを行わない場合と比べてＡ領域とＢ領域とを合わせた全体の領域においてＳＴＩ段差の差をより一層抑制できる。

次に、このレジスト２６を除去した後（図２Ｈ）に、図２Ｉに示すように、必要であればさらにＡ領域及びＢ領域に一律にウエットエッチング（例えばＢＨＦ：水（H₂O ）＝２０：１）を行う。このことによって、Ａ領域及びＢ領域全体のＳＴＩ段差を低減させることができる。なお、上記の一律に施すウエットエッチングの量は、シリコントレンチ２３内に在るＮＳＧ２５の上面とシリコン基板２０の上面との高低差を４０ｎｍ以下とする量であることが望ましい。

次に、図２Ｊに示す通りに、従来技術と同様に、燐酸ボイルによってシリコン窒化膜２２を除去する。その後、図２Ｋに示す通りに、従来技術と同様に、保護酸化膜２１を除去するウエットエッチング工程（例えば、ＢＨＦ：水（H₂O ）＝２０：１，２０秒）を行った後にゲート絶縁膜２７を形成する。

以上で説明した通り、第２の実施形態の製造方法によれば、Ｂ領域内においてＳＴＩがあまりにも局所的に形成される場合であっても、Ｂ領域内の各領域相互間においてＳＴＩ段差の差が発生することを抑制できる。このことによって、Ａ領域とＢ領域とを合わせた全体の領域においてＳＴＩ段差の差をより一層抑制できる。従って、図４Ａに示す通りに、ＳＴＩ段差が高いことに起因してＳＴＩ側壁にＰＳ残渣が発生することを、第１の実施形態の製造方法よりも回避することができる。この結果として、ＳＴＩの上をまたいでそれぞれ形成された互いに隣接するゲート電極パターン同士が、ＰＳ残渣を介してブリッジ（電気的に接続）することを、第１の実施形態の製造方法よりも防止できる。また、このことによって、ＳＴＩ上に形成されるポリシリコンパターンがＳＴＩ段差部分を抱え込んで固定することを、第１の実施形態の製造方法よりも回避できる。このため、半導体基板にかかるストレス（熱応力及び残留応力等）の増大を、第１の実施形態の製造方法よりも抑制できる。この結果として、半導体基板の結晶欠陥の発生を、第１の実施形態の製造方法よりも抑制できる。さらに、第２の実施形態の製造方法によれば、Ａ領域のＳＴＩ段差を最適化しても、Ｂ領域のＳＴＩ段差を低くしすぎることはない。このことによって、Ａ領域のＳＴＩ段差を最適化しても、Ｂ領域に在るゲート絶縁膜２７のシニング(薄膜化)は抑制される。

以上で説明した理由によって、第２の実施形態におけるＭＯＳ型固体撮像装置の製造方法によれば、０．２５μｍ以下の微細なＣＭＯＳロジックテクノロジを用いて製造したＭＯＳ型固体撮像装置において、白点、白線、黒点及び黒線等の撮像特性不良を、第１の実施形態におけるＭＯＳ型固体撮像装置の製造方法よりもさらに解消することができる。

本発明は、半導体装置及びＭＯＳ型固体撮像装置の製造等に利用可能であり、特に、微細な構造の半導体装置の隣接するゲート電極パターンのブリッジを抑制でき、かつ、微細な構造のＭＯＳ型固体撮像装置における画像欠陥の発生を十分に抑制する場合等に有用である。

本発明の第１の実施形態におけるＭＯＳ型固体撮像装置の製造工程を示す断面図 図１Ａに続く工程を示す断面図 図１Ｂに続く工程を示す断面図 図１Ｃに続く工程を示す断面図 図１Ｄに続く工程を示す断面図 図１Ｅに続く工程を示す断面図 図１Ｆに続く工程を示す断面図 図１Ｇに続く工程を示す断面図 図１Ｈに続く工程を示す断面図 図１Ｉに続く工程を示す断面図 本発明の第２の実施形態におけるＭＯＳ型固体撮像装置の製造工程を示す断面図 図２Ａに続く工程を示す断面図 図２Ｂに続く工程を示す断面図 図２Ｃに続く工程を示す断面図 図２Ｄに続く工程を示す断面図 図２Ｅに続く工程を示す断面図 図２Ｆに続く工程を示す断面図 図２Ｇに続く工程を示す断面図 図２Ｈに続く工程を示す断面図 図２Ｉに続く工程を示す断面図 図２Ｊに続く工程を示す断面図 反転マスクによるエッチングを行わない場合のＣＭＰ後のＢ領域 反転マスクによるエッチングを行う場合のＣＭＰ後のＢ領域 ＳＴＩ段差が低い場合のＳＴＩの断面図 ＳＴＩ段差が高い場合のＳＴＩの断面図 増幅型ＭＯＳイメージセンサを用いた固体撮像装置の構成を示す概略回路図 従来例の固体撮像装置を示す断面図 従来のＳＴＩ形成方法によるＭＯＳ型固体撮像装置の製造工程を示す断面図 図７Ａに続く工程を示す断面図 図７Ｂに続く工程を示す断面図 図７Ｃに続く工程を示す断面図 図７Ｄに続く工程を示す断面図 図７Ｅに続く工程を示す断面図 図７Ｆに続く工程を示す断面図 図７Ｇに続く工程を示す断面図 図７Ｂのｃ部の拡大図

符号の説明

１ フォトダイオード
２ 転送トランジスタ
３ リセットトランジスタ
４ 増幅トランジスタ
５ 垂直選択トランジスタ
６ 画素
７ 画素領域
８ 画素部電源への接続部
９ 垂直選択手段
１０ 負荷トランジスタ群
１１ 行信号蓄積手段
１２ 水平選択手段
１３ 垂直選択トランジスタ制御線
１４ リセットトランジスタ制御線
１５ 転送トランジスタ制御線
１６ 垂直信号線
２０、３０ シリコン基板
２１ 保護絶縁膜
２２ シリコン窒化膜
２３ シリコントレンチ
２４ 熱酸化膜
２５ ＮＳＧ膜
２６ レジスト
２７、３２ ゲート絶縁膜
２８ 反転マスク
３１ ＳＴＩ
３３ａ、３３ｂ、３３ｃ ゲート電極
３４ａ、３４ｂ、３４ｃ ドレイン領域
３５ 信号蓄積領域
３６ Ｎウェル
３７ Ｐウェル

Claims (6)

1. ＳＴＩ構造の素子分離を用いる半導体装置の製造方法であって
   シリコン窒化膜が堆積された後にシリコントレンチが形成された半導体基板上に、ＳＴＩ埋め込み酸化膜を堆積するステップと、
   堆積して前記シリコントレンチからはみ出した前記ＳＴＩ埋め込み酸化膜を、ＣＭＰによって除去するステップと、
   前記ＣＭＰによって除去されてできた表面の内、最も高い部分を除いた部分をレジストで被うステップと、
   前記ＳＴＩ埋め込み酸化膜の上面がほぼ同じ高さになるように、前記レジスト及び前記シリコン窒化膜をハードマスクとして用いてエッチングを行うステップとを備えることを特徴とする、半導体装置の製造方法。
2. 前記シリコントレンチからはみ出した前記ＳＴＩ埋め込み酸化膜の一部を、反転マスクを用いたエッチングによって除去するステップをさらに備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
3. 前記ＳＴＩ埋め込み酸化膜の上面と前記半導体基板の上面との高低差が４０ｎｍ以下となることを特徴とする、請求項１に記載の半導体装置の製造方法。
4. 前記ＣＭＰによって除去するステップにおいて、前記ＣＭＰの研磨量を、堆積して前記シリコントレンチからはみ出した前記ＳＴＩ埋め込み酸化膜を完全に除去できる最小の値とすることを特徴とする、請求項１に記載の半導体装置の製造方法。
5. 入射光を光電変換し電荷として蓄積するフォトダイオードと、
   前記電荷を信号として読み出すＭＯＳトランジスタと、
   前記信号を増幅するＭＯＳトランジスタとを少なくとも備えることを特徴とする、請求項１に記載の製造方法を用いて製造された半導体装置。
6. 前記ＳＴＩ埋め込み酸化膜の上面と前記半導体基板上面との高低差が４０ｎｍ以下であることを特徴とする、請求項５に記載の半導体装置。
   
   

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