CN107845649A - 摄像装置及其制造方法 - Google Patents

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Abstract

提供暗电流被抑制的摄像装置。摄像装置具备：半导体基板；第1绝缘层，将半导体基板的表面覆盖，包含第2部分和厚度比第2部分大的第1部分；以及摄像单元。上述摄像单元具备：第1晶体管，包含第1栅极电极和位于第1栅极电极与半导体基板的表面之间的第1栅极绝缘层，包含半导体基板内的第1杂质区域作为源极及漏极的一方；第2晶体管，包含第2栅极电极和位于第2栅极电极与半导体基板的表面之间的第2栅极绝缘层；光电变换部，电连接于第2栅极电极及第1杂质区域；第1部分将第1杂质区域中的在半导体基板的表面露出的部分的至少一部分覆盖；第1栅极绝缘层是第1绝缘层的第1部分的一部分；第2栅极绝缘层是第1绝缘层的第2部分的一部分。

Description

摄像装置及其制造方法
技术领域
本发明涉及摄像装置。
背景技术
CCD(Charge Coupled Device)图像传感器及CMOS(Complementary Metal OxideSemiconductor)图像传感器被广泛地使用在数码相机等中。如周知的那样，这些图像传感器具有形成于半导体基板的光电二极管。
另一方面，提出了在半导体基板的上方配置了具有光电变换层的光电变换部的构造(例如专利文献1、2)。具有这样的构造的摄像装置有时被称作层叠型的摄像装置。在层叠型的摄像装置中，通过光电变换产生的电荷被积蓄到电荷积蓄区域(称作“浮置扩散部”)。与积蓄在电荷积蓄区域中的电荷量相应的信号经由形成于半导体基板的CCD电路或CMOS电路而被读出。
专利文献1：国际公开第2014/002330号
专利文献2：国际公开第2012/147302号
发明内容
在层叠型的摄像装置中，有由于来自电荷积蓄区域的或朝向电荷积蓄区域的漏电流(以下有时称作“暗电流”)而在得到的图像中发生劣化的情况。若能减小这样的漏电流则是有益的。
根据本发明的非限定性的某个例示性的实施方式，提供以下的技术方案。
一种摄像装置，具备：半导体基板，包含第1杂质区域；第1绝缘层，将上述半导体基板的表面的至少一部分覆盖，包含第2部分和比上述第2部分厚度大的第1部分；第1晶体管，包含第1栅极电极和位于上述第1栅极电极与上述半导体基板之间的第1栅极绝缘层，包含上述第1杂质区域作为源极及漏极的一方；第2晶体管，包含第2栅极电极和位于上述第2栅极电极与上述半导体基板之间的第2栅极绝缘层；以及光电变换部，电连接于上述第2栅极电极及上述第1杂质区域；上述第1部分覆盖上述第1杂质区域中的在上述半导体基板的上述表面露出的部分的至少一部分；上述第1栅极绝缘层是上述第1绝缘层的上述第1部分的一部分；上述第2栅极绝缘层是上述第1绝缘层的上述第2部分的一部分。
总括性或具体性的实施方式可以通过元件、器件、模块、系统或方法实现。此外，总括性或具体性的实施方式也可以通过元件、器件、模块、系统及方法的任意组合实现。
公开的实施方式的追加性的效果及优点根据说明书及附图会变得清楚。效果及/或优点由在说明书及附图中公开的各种各样的实施方式或特征分别提供，并非为了得到它们的1个以上而全部需要。
根据本发明的实施方式，提供暗电流被抑制了的摄像装置。
附图说明
图1是表示本发明的第1实施方式的摄像装置的例示性结构的图。
图2是表示本发明的第1实施方式的摄像装置的例示性电路结构的图。
图3是表示摄像单元10A的器件构造的典型例的示意性剖视图。
图4是表示摄像单元10A中的各元件的布局的一例的平面图。
图5是将摄像单元10A的器件构造、与形成在半导体基板60的周边区域R2中的晶体管一起表示的示意性剖视图。
图6是将摄像单元10A的n型杂质区域67n的周边、和配置在周边区域R2中的晶体管28的周边提取而表示的示意性剖视图。
图7是表示将图3所示的器件构造中的、半导体基板60的表面附近提取而表示的图。
图8是将复位晶体管26及放大晶体管22的周边放大表示的示意性剖视图。
图9是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图10是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图11是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图12是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图13是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图14是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图15是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图16是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图17是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图18是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图19是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图20是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图21是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图22是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图23是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图24是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图25是用来说明第1实施方式的摄像装置的例示性制造方法的示意性剖视图。
图26是表示本发明的第2实施方式的摄像装置的例示性结构的示意性剖视图。
图27是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图28是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图29是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图30是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图31是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图32是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图33是用来说明第2实施方式的摄像装置的例示性制造方法的示意性剖视图。
图34是表示本发明的第3实施方式的摄像装置的例示性结构的示意性剖视图。
图35是示意地表示本发明的第3实施方式的摄像装置的变形例的剖面的图。
图36是用来说明第3实施方式的摄像装置的例示性制造方法的示意性剖视图。
图37是用来说明第3实施方式的摄像装置的例示性制造方法的示意性剖视图。
图38是用来说明第3实施方式的摄像装置的例示性制造方法的示意性剖视图。
图39是用来说明第3实施方式的变形例的摄像装置的例示性制造方法的示意性剖视图。
图40是用来说明第3实施方式的变形例的摄像装置的例示性制造方法的示意性剖视图。
图41是用来说明第3实施方式的变形例的摄像装置的例示性制造方法的示意性剖视图。
图42是用来说明第3实施方式的变形例的摄像装置的例示性制造方法的示意性剖视图。
图43是表示本发明的实施方式的再另一变形例的电路结构的图。
图44是表示图43所示的摄像单元10E的器件构造的一例的示意性剖视图。
图45是表示摄像单元10E中的各元件的布局的一例的平面图。
具体实施方式
(本发明者们的认识)
层叠型的摄像装置通常具有将配置在半导体基板的上方的光电变换部与形成于半导体基板的读出电路电连接的器件构造。例如在上述的专利文献1的图2A所示的构造中，在形成于半导体基板的电荷积蓄区域14连接着接触件33，光电变换层13经由该接触件33而与电荷积蓄区域14电连接。
半导体基板与接触件的接点的周边可能包含各种pn结。在这些pn结的附近形成耗尽层。pn结的附近的耗尽层中的电荷的复合会成为漏电流发生的原因。特别是，半导体基板的表面附近的耗尽层对漏电流的发生带来的影响较大。
本发明者们着眼于包括读出电路在内的各种各样的电路的形成对半导体基板的表面带来的影响。根据本发明者们的研究，半导体基板由于蚀刻(特别是干式蚀刻)而受损，由于半导体基板表面的接触件周边的晶体缺陷(也可以称作界面态(interface state))的增加而漏电流增大。根据本发明者们的研究，蚀刻对半导体基板的损伤即使在半导体基板的表面没有露出的情况下也可能发生。
本发明者们鉴于上述而进行了专门研究。结果发现，通过在半导体基板上设置绝缘层、并且使该绝缘层中的处于在半导体基板中临时保持信号电荷的杂质区域上的部分相对较厚，能够抑制由于伴随着蚀刻的对半导体基板的损伤而引起的漏电流。
本发明的一技术方案的概要是以下这样的。
[项目1]
一种摄像装置，其特征在于，具备：半导体基板；第1绝缘层，将上述半导体基板的表面覆盖，包含第2部分和比上述第2部分厚度大的第1部分；以及摄像单元；上述摄像单元具备：第1晶体管，包含第1栅极电极和位于上述第1栅极电极与上述半导体基板的表面之间的第1栅极绝缘层，包含上述半导体基板内的第1杂质区域作为源极及漏极的一方；第2晶体管，包含第2栅极电极和位于上述第2栅极电极与上述半导体基板的上述表面之间的第2栅极绝缘层；以及光电变换部，电连接于上述第2栅极电极及上述第1杂质区域；上述第1部分覆盖上述第1杂质区域中的在上述半导体基板的上述表面露出的部分的至少一部分；上述第1栅极绝缘层是上述第1绝缘层的上述第1部分的一部分；上述第2栅极绝缘层是上述第1绝缘层的上述第2部分的一部分。
根据该结构，提供能够抑制暗电流的影响而以高画质进行摄像的摄像装置。
[项目2]
如项目1所述的摄像装置，上述摄像单元具备与上述光电变换部电连接、将上述第1部分贯通而与上述第1杂质区域直接连接的第1插塞；上述第1杂质区域包含第1区域和杂质浓度比上述第1区域高的第2区域；上述第1插塞与上述第2区域直接连接。
根据该结构，能够减小接触电阻。
[项目3]
如上述各项目所述的摄像装置，上述摄像单元包含上述半导体基板内的第2杂质区域；上述第1晶体管包含上述第2杂质区域作为上述源极及上述漏极的另一方；上述第1部分将上述第2杂质区域的一部分覆盖；上述第2部分将上述第2杂质区域的另一部分覆盖。
[项目4]
如上述各项目所述的摄像装置，上述第2杂质区域之中，在俯视中与上述第1部分重叠的部分的注入深度小于在俯视中与上述第2部分重叠的部分的注入深度。
[项目5]
如上述各项目所述的摄像装置，上述摄像单元包含上述半导体基板内的第3杂质区域；上述第2晶体管包含上述第3杂质区域作为源极及漏极的一方；上述第1杂质区域的注入深度大于上述第2杂质区域及上述第3杂质区域的注入深度。
[项目6]
如上述各项目所述的摄像装置，上述摄像单元具备第3晶体管，该第3晶体管电连接在上述第2晶体管的源极及漏极的一方与上述第1晶体管的上述源极及上述漏极的上述另一方之间。
[项目7]
如上述各项目所述的摄像装置，还具备反相放大器，该反相放大器电连接在上述第2晶体管的上述源极及上述漏极的上述一方与上述第3晶体管之间。
[项目8]
如上述各项目所述的摄像装置，上述第1杂质区域的注入深度大于上述第2杂质区域的注入深度。
[项目9]
如上述各项目所述的摄像装置，上述摄像单元包含上述半导体基板内的第2杂质区域，该第2杂质区域邻接于上述第1杂质区域并且导电型与上述第1杂质区域不同；上述第1部分覆盖上述第2杂质区域中的在上述半导体基板的上述表面露出的部分。
[项目10]
上述半导体基板具有摄像区域和周边区域，上述摄像单元位于上述摄像区域，与上述摄像单元连接的周边电路位于上述周边区域；上述周边电路包含第3晶体管，该第3晶体管包含第3栅极电极和位于上述第3栅极电极与上述半导体基板的上述表面之间的第3栅极绝缘层，该第3晶体管包含上述半导体基板内的上述第2杂质区域作为源极及漏极的一方；上述第3栅极绝缘层是上述第1绝缘层的上述第2部分的一部分。
根据该结构，能够将电流驱动能力高的晶体管配置到周边电路。
[项目11]
如上述各项目所述的摄像装置，上述第2杂质区域及上述第3栅极电极的至少一方包含金属硅化物层；上述第1杂质区域及上述第1栅极电极都不包含金属硅化物层。
根据该结构，在摄像区域中能够防止从硅化物向半导体基板的杂质区域的金属扩散。
[项目12]
如上述各项目所述的摄像装置，还具备隔着上述第1绝缘层将上述半导体基板的上述表面的至少一部分覆盖的第2绝缘层；上述第2绝缘层包含第3部分，该第3部分与上述第2绝缘层的其他部分分离、并且将上述第3栅极电极的侧面覆盖；上述第2杂质区域具有第1区域和杂质浓度比上述第1区域高的第2区域；上述第1区域在俯视中位于上述第2区域与上述第3栅极电极之间；上述第3部分在俯视中与上述第1区域重叠且不与上述第2区域及上述第3栅极电极重叠。
[项目13]
如上述各项目所述的摄像装置，上述第2绝缘层具有将上述第1栅极电极的上表面及侧面的至少一部分覆盖的第4部分。
[项目14]
如上述各项目所述的摄像装置，上述摄像单元具备第1插塞，该第1插塞与上述第1晶体管的上述第1栅极电极直接连接；上述第4部分将上述第1插塞的上表面及侧面的至少一部分覆盖。
[项目15]
如上述各项目所述的摄像装置，具备将上述第1部分贯通而与上述第1杂质区域直接连接的第1插塞；上述第1栅极电极与上述第1插塞之间的距离是与上述半导体基板的上述表面垂直的方向上的上述第2绝缘层的厚度的2倍以下；上述第2绝缘层具有在俯视中位于上述第1栅极电极与上述第1插塞之间的第4部分。
[项目16]
如上述各项目所述的摄像装置，还具备位于上述第1绝缘层与上述第2绝缘层之间的中间绝缘层；上述中间绝缘层位于上述第3部分与上述第3栅极电极之间、和上述第3部分与上述第1绝缘层之间。
[项目17]
如上述各项目所述的摄像装置，还具备位于上述第1绝缘层与上述第2绝缘层之间的中间绝缘层；上述中间绝缘层将上述第1栅极电极的上方及侧方的至少一部分覆盖。
[项目18]
如上述各项目所述的摄像装置，上述第2区域的注入深度大于上述第1区域的注入深度。
根据该结构，能够利用第3区域作为扩展(extension)或LDD(Lightly DopedDrain)。
[项目19]
如上述各项目所述的摄像装置，上述摄像单元，在上述半导体基板内在上述第1晶体管与上述第2晶体管之间具有作为元件分离区域发挥功能的第2杂质区域；上述第1部分将上述第2杂质区域的一部分覆盖；上述第2部分将上述第2杂质区域的另一部分覆盖；上述第2杂质区域之中，在俯视中与上述第1部分重叠的部分的注入深度小于在俯视中与上述第2部分重叠的部分的注入深度。
根据该结构，能够使元件间的电分离更可靠，并且降低作为电荷积蓄区域的一部分发挥功能的杂质区域的周边的pn结所引起的电场的强度。
[项目20]
一种摄像装置的制造方法，包括：工序(A)，准备形成有包括第1晶体管及第2晶体管的电路的半导体基板；工序(B)，在半导体基板上形成将电路覆盖的层间绝缘层；工序(C)，在层间绝缘层上配置光电变换部；工序(A)包括：工序(Aa)，在半导体基板形成作为第1晶体管的源极区域及漏极区域的一方发挥功能的第1杂质区域；工序(Ab)，在半导体基板上形成第1绝缘层，该第1绝缘层具有将第1杂质区域覆盖且具有比第1杂质区域大的面积的第1部分、以及比第1部分薄的第2部分；工序(Ac)，在第1绝缘层的第1部分上及第2部分上分别形成作为第1晶体管的栅极电极发挥功能的第1电极及作为第2晶体管的栅极电极发挥功能的第2电极；工序(Ad)，通过离子注入，在半导体基板形成作为第2晶体管的源极区域及漏极区域的一方发挥功能的第2杂质区域以及作为第1晶体管的源极区域及漏极区域的另一方发挥功能的第3杂质区域；工序(Ae)，形成将第1电极、第2电极及第1绝缘层覆盖的第2绝缘层；工序(Af)，在第1绝缘层及第2绝缘层中的第1杂质区域的一部分上、第3杂质区域的一部分上、第1电极的一部分上及第2电极的一部分上，分别形成第1接触孔、第2接触孔、第3接触孔及第4接触孔；工序(Ag)，形成经由第1接触孔而与第1杂质区域接触的第1插塞、经由第2接触孔而与第3杂质区域接触的第2插塞、经由第3接触孔而与第1电极接触的第3插塞、以及经由第4接触孔而与第2电极接触的第4插塞；工序(B)包括：工序(Ba)，在层间绝缘层内形成包括一端与第3插塞接触的第5插塞及一端与第4插塞接触的第6插塞的第1连接部、以及一端与第1插塞接触的第7插塞、一端与第2插塞接触的第8插塞；工序(C)包括将光电变换部与第1连接部电连接的工序(Ca)；第1晶体管包含第1绝缘层的第1部分的一部分作为栅极绝缘层；第2晶体管包含第1绝缘层的第2部分的一部分作为栅极绝缘层。
[项目21]
如项目20所述的摄像装置的制造方法，工序(Af)包括在第1绝缘层及第2绝缘层中的第2杂质区域的一部分上形成第5接触孔的工序(Af1)；工序(A)在工序(Af1)及工序(Ag)之间包括经由第1接触孔、第2接触孔及第5接触孔而在第1杂质区域、第3杂质区域及第2杂质区域分别形成杂质浓度相对较高的区域的工序(Af2)。
[项目22]
如项目20或21所述的摄像装置的制造方法，工序(Ae)包括通过将2个以上的绝缘层层叠来形成第2绝缘层的工序(Ae1)。
[项目23]
如项目20～22中任一项所述的摄像装置的制造方法，工序(Ab)包括：工序(Ab1)，在半导体基板的表面中的至少与第1杂质区域重叠的区域上有选择地形成第3绝缘层；工序(Ab2)，通过表面的氧化，在表面上形成在一部分中包含第3绝缘层、具有第1部分及第2部分的第1绝缘层。
[项目24]
如项目20～23中任一项所述的摄像装置的制造方法，电路具有包含第3晶体管的周边电路，该周边电路配置在半导体基板中的与光电变换部有重叠的区域的外侧的周边区域；工序(Ab)包括在半导体基板的周边区域形成第1绝缘层的第2部分的工序(Ab3)；工序(Ac)包括在形成于周边区域的第1绝缘层的第2部分上形成作为第3晶体管的栅极电极发挥功能的第3电极的工序(Ac1)；工序(Ad)包括以第3电极为掩模、在半导体基板形成第4杂质区域及第5杂质区域的工序(Ad1)；工序(Ae)包括将第3电极及周边区域的第1绝缘层用第2绝缘层覆盖的工序(Ae2)；第3晶体管包括第1绝缘层的第1部分的一部分作为栅极绝缘层。
[项目25]
如项目24所述的摄像装置的制造方法，工序(A)在工序(Ag)之后包括除了第3电极的附近以外、从第4杂质区域上及第5杂质区域上将第1绝缘层及第2绝缘层有选择地除去、从第3电极上将第2绝缘层有选择地除去的工序(Ah)。
[项目26]
如项目25所述的摄像装置的制造方法，工序(A)在工序(Ah)之后包括以第1绝缘层及第2绝缘层为掩模、分别在第4杂质区域及第5杂质区域形成杂质浓度相对较高的第1区域及第2区域的工序(Ai)。
[项目27]
如项目26所述的摄像装置的制造方法，工序(A)在工序(Ai)之后包括在第1区域及第2区域、以及第3电极的与半导体基板相反的一侧形成金属硅化物层的工序(Aj)。
[项目28]
如项目24所述的摄像装置的制造方法，工序(A)在工序(Ag)之后包括形成将第1电极、第2电极、第3电极及第2绝缘层覆盖的第4绝缘层的工序(Ah)。
[项目29]
如项目28所述的摄像装置的制造方法，工序(A)在工序(Ah)之后包括除了第3电极的附近以外、从第4杂质区域上及第5杂质区域上将第1绝缘层、第2绝缘层及第4绝缘层有选择地除去、从第3电极上将第2绝缘层及第4绝缘层有选择地除去的工序(Ai)。
[项目30]
如项目29所述的摄像装置的制造方法，在工序(Ag)中，第1插塞被配置在距第1电极为第4绝缘层的堆积厚度的2倍以下的距离；工序(Ai)包括从第1插塞上及第1电极上将第4绝缘层除去并且将第1插塞及第1电极之间的第4绝缘层有选择地保留的工序(Ai1)。
[项目31]
如项目29或30所述的摄像装置的制造方法，工序(A)在工序(Ai)之后包括以第1绝缘层及第2绝缘层为掩模、分别在第4杂质区域及第5杂质区域形成杂质浓度相对较高的第1区域及第2区域的工序(Aj)。
[项目32]
如项目31所述的摄像装置的制造方法，工序(A)在工序(Aj)之后包括在第1区域及第2区域、以及第3电极的与半导体基板相反的一侧形成金属硅化物层的工序(Ak)。
[项目33]
如项目32所述的摄像装置的制造方法，工序(A)在工序(Ah)及工序(Ai)之间包括将半导体基板中的周边区域以外的区域上的第4绝缘层有选择地除去的工序(Al)。
以下，参照附图详细地说明本发明的实施方式。另外，以下说明的实施方式都表示总括性或具体性的例子。在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置及连接形态、步骤、步骤的顺序等作为一例而并不意欲限定本发明。在本说明书中说明的各种各样的形态只要不发生矛盾就能够相互组合。此外，在以下的实施方式的构成要素中，关于在表示最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素而进行说明。在以下的说明中，有具有实质上相同的功能的构成要素用共通的标号表示而省略说明的情况。
(第1实施方式)
图1表示本发明的第1实施方式的摄像装置的例示性结构。图1所示的摄像装置100A具有形成于半导体基板60的多个摄像单元10A以及周边电路40。各摄像单元10A包括配置在半导体基板60的上方的光电变换部12。即，这里作为摄像装置100A而例示层叠型的摄像装置。另外，在本说明书中，“上方”、“下方”、“上表面”及“下表面”等用语只不过是为了指定部件间的相互配置而使用，并不意欲限定摄像装置在使用时的姿势。
在图1所示的例子中，摄像单元10A配置为m行n列的矩阵状(m、n是2以上的整数)。摄像单元10A通过例如2维地排列于半导体基板60而形成摄像区域R1。如上述那样，各摄像单元10A包含配置在半导体基板60的上方的光电变换部12，因而，摄像区域R1可以说被规定为半导体基板60中的被光电变换部12覆盖的区域。另外，在图1中，将各摄像单元10A的光电变换部12在空间上相互分离地表示，但这不过是为了说明的方便，多个摄像单元10A的光电变换部12能够相互不隔开间隔地配置到半导体基板60上。
摄像单元10A的数量及配置并不限定于图示的例子。例如，摄像装置100A中包含的摄像单元10A的数量也可以是1个。在该例中，各摄像单元10A的中心位于正方格子的格子点上，但摄像单元10A的配置例如也可以是，以各中心位于三角格子、六角格子等的格子点上的方式配置多个摄像单元10A。如果将摄像单元10A一维地排列，则能够将摄像装置100A作为行传感器(line sensor)利用。
在图1所例示的结构中，周边电路40包括垂直扫描电路(也称作“行扫描电路”)46及水平信号读出电路(也称作“列扫描电路”)48。垂直扫描电路46与对应于多个摄像单元10A的各行而设置的寻址信号线34连接。水平信号读出电路48与对应于多个摄像单元10A的各列而设置的垂直信号线35连接。如在图1中示意地表示的那样，这些电路配置在摄像区域R1的外侧的周边区域R2。周边电路40也可以还包括信号处理电路、输出电路、控制电路及向各摄像单元10A供给规定的电压的电源等。也可以将周边电路40的一部分配置在与形成有摄像单元10A的半导体基板60不同的其他基板上。
图2表示本发明的第1实施方式的摄像装置的例示性电路结构。在图2中，为了避免图面变得复杂，将图1所示的多个摄像单元10A中的以2行2列排列的4个作为代表而表示。
各摄像单元10A的光电变换部12接受光的入射而产生正负电荷(典型的是空穴－电子对)。各摄像单元10A的光电变换部12与积蓄控制线39连接，在摄像装置100A动作时，在积蓄控制线39上施加规定的电压。例如，在将通过光电变换生成的正负电荷中的正电荷作为信号电荷利用的情况下，在摄像装置100A动作时，向积蓄控制线39施加正电压(例如10V左右)。通过将规定的正电压施加到积蓄控制线39，能够将通过光电变换生成的正负电荷中的正电荷(例如空穴)有选择地向电荷积蓄区域积蓄。以下，例示将通过光电变换生成的正负电荷中的正电荷作为信号电荷利用的情况。
各摄像单元10A包括与光电变换部12电连接的信号检测电路14。在图2所例示的结构中，信号检测电路14包括放大晶体管22(也称作“读出晶体管”)及复位晶体管26。在该例中，信号检测电路14还包括寻址晶体管(也称作“行选择晶体管”)24。如后面参照附图详细说明的那样，信号检测电路14的放大晶体管22、复位晶体管26及寻址晶体管24典型的是形成于对光电变换部12进行支承的半导体基板60的场效应晶体管(FET)。以下，只要没有特别声明，则说明使用N沟道MOS作为晶体管的例子。
如在图2中示意地表示的那样，放大晶体管22的栅极电连接于光电变换部12。由光电变换部12生成的电荷被积蓄到电荷积蓄区域，该电荷积蓄区域的一部分包含光电变换部12与放大晶体管22之间的电荷积蓄节点(也称作“浮置扩散节点”)FD。
放大晶体管22的漏极连接于当摄像装置100A动作时向各摄像单元10A供给规定的(例如3.3V左右的)电源电压VDD的电源布线(源极跟随器(source follower)电源)32。放大晶体管22通过在漏极接受电源电压VDD的供给，将施加到栅极的电压放大。换言之，放大晶体管22输出与由光电变换部12生成的信号电荷的量相应的信号电压。放大晶体管22的源极连接于寻址晶体管24的漏极。
寻址晶体管24的源极连接着垂直信号线35。如图示那样，垂直信号线35按多个摄像单元10A的每个列设置，在各个垂直信号线35，连接着负载电路42及列信号处理电路(也称作“行信号积蓄电路”)44。负载电路42与放大晶体管22一起形成源极跟随器电路。
在寻址晶体管24的栅极连接着寻址信号线34。寻址信号线34按多个摄像单元10A的每个行设置。寻址信号线34连接于垂直扫描电路46，垂直扫描电路46向寻址信号线34施加对寻址晶体管24的导通及截止进行控制的行选择信号。由此，将读出对象的行在垂直方向(列方向)上扫描，选择读出对象的行。垂直扫描电路46经由寻址信号线34控制寻址晶体管24的导通及截止，由此能够将所选择的摄像单元10A的放大晶体管22的输出向对应的垂直信号线35读出。寻址晶体管24的配置并不限于图2所示的例子，也可以是放大晶体管22的漏极与电源布线32之间。
经由寻址晶体管24输出到垂直信号线35的来自摄像单元10A的信号电压被输入到对应于垂直信号线35而按多个摄像单元10A的每个列设置的多个列信号处理电路44中的对应的列信号处理电路44。列信号处理电路44及负载电路42可以是上述的周边电路40的一部分。
列信号处理电路44进行以相关双采样为代表的杂音抑制信号处理及模拟－数字变换(AD变换)等。列信号处理电路44连接于水平信号读出电路48。水平信号读出电路48从多个列信号处理电路44向水平共通信号线49依次读出信号。
在图2所例示的结构中，信号检测电路14包括漏极与电荷积蓄节点FD连接的复位晶体管26。在复位晶体管26的栅极，连接着与垂直扫描电路46连接的复位信号线36。复位信号线36与寻址信号线34同样地按多个摄像单元10A的每个行设置。垂直扫描电路46通过向寻址信号线34施加行选择信号，能够以行单位选择作为复位的对象的摄像单元10A。此外，垂直扫描电路46通过将控制复位晶体管26的导通及截止的复位信号经由复位信号线36向复位晶体管26的栅极施加，能够使所选择的行的复位晶体管26导通。通过使复位晶体管26导通，电荷积蓄节点FD的电位被复位。
在该例中，复位晶体管26的源极与按多个摄像单元10A的每个列设置的反馈线53中的1个连接。即，在该例中，作为将光电变换部12的电荷初始化的复位电压，向电荷积蓄节点FD供给反馈线53的电压。这里，上述反馈线53与按多个摄像单元10A的每个列设置的反相放大器50之中对应的1个中的输出端子连接。反相放大器50可以是上述的周边电路40的一部分。
着眼于多个摄像单元10A的列中的1个。如图示那样，反相放大器50的反相输入端子连接于该列的垂直信号线35。此外，反相放大器50的输出端子与属于该列的1个以上的摄像单元10A经由反馈线53连接。在摄像装置100A动作时，向反相放大器50的非反相输入端子供给规定的电压(例如1V或1V附近的正电压)Vref。通过选择属于该列的1个以上的摄像单元10A中的1个，并使寻址晶体管24及复位晶体管26导通，从而能够形成使该摄像单元10A的输出负反馈的反馈路径。通过形成反馈路径，垂直信号线35的电压收敛于反相放大器50的非反相输入端子的输入电压Vref。换言之，通过形成反馈路径，电荷积蓄节点FD的电压被复位为垂直信号线35的电压成为Vref那样的电压。作为电压Vref，可以使用电源电压(例如3.3V)及接地(0V)的范围内的任意大小的电压。也可以将反相放大器50称作反馈放大器。这样，摄像装置100A具有在反馈路径的一部分中包含反相放大器50的反馈电路16。
众所周知，随着晶体管的导通或截止，产生称作kTC噪声的热噪声。随着复位晶体管的导通或截止而产生的噪声被称作复位噪声。在电荷积蓄区域的电位复位后，通过使复位晶体管截止而产生的复位噪声会残留在信号电荷积蓄前的电荷积蓄区域。但是，随着复位晶体管的截止而产生的复位噪声能够通过利用反馈来降低。利用反馈的复位噪声的抑制的详细情况在国际公开第2012/147302号中有说明。为了参考，在本说明书中援引国际公开第2012/147302号的全部公开内容。
在图2所例示的结构中，通过反馈路径的形成，将热噪声的交流成分向复位晶体管26的源极反馈。在图2所例示的结构中，由于在复位晶体管26即将截止之前形成反馈路径，所以能够降低随着复位晶体管26的截止产生的复位噪声。
(摄像单元10A的器件构造)
图3表示摄像单元10A的器件构造的典型例。图4表示摄像单元10A中的各元件的布局的一例。图4示意地表示将图3所示的摄像单元10A沿着半导体基板60的法线方向观察时的、形成于半导体基板60的各元件(放大晶体管22、寻址晶体管24、复位晶体管26等)的配置。这里，放大晶体管22及寻址晶体管24沿着纸面的上下方向以直线状配置。如果沿着图4中的A－A’线将摄像单元10A切断展开，则能得到图3所示的剖面。
如在图3中示意地表示那样，摄像单元10A大体上包括半导体基板60、配置在半导体基板60的上方的光电变换部12、以及布线构造80。布线构造80配置在形成于光电变换部12与半导体基板60之间的层间绝缘层90内，在其一部分中包含将形成于半导体基板60的放大晶体管22与光电变换部12相互电连接的构造。这里，层间绝缘层90具有包括绝缘层90a、90b、90c及90d这4层绝缘层的层叠构造，布线构造80具有布线层80a～80d这4层布线层、和配置在这些布线层间的插塞pa1、pa2、pb、pc及pd。当然，层间绝缘层90中的绝缘层的数量及布线构造80中的布线层的数量并不限定于该例，能够任意地设定。
光电变换部12配置在层间绝缘层90上。光电变换部12包括形成在层间绝缘层90上的像素电极12a、对置于像素电极12a的透明电极12c、以及配置在它们之间的光电变换层12b。光电变换部12的光电变换层12b由有机材料或非晶硅等无机材料形成，接受穿过透明电极12c而入射的光，通过光电变换生成正负电荷。光电变换层12b典型的是遍及多个摄像单元10A而形成。光电变换层12b也可以包含由有机材料构成的层和由无机材料构成的层。
透明电极12c由ITO等的透明导电性材料形成，配置在光电变换层12b的受光面侧。透明电极12c典型的是与光电变换层12b同样地遍及多个摄像单元10A而形成。在图3中虽省略了图示，但透明电极12c与上述的积蓄控制线39连接。在摄像装置100A动作时，通过控制积蓄控制线39的电位而使透明电极12c的电位高于像素电极12a的电位，能够通过像素电极12a收集由光电变换生成的信号电荷(例如空穴)。
像素电极12a是由铝、铜等金属、金属氮化物、或通过掺杂杂质而被赋予导电性的多晶硅等形成的电极。像素电极12a与邻接的其他摄像单元10A的像素电极12a在空间上分离，从而与其他摄像单元10A的像素电极12a电分离。
半导体基板60包括支承基板61和形成在支承基板61上的1个以上的半导体层。这里，作为支承基板61而例示p型硅(Si)基板。在该例中，半导体基板60具有支承基板61上的p型半导体层61p、p型半导体层61p上的n型半导体层62n、n型半导体层62n上的p型半导体层63p以及p型半导体层63p上的p型半导体层65p。p型半导体层63p遍及支承基板61的整面而形成。p型半导体层65p具有杂质的浓度较低的p型杂质区域66p、形成在p型杂质区域66p中的n型杂质区域67n、n型杂质区域68an、68bn、68cn及68dn、以及元件分离区域69。
p型半导体层61p、n型半导体层62n、p型半导体层63p及p型半导体层65p分别典型地通过将杂质向利用外延成长形成的半导体层离子注入而形成。p型半导体层63p及p型半导体层65p中的杂质浓度相互是相同的程度，并且比p型半导体层61p的杂质浓度高。配置在p型半导体层61p及p型半导体层63p之间的n型半导体层62n抑制少数载流子从支承基板61或周边电路40向积蓄信号电荷的电荷积蓄区域流入。在摄像装置100A动作时，n型半导体层62n的电位经由设在摄像区域R1(参照图1)的外侧的阱接触件(well contact)(未图示)而被控制。
此外，在该例中，半导体基板60具有将p型半导体层61p及n型半导体层62n贯通而设在p型半导体层63p及支承基板61之间的p型区域64。p型区域64具有比p型半导体层63p及p型半导体层65p高的杂质浓度，将p型半导体层63p与支承基板61电连接。在摄像装置100A动作时，p型半导体层63p及支承基板61的电位经由设在摄像区域R1的外侧的基板接触件(未图示)而被控制。通过以与p型半导体层63p接触的方式配置p型半导体层65p，在摄像装置100A动作时能够将p型半导体层65p的电位经由p型半导体层63p进行控制。
在半导体基板60，形成有放大晶体管22、寻址晶体管24及复位晶体管26。复位晶体管26包括n型杂质区域67n及68an、形成在半导体基板60上的绝缘层70的一部分、以及绝缘层70上的栅极电极26e。n型杂质区域67n及68an分别作为复位晶体管26的漏极区域及源极区域发挥功能。n型杂质区域67n作为将由光电变换部12生成的信号电荷暂时积蓄的电荷积蓄区域的一部分发挥功能。
如在图3中示意地表示那样，绝缘层70包括相对较厚的第1部分70a、以及与第1部分70a连续且比第1部分70a薄的第2部分70b，复位晶体管26的栅极电极26e配置在绝缘层70中的相对较厚的第1部分70a的一部分之上。换言之，绝缘层70的第1部分70a的一部分作为复位晶体管26的栅极绝缘层发挥功能。
如在图4中示意地表示那样，绝缘层70的第1部分70a形成为，不仅在复位晶体管26的栅极电极26e的正下方，还将形成于半导体基板60的n型杂质区域67n覆盖。更详细地讲，绝缘层70的第1部分70a形成为，将通过n型杂质区域67n的第1区域67a与p型杂质区域66p之间的pn结形成的耗尽层中的出现在半导体基板60的表面的部分覆盖。在该例中，绝缘层70的第1部分70a以将p型杂质区域66p也包含在内的方式较宽地一直形成到n型杂质区域67n的外侧。
通过使半导体基板60上的绝缘层70中的至少将作为电荷积蓄区域的一部分发挥功能的n型杂质区域67n覆盖的第1部分70a的厚度比其他部分(第2部分70b)厚，相比于被第2部分70b覆盖的区域，能够减轻由于在绝缘层70形成之后执行的各种蚀刻引起的、半导体基板60的表面以及从表面到几百nm左右的深度的损伤。结果，由于n型杂质区域67n的表面附近的结晶缺陷引起的漏电流被抑制。绝缘层70的第2部分70b的厚度例如可以是10nm左右。相对于此，绝缘层70的第1部分70a的厚度可以是例如20nm左右。
另外，上述专利文献1公开了与放大晶体管15的栅极氧化膜25相比使复位晶体管16的栅极氧化膜36较厚。但是，这以在复位晶体管16截止时向复位晶体管16的栅极电极46施加较高的栅极电压为目的，而没有着眼于通过具有厚度不同的部分的绝缘层中的相对较厚的部分将作为电荷积蓄区域的一部分发挥功能的杂质区域覆盖。根据在本发明的图3中例示的结构，由于使用相对较厚的、绝缘层70的第1部分70a的一部分作为复位晶体管26的栅极绝缘层，所以也能够将绝对值较大的电压在复位晶体管26截止时向栅极电极26e施加，与专利文献1同样，也能够得到复位晶体管26截止时的漏电流减小的效果。
在半导体基板60的表面中，遍及复位晶体管26的栅极电极26e的正下方的区域以及n型杂质区域67n上的区域而形成绝缘层70的第1部分70a。相对于此，在半导体基板60的表面的剩余的区域上，配置绝缘层70的第2部分70b。如后述那样，绝缘层70的第2部分70b还形成在周边区域R2(参照图1)上。另外，第2部分70b的厚度不需要在半导体基板60的表面中的复位晶体管26的栅极电极26e的正下方的区域以及n型杂质区域67n上的区域以外的区域的全部部分中是固定的。
再次参照图3。信号检测电路14的放大晶体管22包括n型杂质区域68bn及68cn、绝缘层70的一部分、以及绝缘层70上的栅极电极22e。n型杂质区域68bn及68cn分别作为放大晶体管22的漏极区域及源极区域发挥功能。根据图3可知，这里，放大晶体管22的栅极电极22e配置在绝缘层70中的相对较薄的第2部分70b的一部分上。即，放大晶体管22的栅极绝缘层是绝缘层70的第2部分70b的一部分。
在n型杂质区域68bn与n型杂质区域67n之间配置有元件分离区域69。元件分离区域69例如是p型的杂质扩散区域。元件分离区域69将放大晶体管22和复位晶体管26电分离。在该例中，放大晶体管22及复位晶体管26之间的元件分离区域69，其一部分被绝缘层70的第1部分70a覆盖，并且另一部分被绝缘层70的第2部分70b覆盖。如在图3中示意地表示那样，元件分离区域69之中被绝缘层70的第1部分70a覆盖的部分的注入深度比被第2部分70b覆盖的部分的注入深度小。这样，通过使与作为电荷积蓄区域的一部分发挥功能的n型杂质区域67n较近的一侧的注入深度相对小，能够降低通过pn结形成的电场的强度。此外，通过使与n型杂质区域67n较远的一侧的注入深度大，能够使元件间的电分离更可靠。
元件分离区域69还配置在相互邻接的摄像单元10A间，在它们之间，将信号检测电路14彼此电分离。这里，元件分离区域69设在放大晶体管22及寻址晶体管24的组的周围和复位晶体管26的周围(参照图4)。
寻址晶体管24包括n型杂质区域68cn及68dn、绝缘层70的一部分、以及绝缘层70上的栅极电极24e。在该例中，寻址晶体管24通过与放大晶体管22共用n型杂质区域68cn而与放大晶体管22电连接。n型杂质区域68cn作为寻址晶体管24的漏极区域发挥功能，n型杂质区域68dn作为寻址晶体管24的源极区域发挥功能。寻址晶体管24的栅极电极24e也与放大晶体管22同样地，配置在绝缘层70中的相对较薄的第2部分70b的一部分上。即，寻址晶体管24的栅极绝缘层是绝缘层70的第2部分70b的一部分。另外，绝缘层70的第2部分70b之中处于栅极电极24e与半导体基板60之间的部分(相当于寻址晶体管24的栅极绝缘层)的厚度可以与绝缘层70的第2部分70b之中处于栅极电极22e与半导体基板60之间的部分(相当于放大晶体管22的栅极绝缘层)的厚度相同，也可以不同。
在该例中，以将复位晶体管26的栅极电极26e、放大晶体管22的栅极电极22e及寻址晶体管24的栅极电极24e覆盖的方式设有绝缘层72。绝缘层72例如是硅氮化物(SiN)层。在该例中，还在绝缘层72与栅极电极26e、栅极电极22e及栅极电极24e之间夹着绝缘层71。绝缘层71例如是使用四乙氧基硅烷(TEOS)形成的二氧化硅(SiO2)层。绝缘层71也可以具有包含多个绝缘层的层叠构造。同样，上述的绝缘层72也可以具有包含多个绝缘层的层叠构造。
绝缘层72及绝缘层71的层叠构造具有多个接触孔。这里，在绝缘层72及绝缘层71，设有接触孔h1～h7。接触孔h1～h4分别形成在与n型杂质区域67n、68an、68bn及68dn重叠的位置。在接触孔h1～h4的位置，分别配置有接触插塞cp1～cp4。接触孔h5～h7分别形成在与栅极电极26e、栅极电极22e及栅极电极24e重叠的位置。在接触孔h5～h7的位置分别配置有接触插塞cp5～cp7。
在图3所例示的结构中，与半导体基板60最接近地配置的布线层80a是具有接触插塞cp1～cp7的层，典型的是掺杂有n型杂质的多晶硅层。布线层80b以及插塞pa1及pa2配置在绝缘层90a内。插塞pa1将接触插塞cp1与布线层80b连接，插塞pa2将接触插塞cp6与布线层80b连接。即，n型杂质区域67n和放大晶体管22的栅极电极22e经由接触插塞cp1及cp6、插塞pa1及pa2、以及布线层80b相互电连接。
布线层80b配置在绝缘层90a内，在其一部分中可以包括上述的垂直信号线35、寻址信号线34、电源布线32、复位信号线36及反馈线53等。垂直信号线35经由接触插塞cp4连接于n型杂质区域68dn。寻址信号线34经由接触插塞cp7连接于栅极电极24e。电源布线32经由接触插塞cp3连接于n型杂质区域68bn。复位信号线36经由接触插塞cp5连接于栅极电极26e。反馈线53经由接触插塞cp2连接于n型杂质区域68an。
配置在绝缘层90b内的插塞pb将布线层80b与布线层80c连接。同样，配置在绝缘层90c内的插塞pc将布线层80c与布线层80d连接。配置在绝缘层90d内的插塞pd将布线层80d与光电变换部12的像素电极12a连接。布线层80b～80d及插塞pa1、pa2、pb～pd典型的是由铜或钨等金属(或金属氮化物、金属氧化物等金属化合物)形成。
插塞pa1、pa2、pb～pd、布线层80b～80d、接触插塞cp1、cp6将光电变换部12与形成于半导体基板60的信号检测电路14电连接。插塞pa1、pa2、pb～pd、布线层80b～80d、接触插塞cp1、cp6、光电变换部12的像素电极12a、放大晶体管22的栅极电极22e、以及n型杂质区域67n作为积蓄由光电变换部12生成的信号电荷(这里是空穴)的电荷积蓄区域的至少一部分发挥功能。
这里，着眼于形成于半导体基板60的n型杂质区域。形成于半导体基板60的n型杂质区域之中，n型杂质区域67n配置在形成于作为p阱的p型半导体层65p内的p型杂质区域66p内。n型杂质区域67n形成在半导体基板60的表面的附近，其至少一部分位于半导体基板60的表面。由p型杂质区域66p及n型杂质区域67n之间的pn结形成的结电容作为将信号电荷的至少一部分积蓄的电容发挥功能，构成电荷积蓄区域的一部分。
在图3所例示的结构中，n型杂质区域67n包括第1区域67a及第2区域67b。n型杂质区域67n的第1区域67a的杂质浓度比n型杂质区域68an、68bn、68cn及68dn低。n型杂质区域67n中的第2区域67b形成在第1区域67a内，具有比第1区域67a高的杂质浓度。此外，接触孔h1位于第2区域67b上，接触插塞cp1经由接触孔h1连接于第2区域67b。
如上述那样，通过邻接于p型半导体层63p而配置p型半导体层65p，能够在摄像装置100A动作时将p型半导体层65p的电位经由p型半导体层63p来控制。通过采用这样的构造，在与光电变换部12具有电连接的接触插塞cp1与半导体基板60相接触的部分(这里是n型杂质区域67n的第2区域67b)的周围，能够配置杂质浓度相对较低的区域(这里是n型杂质区域67n的第1区域67a及p型杂质区域66p)。n型杂质区域67n中的第2区域67b的形成不是必须的。但是，通过使接触插塞cp1与半导体基板60的连接部分即第2区域67b的杂质浓度比较高，能得到抑制接触插塞cp1与半导体基板60接触的部分的周围的耗尽层扩展(耗尽化)的效果。通过抑制接触插塞cp1与半导体基板60接触的部分的周围的耗尽层的扩展，能够抑制由于接触插塞cp1与半导体基板60之间的界面处的半导体基板60的晶体缺陷(也可以称作界面态)引起的漏电流。此外，通过将接触插塞cp1与具有比较高的杂质浓度的第2区域67b连接，能得到减小接触电阻的效果。
此外，在该例中，在n型杂质区域67n的第2区域67b与p型杂质区域66p之间夹着杂质浓度比第2区域67b低的第1区域67a，在n型杂质区域67n的第2区域67b与p型半导体层65p之间也夹着第1区域67a。通过在第2区域67b的周围配置杂质浓度相对较低的第1区域67a，能够缓和由n型杂质区域67n与p型半导体层65p(或p型杂质区域66p)之间的pn结形成的电场强度。通过缓和由pn结形成的电场强度，能够抑制由pn结形成的电场所引起的漏电流。
图5将摄像单元10A的器件构造和形成在半导体基板60的周边区域R2的晶体管一起表示。在图5中的右侧，表示了配置在半导体基板60的周边区域R2的晶体管28(典型的是CMOS(complementary metal－oxide semiconductor)的一部分)。晶体管28以包含在周边电路40中的晶体管(例如负载电路42内的负载晶体管)为代表而示出。另外，如在图5中示意地表示那样，在摄像区域R1以外的区域，没有配置光电变换部12。换言之，半导体基板上的摄像区域R1能够定义为与光电变换部12有重叠的区域，半导体基板上的周边区域R2能够定义为摄像区域R1的外侧的区域。
晶体管28包括栅极电极28e和n型杂质区域68sd。n型杂质区域68sd包括杂质浓度相互不同的第1区域68e及第2区域68f。第1区域68e是杂质浓度比第2区域68f低的区域。如在图5中示意地表示那样，第1区域68e位于以高浓度掺杂的第2区域68f与栅极电极28e之间。
晶体管28还包括配置在栅极电极28e及半导体基板60之间的、绝缘层70的第2部分70b的一部分以作为栅极绝缘层。绝缘层70的第2部分70b之中，作为晶体管28的栅极绝缘层发挥功能的部分的厚度可以与绝缘层70的第2部分70b中的例如相当于放大晶体管22的栅极绝缘层的部分的厚度相同，也可以不同。
图6将摄像单元10A的n型杂质区域67n的周边、和配置在周边区域R2的晶体管28的周边提取来表示。如在图6中示意地表示那样，在晶体管28的栅极电极28e的侧部配置有绝缘构造73。该绝缘构造73形成在与n型杂质区域68sd的第1区域68e重叠的位置，在该例中，绝缘构造73包括作为绝缘层72的一部分的第1部分72a、和绝缘层71的一部分。在绝缘构造73中，绝缘层71夹在绝缘层72的第1部分72a与栅极电极28e之间、以及绝缘层72的第1部分72a与绝缘层70的第2部分70b之间。
在图6所例示的结构中，晶体管28具有作为漏极区域(或源极区域)发挥功能的n型杂质区域68sd中的第2区域68f、和位于栅极电极28e的上表面的金属硅化物层28s。如图示那样，晶体管28的源极区域、漏极区域以及栅极电极28e上的接触插塞同这些金属硅化物层28s连接。通过将接触插塞连接到金属硅化物层28s上，能够减小接触电阻。对于周边区域R2的晶体管28而言，与噪声的降低相比，电流驱动能力的提高更为优先。由此，在晶体管28中，从电流驱动能力的提高的观点来看，形成金属硅化物层28s是有利的。
相对于此，如在图6中左侧所示那样，在配置于摄像区域R1中的晶体管的源极区域及漏极区域，没有形成金属硅化物层。例如，着眼于n型杂质区域67n，在n型杂质区域67n(这里是其第2区域67b)，没有形成金属硅化物层，直接连接着接触插塞cp1。通过在摄像单元10A中包含的晶体管的源极区域及漏极区域不设置金属硅化物层，能够避免噪声的增大。此外，接触插塞cp1的上表面不具有金属硅化物层。根据本发明者们的研究，若在与作为电荷积蓄区域的一部分发挥功能的杂质区域相连接的接触插塞处形成金属硅化物层，则金属会向半导体基板60的杂质区域扩散，噪声增大。通过如该例那样不隔着金属硅化物层而将插塞pa1直接与接触插塞cp1连接，能够防止金属(例如镍)向n型杂质区域67n的扩散而抑制噪声。
同样，在作为复位晶体管26的源极区域发挥功能的n型杂质区域68an也没有形成金属硅化物层，经由接触孔h2直接连接着接触插塞cp2。进而，接触插塞cp2在其上表面不具有金属硅化物层，在接触插塞cp2，直接连接着将接触插塞cp2与布线层80b相互电连接的插塞pa3。
此外，在配置于摄像区域R1中的晶体管的栅极电极(典型的是多晶硅电极)上，也基本上没有形成金属硅化物层。例如在复位晶体管26的栅极电极26e，连接着接触插塞cp5。在该例中，绝缘层72的一部分72b除了栅极电极26e的表面中的连接着接触插塞cp5的部分和对置于栅极绝缘层(这里是绝缘层70的第1部分70a)的部分以外，将栅极电极26e覆盖。接触插塞cp5经由设在绝缘层72的一部分72b中的接触孔h5，直接连接到栅极电极26e。接触插塞cp5也在其上表面不具有金属硅化物层，在接触插塞cp5，直接连接插塞pa4。插塞pa4将接触插塞cp5与布线层80b相互电连接。
本发明者们确认到，即使是在接触插塞上不设置金属硅化物层的情况下，也能够在接触插塞(例如接触插塞cp5)与直接连接于该接触插塞的插塞(例如插塞pa4)之间确保导通。在本发明的实施方式中，在配置于摄像区域R1的晶体管中没有设置金属硅化物层，在配置于周边区域R2的晶体管中有选择地设置了金属硅化物层。因此，在周边区域R2的晶体管中能够确保电流驱动能力，而在与电流驱动能力相比泄漏降低更为优先的摄像区域R1的晶体管中能得到噪声减小的效果。
这里，着眼于形成于半导体基板60的各杂质区域的杂质分布。如后面详细说明那样，半导体基板60的各杂质区域典型的是通过离子注入形成。如在图6中示意地表示那样，n型杂质区域67n的第1区域67a可以具有比n型杂质区域68an、68bn及68cn(以及在图6中未图示的n型杂质区域68dn)大的注入深度。
图7将图3所示的器件构造中的半导体基板60的表面附近提取来表示。在图7所示的例子中，与n型杂质区域67n同样，在作为复位晶体管的源极区域的n型杂质区域68an内，形成有高浓度掺杂区域68ah。此外，在作为放大晶体管22的漏极区域的n型杂质区域68bn内，形成有高浓度掺杂区域68bh。此外，在作为寻址晶体管24的源极区域的n型杂质区域68dn内，形成有高浓度掺杂区域68dh。高浓度掺杂区域68ah设在与接触孔h2重叠的位置，接触插塞cp2连接于高浓度掺杂区域68ah。此外，高浓度掺杂区域68bh设在与接触孔h3重叠的位置，接触插塞cp3连接于高浓度掺杂区域68bh。此外，高浓度掺杂区域68dh设在与接触孔h4重叠的位置，接触插塞cp4连接于高浓度掺杂区域68dh。
这样，可以在摄像区域R1内的晶体管的源极区域及/或漏极区域中设置杂质浓度相对较高的区域。通过将接触插塞与以高浓度掺杂的区域连接，能得到接触电阻降低的效果。此外，由于用杂质浓度相对较低的区域将以高浓度掺杂的区域包围，所以抑制了穿通(punch through)。这样，在相比于电流驱动能力的提高、噪声的减小更为优先的摄像区域R1内的晶体管的源极区域及/或漏极区域，在杂质浓度相对较低的区域内配置高浓度地掺杂的区域。相对于此，如果着眼于配置在周边区域R2的晶体管28的漏极区域(及源极区域)(参照图6)，则杂质浓度相对较低的第1区域68e邻接于第2区域68f而设置，第2区域68f的注入深度比第1区域68e的注入深度大。
图8是将复位晶体管26及放大晶体管22的周边放大表示的图。在图8所例示的结构中，作为复位晶体管的源极区域发挥功能的n型杂质区域68an，其一部分被绝缘层70的第1部分70a覆盖，其他部分被绝缘层70的第2部分70b覆盖。如在图8中示意地表示那样，这里，n型杂质区域68an中的被绝缘层70的第1部分70a覆盖的部分的注入深度比被绝缘层70的第2部分70b覆盖的部分的注入深度小。
在该例中，接触孔h2位于n型杂质区域68an的高浓度掺杂区域68ah上，接触插塞cp2经由接触孔h2电连接到高浓度掺杂区域68ah。接触孔h3也与接触孔h2同样，位于n型杂质区域68bn的高浓度掺杂区域68bh上，接触插塞cp3经由接触孔h3电连接到高浓度掺杂区域68bh。
半导体基板60的表面可以在半导体基板60与接触插塞之间的接点处具有凹部。在图8所例示的结构中，半导体基板60的绝缘层70侧的表面在n型杂质区域67n与接触插塞cp1之间的连接部分处具有第1凹部rs1，在n型杂质区域68ah与接触插塞cp2之间的连接部分处具有第2凹部rs2。在图8中，如用虚线Lv示意地表示那样，第2凹部rs2比第1凹部rs1深。同样，这里，半导体基板60的绝缘层70侧的表面在n型杂质区域68bn与接触插塞cp3之间的连接部分处具有第3凹部rs3。该第3凹部rs3比第1凹部rs1深。这是因为，如果在接触孔h1～h3的形成中采用蚀刻，则由于绝缘层70中的将n型杂质区域67n覆盖的第1部分70a比将n型杂质区域68an及68bn覆盖的第2部分70b厚，所以n型杂质区域67n上的过蚀刻比其他部分小。但是，也有第1凹部rs1的深度实质上为零、即在n型杂质区域67n与接触插塞cp1之间的连接部分处没有形成凹部的情况。另外，在图8中，以使第2凹部rs2及第3凹部rs3的深度相同的方式进行了图示，但它们不需要具有相同的深度。
(制造方法)
以下，参照图9～图25说明第1实施方式的摄像装置的例示性的制造方法。图9～图25是用来说明第1实施方式的摄像装置的例示性的制造方法的图。在图9～图25中，将摄像区域R1和周边区域R2一起表示在1个图中。
首先，准备形成有各摄像单元的信号检测电路和周边电路的半导体基板。这里，通过外延法及离子注入，在支承基板61(这里是p型Si基板)上，依次形成p型半导体层61p、n型半导体层62n及p型半导体层63p(图9)。此时，也形成将p型半导体层63p及支承基板61相互电连接的p型区域64。然后，在p型半导体层63p上形成低浓度地掺杂的p型杂质层66。
接着，在p型杂质层66的一部分上形成抗蚀剂掩模(在图10中未图示)，向没有被抗蚀剂掩模覆盖的区域有选择地注入杂质，形成具有杂质浓度相对低的p型杂质区域66p的p型半导体层65p(图10)。接着，除了p型杂质区域66p上的一部分区域以外，将p型半导体层65p上用抗蚀剂92覆盖，通过离子注入，在p型杂质区域66p内形成n型杂质区域67(图11)。
在除去抗蚀剂92后，例如通过热氧化法，在p型半导体层65p的整面形成绝缘层70x(这里是SiO2层)(图12)。进而，在绝缘层70x上形成被布图为将p型杂质区域66p覆盖的抗蚀剂94，从被抗蚀剂94覆盖的部分以外的区域上将绝缘层70x除去。由此，在p型杂质区域66p上有选择地形成至少将n型杂质区域67覆盖的绝缘层70y(图13)。
在除去抗蚀剂94后，例如通过热氧化法，在p型杂质区域66p的表面形成热氧化膜。由此，能够在p型半导体层65p上形成在一部分中包含上述绝缘层70y并将p型半导体层65p的整面覆盖的绝缘层70(图14)。绝缘层70包括将n型杂质区域67覆盖的相对较厚的第1部分70a、和比第1部分70a薄的第2部分70b。如在图14中示意地表示那样，绝缘层70的第1部分70a具有比n型杂质区域67大的面积，这里，扩大到p型杂质区域66p的外侧。p型半导体层65p中的位于周边区域R2的部分被绝缘层70的第2部分70b覆盖。如已经说明的那样，绝缘层70的第2部分70b的厚度是10nm左右，相对于此，第1部分70a可以具有20nm左右的厚度。
然后，在要配置复位晶体管26、放大晶体管22、寻址晶体管24以及周边区域R2的晶体管28的部位的绝缘层70上，形成栅极电极26e、22e、24e及28e(图15)。这里，通过LP(LowPressure)－CVD法，在绝缘层70上堆积多晶硅，在向堆积的多晶硅注入杂质后，实施退火，使杂质扩散到多晶硅层内。更详细地讲，关于要配置N沟道MOS的区域，将其他区域用抗蚀剂覆盖而进行磷(P)的注入。在除去抗蚀剂后，形成将应配置p沟道MOS的区域以外的区域覆盖的抗蚀剂，进行硼(B)的注入，将抗蚀剂除去。然后，采用光刻将多晶硅层的不需要的部位通过干式蚀刻除去，由此能够在绝缘层70上有选择地形成多晶硅电极。此时，由于n型杂质区域67n被绝缘层70中的相对较厚的第1部分70a覆盖，所以与由第2部分70b覆盖的部分和其他区域相比，能够减轻多晶硅的蚀刻时对n型杂质区域67n及其周边的损伤。如图15所示，这里，将栅极电极26e配置在绝缘层70的第1部分70a上。另一方面，栅极电极22e、24e及28e配置在绝缘层70的第2部分70b上。
接着，在绝缘层70上形成希望的抗蚀剂图案，将抗蚀剂以及栅极电极26e、22e、24e和28e作为掩模，通过离子注入，在摄像区域R1形成n型杂质区域68an、68bn、68cn及68dn，在周边区域R2形成n型杂质区域68en及68fn(图16)。可以在离子注入后执行退火。n型杂质区域68an、68bn、68cn、68dn、68en及68fn典型的是扩散区域。由此，在半导体基板60形成复位晶体管26、放大晶体管22及寻址晶体管24。如在图16中示意地表示那样，复位晶体管26包含绝缘层70的第1部分70a的一部分作为栅极绝缘层，放大晶体管22及寻址晶体管24包含绝缘层70的第2部分70b的一部分作为栅极绝缘层。另外，n型杂质区域68en及68fn是相当于上述晶体管28的源极区域及漏极区域的区域。
此外，在放大晶体管22及寻址晶体管24的组的周围、和复位晶体管26的周围形成元件分离区域69。元件分离区域69例如能够通过在绝缘层70上形成希望的抗蚀剂图案、并在规定的注入条件下例如将硼进行离子注入来形成。在图16所例示的结构中，复位晶体管26及放大晶体管22之间的元件分离区域69，与绝缘层70的第1部分70a的一部分和第2部分70b的一部分重叠。由于第1部分70a比第2部分70b厚，所以在复位晶体管26及放大晶体管22之间的元件分离区域69中，复位晶体管26侧的注入深度比放大晶体管22侧的注入深度小。另外，这里，与复位晶体管26及放大晶体管22之间的元件分离区域69同样，n型杂质区域68an也与绝缘层70的第1部分70a的一部分和第2部分70b的一部分重叠。如图示那样，这里，第1部分70a正下方的n型杂质区域68an的注入深度比第2部分70b正下方的注入深度小。
接着，形成将绝缘层70及绝缘层70上的栅极电极22e、24e、26e及28e覆盖的绝缘膜。这里，通过将相互不同的绝缘材料依次堆积，形成绝缘膜71f及绝缘膜72f的层叠构造(图17)。绝缘膜71f及绝缘膜72f例如是分别通过LP－CVD法形成的SiO2膜及SiN膜。
接着，通过采用光刻及干式蚀刻(典型的是等离子蚀刻)，在n型杂质区域67上、n型杂质区域68an上、n型杂质区域68bn上以及n型杂质区域68dn上，分别形成到达半导体基板60的表面的接触孔h1～h4(图18)。如图示那样，在绝缘膜71f及绝缘膜72f中的将栅极电极26e、22e及24e覆盖的部分也分别设有接触孔h5～h7。此时，由于n型杂质区域67被绝缘层70中的相对较厚的第1部分70a覆盖，所以能够将蚀刻时对n型杂质区域67的损伤相比于被第2部分70b覆盖的其他部分减轻。
接着，进行经由接触孔h1～h4的离子注入(图19)。由此，能够形成具有第1区域67a以及杂质浓度比第1区域67a高的第2区域67b的n型杂质区域67n。这里，通过经由接触孔h2～h4的离子注入，在n型杂质区域68an内、68bn内及68dn内也形成杂质浓度相对较高的区域。
接着，采用LP－CVD在绝缘层70上将例如掺杂了P(磷)的多晶硅堆积后，通过采用光刻及干式蚀刻将多晶硅层的不需要的部位除去，在接触孔h1～h7的位置分别形成接触插塞cp1～cp7(图20)。在接触插塞cp1～cp7中，例如，接触插塞cp1经由接触孔h1而与n型杂质区域67n的第2区域67b连接。接触插塞cp2及cp3经由接触孔h2及h3分别与n型杂质区域68an及68bn的高浓度掺杂区域连接。通过将接触插塞与杂质浓度相对较高的区域连接，接触电阻减小。例如，接触插塞cp5及p6经由接触孔h5及h6而与栅极电极26e及22e分别连接。
关于周边区域R2，在接触插塞cp1～cp7的形成后将摄像区域R1用抗蚀剂覆盖，采用各向异性蚀刻。由此，能够在栅极电极28e的侧部形成绝缘构造73(图21)。例如，除了栅极电极28e的附近以外，从n型杂质区域68en上及68fn上将绝缘层70(这里是其第2部分70b的一部分)、绝缘膜71f及绝缘膜72f有选择地除去，进而，从栅极电极28e上将绝缘膜71f及绝缘膜72f有选择地除去。在该例中，绝缘构造73包括绝缘层71的一部分(在图21中具有L字型的剖面的部分)及绝缘层72的一部分(第1部分72a)，与n型杂质区域68en的一部分和n型杂质区域68fn的一部分具有重叠。根据本发明的实施方式，由于在绝缘构造73的形成之前形成接触插塞cp1～cp4，所以抑制了形成绝缘构造73时的蚀刻对半导体基板60的损伤。结果，得到起因于结晶缺陷的漏电流的抑制的效果。
然后，通过以栅极电极28e、绝缘构造73(及绝缘层70)为掩模向n型杂质区域68en及68fn进行杂质注入，能够将作为源极区域或漏极区域的n型杂质区域68sd配置在栅极电极28e的两侧(图22)。n型杂质区域68sd包括第1区域68e和杂质浓度比第1区域68e高的第2区域68f。在杂质的注入后，进行用于活化的退火。根据图22可知，周边区域R2的晶体管28包含绝缘层70的第2部分70b的一部分以作为栅极绝缘层。另外，希望注意的是，在周边区域R2的晶体管28的源极/漏极区域，杂质浓度相对较高的第2区域68f比第1区域68e注入深度大，相对于此，在摄像区域R1的晶体管(例如复位晶体管26)中，在杂质浓度相对较低的区域(例如第1区域67a)中，配置有杂质浓度较高的区域(例如第2区域67b)。
这里，利用栅极电极28e、绝缘构造73(及绝缘层70)作为掩模，在杂质区域68sd的第2区域68f及栅极电极28e的上表面以自对准的方式形成金属硅化物层28s(例如镍硅化物层)(图23)。典型的是，在将各向异性蚀刻时形成的抗蚀剂从摄像区域R1上除去后，在摄像区域R1上例如形成氧化膜后，执行金属硅化物层28s的形成工序。通过对周边区域R2的晶体管28有选择地形成金属硅化物层28s，能够将具有更高的电流驱动能力的晶体管配置到周边电路40。此外，在以噪声减小为优先的摄像区域R1的晶体管的源极/漏极区域(特别是作为电荷积蓄区域的一部分发挥功能的n型杂质区域67n)中，能够防止成为噪声的一个原因的金属的扩散。
接着，例如使用CVD法，形成将形成于半导体基板60的电路(信号检测电路14及周边电路40)覆盖的绝缘层90a。进而，在绝缘层90a中设置接触孔，在绝缘层90a中配置一端与各接触插塞或金属硅化物层28s连接的插塞、和布线层80b(图24)。例如，在接触插塞cp1及接触插塞cp6，分别连接插塞pa1及pa2。插塞pa1的另一端及插塞pa2的另一端连接到布线层80b的一部分，接触插塞cp1、cp6、插塞pa1、pa2及布线层80b的一部分构成将放大晶体管22的栅极电极22e与n型杂质区域67n电连接的连接部83。同样，配置在绝缘层90a中的插塞pa3将接触插塞cp2及布线层80b电连接，插塞pa4将接触插塞cp5及布线层80b电连接。形成在周边区域R2的插塞pa5及pa6分别一端连接到在晶体管28的栅极电极28e的上表面设置的金属硅化物层28s以及在n型杂质区域68sd的第2区域68f设置的金属硅化物层28s。
接着，依次形成绝缘层90b、插塞pb及布线层80c、绝缘层90c、插塞pc及布线层80d、绝缘层90d、插塞pd(图25)。进而，形成与插塞pd连接的像素电极12a。像素电极12a经由插塞pd、pc及pb、以及布线层80d及80c而与上述的连接部83电连接。然后，通过依次形成光电变换层12b及透明电极12c，得到在绝缘层90d上配置有光电变换部12的、参照图5说明的构造。
在上述实施方式中，在半导体基板60上的绝缘层70中，有选择地使覆盖在形成于半导体基板60的杂质区域的表面附近出现的耗尽层的部分较厚。在该例中，形成了绝缘层70中的相对较厚的第1部分70a，以使得将由n型杂质区域67n的第1区域67a与p型杂质区域66p之间的pn结形成的耗尽层中的出现在半导体基板60的表面的部分覆盖。因而，能够减小绝缘层70形成后的工序中的蚀刻时(特别是等离子蚀刻)的损伤，抑制半导体基板60表面的接触件周边(例如第2区域67b的周边)的晶体缺陷。根据上述实施方式，半导体基板60的表面中的耗尽层附近的晶体缺陷得到抑制，得到起因于晶体缺陷的漏电流减小的效果。
(第2实施方式)
图26表示本发明的第2实施方式的摄像装置的例示性结构。图26所示的摄像装置100B，代替摄像装置100A的摄像单元10A而具有摄像单元10B。摄像装置100B与上述的摄像装置100A同样地，具有将复位晶体管26的栅极电极26e等覆盖的绝缘层71。但是，在摄像装置100B中，在摄像区域R1没有形成绝缘层72(典型的是SiN层)。因而，在该例中，例如，如果着眼于复位晶体管26的栅极电极26e，则在除了栅极电极26e的表面中的连接着接触插塞cp5的部分、和对置于复位晶体管26的栅极绝缘层(这里是绝缘层70的第1部分70a的一部分)的部分以外的部分上，形成有绝缘层71，接触插塞cp5经由设在绝缘层71中的接触孔h5，直接连接于栅极电极26e。
另一方面，关于周边区域R2，摄像装置100B可以具有与上述的摄像装置100A同样的构造。如图26的右侧所示，在配置于周边区域R2的晶体管28的栅极电极28e的侧部配置有绝缘构造73。如后面详细说明那样，在该形态中，在形成绝缘层71(典型的是SiO2层)后，通过将与构成绝缘层71的绝缘材料不同的绝缘材料堆积到绝缘层71上，在绝缘层71上形成绝缘膜(例如SiN膜)。然后，除了半导体基板60中的要成为n型杂质区域68sd的第1区域68e的部分上的区域以外，将堆积在绝缘层71上的绝缘材料除去。因而，该形态的绝缘构造73可以具有与包括绝缘层72的第1部分72a及绝缘层71的一部分的第1实施方式的绝缘构造73同样的构造。绝缘层71也可以具有包括多个绝缘层的层叠构造。
(制造方法)
以下，参照图27～图33说明第2实施方式的摄像装置的例示性的制造方法。
在栅极电极26e、22e、24e及28e的形成后，直到形成n型杂质区域68an、68bn、68cn、68dn、68en及68fn、以及元件分离区域69为止的工序，可以与第1实施方式大致同样(参照图9～图16)。这里，如图27所示，在形成各杂质区域及元件分离区域69后，形成绝缘层70及将绝缘层70上的栅极电极22e、24e、26e及28e覆盖的绝缘膜71f。例如，作为绝缘膜71f，使用LP－CVD法形成SiO2膜。与第1实施方式不同，在这里不层叠SiN膜。
接着，通过光刻及干式蚀刻(典型的是等离子蚀刻)，在绝缘膜71f上形成接触孔h1～h7(图28)。由于n型杂质区域67被绝缘层70中的相对较厚的第1部分70a覆盖，所以与被第2部分70b覆盖的其他部分相比，蚀刻时对n型杂质区域67的损伤降低，这一点与第1实施方式是相同的。
这里，不在绝缘膜71f上进一步堆积绝缘膜(例如SiN膜)，形成到达半导体基板60的接触孔h1～h4。因此，与第1实施方式相比，能够缩短用于接触的接触孔形成所需要的蚀刻的时间。根据第2实施方式，由于能够削减将绝缘膜71f上的绝缘膜72f(参照图17)的厚度偏差考虑在内的余量的蚀刻时间，所以能够削减蚀刻所需要的总的时间。因而，对于形成于半导体基板60的杂质区域(例如n型杂质区域67n)的蚀刻的损伤被进一步减轻，能够进一步抑制起因于蚀刻的晶体缺陷的增加。
进而，这里，以绝缘膜71f为掩模进行离子注入，在n型杂质区域67内、68an内、68bn内及68dn内形成杂质浓度相对较高的区域。然后，在接触孔h1～h7的位置，与第1实施方式同样地分别形成接触插塞cp1～cp7(图29)。
接着，在半导体基板60的整面形成绝缘膜72f(图30)。绝缘膜72f例如是通过LP－CVD法形成的SiN膜，如在图30中示意地表示那样，将绝缘层70上的栅极电极26e、22e、24e及28e、和绝缘层71中的没有被接触插塞覆盖的部分覆盖。也可以在绝缘膜72f的形成之前形成例如SiO2膜等。接着，通过湿式蚀刻及/或干式蚀刻，从周边区域R2以外的区域上将绝缘膜72f有选择地除去(图31)。
接着，将摄像区域R1用抗蚀剂覆盖，通过采用各向异性蚀刻，在栅极电极28e的侧部形成绝缘构造73(图32)。这里，从n型杂质区域68en上及68fn上，除了栅极电极28e的附近以外，将绝缘层70(这里是其第2部分70b的一部分)、绝缘层71及绝缘膜72f有选择地除去，进而，从栅极电极28e上将绝缘层71及绝缘膜72f有选择地除去。
然后，通过以栅极电极28e、绝缘构造73(及绝缘层70)为掩模向n型杂质区域68en及68fn进行杂质注入，在栅极电极28e的两侧形成包括第1区域68e及第2区域68f的n型杂质区域68sd。在杂质的注入后，进行退火，进而，在杂质区域68sd的第2区域68f及栅极电极28e的上表面自对准地形成金属硅化物层28s。
接着，例如使用CVD法形成绝缘层90a，在绝缘层90a中形成具有与接触插塞之间的连接的插塞(典型的是金属插塞)及布线层(图33)。之后的工序与第1实施方式大致是同样的，所以省略说明。经过以上的工序，得到图26所示的构造。
(第3实施方式)
图34表示本发明的第3实施方式的摄像装置的例示性结构。图34所示的摄像装置100C，代替摄像装置100A的摄像单元10A而具有摄像单元10C。摄像装置100C的摄像单元10C大体上具有参照图26说明的摄像装置100B的摄像单元10B的绝缘层71以及形成为将接触插塞cp1～cp5覆盖的绝缘层74(典型的是SiN层)。与第1及第2实施方式同样，绝缘层71可以具有包括多个绝缘层的层叠构造。
着眼于复位晶体管26的栅极电极26e的周边。绝缘层74具有至少将栅极电极26e的侧部和与栅极电极26e连接的接触插塞cp5的侧部覆盖的部分74b。接触插塞cp5与栅极电极26e直接连接这一点与第1及第2实施方式是共通的。
如图34的右侧所示，摄像装置100C的周边区域R2具有与上述的摄像装置100A及摄像装置100B大致同样的构造。这里，绝缘构造73包括绝缘层74的一部分74a。绝缘构造73中的部分74a可以具有与上述的绝缘层72的一部分72b同样的形状及配置。
(第3实施方式的变形例)
图35表示本发明的第3实施方式的摄像装置的变形例。图35所示的摄像装置100D的摄像单元10D具有位于复位晶体管26的栅极电极26e与接触插塞cp1之间的绝缘构造72c。该绝缘构造72c与配置在周边区域R2的绝缘构造73中的绝缘层72的第1部分72a同样，是绝缘层72的一部分。摄像单元10D具有绝缘层71以及形成为将接触插塞cp1～cp5覆盖的绝缘层75。绝缘层75具有至少将接触插塞cp5的侧部覆盖的部分75b。
在该例中，复位晶体管26的栅极电极26e与接触插塞cp1之间的距离W是沿着半导体基板60的法线方向的、绝缘层72的堆积厚度的2倍以下。这里，绝缘层72的堆积厚度是指，绝缘层72中的沿着栅极电极或接触插塞的侧面竖起的部分以外的、与半导体基板60的表面大致平行地伸展的部分的平均的厚度。另外，平行地沿着半导体基板60的表面的第1部分72a的宽度d与绝缘膜72f的堆积厚度成比例，典型的是堆积厚度的大约60％以上100％以下。
在图35所示的例子中，在摄像区域R1中，在栅极电极26e以外的栅极电极、与接触插塞cp1以外的接触插塞之间，没有示出绝缘层72的一部分，但也可以在栅极电极26e以外的栅极电极与接触插塞cp1以外的接触插塞之间存在与绝缘构造72c同样的绝缘构造。如后述那样，如果使栅极电极与接触插塞之间的距离为规定的距离以下，则能够在栅极电极与接触插塞之间比较容易地形成绝缘构造。
(制造方法)
以下，参照图36～图42，说明第3实施方式的摄像装置的例示性的制造方法。
到形成接触插塞cp1～cp7为止的工序可以与第2实施方式大致同样(参照图27～图29)。在接触插塞cp1～cp7的形成后，在半导体基板60的整面形成绝缘膜74f(图36)。该绝缘膜74f形成为，将栅极电极26e、22e、24e及28e、接触插塞cp1～cp7、和绝缘层71中的没有被接触插塞cp1～cp7覆盖的部分覆盖。这里，绝缘膜74f与上述的绝缘膜72f同样，例如是通过LP－CVD法形成的SiN膜。
在形成绝缘膜74f后，在绝缘膜74f中的处于摄像区域R1的部分上形成抗蚀剂图案，通过干式蚀刻(典型的是等离子蚀刻)，将绝缘膜74f的各接触插塞上的部分有选择地除去(图37)。由此，在各接触插塞上形成接触孔。在图37中，表示了到达接触插塞cp1、cp2、cp4、cp5、cp6及cp7的接触孔h10、h9、h8、h5、h6及h7。
在将摄像区域R1上的抗蚀剂图案除去后，形成将摄像区域R1覆盖的抗蚀剂掩模。然后，从配置在周边区域R2的n型杂质区域68en上及68fn上，除了栅极电极28e的附近以外，将绝缘层70(这里是其第2部分70b的一部分)、绝缘层71及绝缘膜74f有选择地除去，此外，从栅极电极28e上将绝缘层71及绝缘膜74f有选择地除去，由此在栅极电极28e的侧部形成绝缘构造73(图37)。
然后，通过以栅极电极28e、绝缘构造73(及绝缘层70)为掩模向n型杂质区域68en及68fn进行杂质注入，在栅极电极28e的两侧形成包括第1区域68e及第2区域68f的n型杂质区域68sd。在杂质的注入后，进行退火，进而，在杂质区域68sd的第2区域68f及栅极电极28e的上表面自对准地形成金属硅化物层28s。
接着，例如使用CVD法形成绝缘层90a，在绝缘层90a中形成具有与接触插塞之间的连接的插塞(典型的是金属插塞)及布线层(图38)。另外，这里，说明了在绝缘层90a的形成前在绝缘膜74f中形成接触孔h10、h9、h8、h5、h6及h7的例子，但也可以在绝缘层90a的形成后，在绝缘层90a及绝缘膜74f中形成到达接触插塞的接触孔。之后的工序与第1及第2实施方式大致是同样的，所以省略说明。经过以上的工序，得到图34所示的构造。
根据上述的制造方法，与第2实施方式同样，与第1实施方式相比，能够缩短用于接触的接触孔的形成所需要的蚀刻的时间。此外，能够削减将绝缘膜71f上的绝缘膜72f(参照图17)的厚度偏差考虑在内的余量的蚀刻所需要的时间，能够进一步减轻蚀刻的损伤，抑制起因于蚀刻的晶体缺陷的增加。
参照图35说明的构造例如可以如以下这样得到。首先，与第2实施方式同样，在接触孔h1～h7的位置分别形成接触插塞cp1～cp7(图39)。但是，此时，以使复位晶体管26的栅极电极26e与接触插塞cp1之间的距离W成为接着形成的绝缘膜72f的目标厚度的2倍以下的方式，在绝缘层71上形成接触插塞cp1。
在接触插塞cp1～cp7的形成后，与第2实施方式同样，在半导体基板60的整面形成绝缘膜72f(图40)。然后，对摄像区域R1及周边区域R2的双方执行各向异性蚀刻。关于周边区域R2，与参照图37说明的工序是同样的，通过各向异性蚀刻，能够在栅极电极28e的侧部形成绝缘构造73(图41)。另一方面，在摄像区域R1，将绝缘膜72f的大部分除去。例如，能够从接触插塞cp1的上表面及复位晶体管26的栅极电极26e的上表面将绝缘膜72f除去。但是，由于栅极电极26e及接触插塞cp1的间隔是规定的大小以下，所以栅极电极26e及接触插塞cp1之间的绝缘膜72f残留，结果，形成绝缘构造72c。这里，关于摄像区域R1，绝缘膜72f中的、栅极电极26e及接触插塞cp1之间以外的部分被全部除去，但也可以在其他电极与其他接触插塞之间留下一部分绝缘膜72f。只要调整电极与接触插塞之间的距离以使其成为绝缘膜72f的目标厚度的2倍以下，就能够在隔开规定的间隔配置的电极与接触插塞之间留下绝缘膜72f的一部分而形成绝缘构造。
这样，通过使栅极电极26e及接触插塞cp1的间隔成为规定的大小以下，能够有选择地将栅极电极26e及接触插塞cp1之间的绝缘膜72f留下。参照图42可知，绝缘构造72c位于作为电荷积蓄区域的一部分发挥功能的n型杂质区域67n上。因而，能够抑制由之后的蚀刻带来的对n型杂质区域67n的表面的损伤。此外，与参照图36～图38说明的上述的制造方法相比，能够将光刻的工序削减，所以还能得到制造成本降低的优点。
然后，通过以栅极电极28e、绝缘构造73(及绝缘层70)为掩模进行杂质注入，在栅极电极28e的两侧形成n型杂质区域68sd。进而，在杂质区域68sd的第2区域68f及栅极电极28e的上表面自对准地形成金属硅化物层28s。
接着，在摄像区域R1上有选择地形成将各接触插塞覆盖的绝缘层75(图42)。绝缘层75例如是通过CVD法形成的SiO2层。进而，例如使用CVD法形成绝缘层90a，在绝缘层90a中形成具有与接触插塞之间的连接的插塞(典型的是金属插塞)及布线层。之后的工序与上述的其他实施方式大致是同样的。经过以上的工序，能得到图35所示的构造。也可以在形成绝缘层75之后、形成绝缘层90a之前，在绝缘层75中的各接触插塞的位置形成接触孔。
(其他变形例)
在上述的各实施方式的器件构造中，在绝缘层70的第2部分70b形成有接触孔h2。但是，也可以在绝缘层70的第1部分70a形成接触孔h2。换言之，也可以将n型杂质区域68an的更多的部分上用相对较厚的第1部分70a覆盖。
图43表示本发明的实施方式的再其他变形例的电路结构。为了简单，在图43中将多个摄像单元中的1个作为代表表示。图43所示的摄像单元10E与图2所示的摄像单元10A之间的主要不同点是，摄像单元10E中的信号检测电路15还具有第1电容元件51、第2电容元件52及反馈晶体管56。
在图43所例示的结构中，信号检测电路15包括连接在复位晶体管26的源极与反馈线53之间的反馈晶体管56。如后述那样，通过使反馈晶体管56导通，形成在路径中包含放大晶体管22及反馈晶体管56的反馈路径。因而，也可以说在复位晶体管26的源极与放大晶体管22的源极之间电连接反馈晶体管56。在该反馈晶体管56的栅极连接反馈控制线58。反馈控制线58例如连接到垂直扫描电路46(参照图1)，在摄像装置动作时，通过垂直扫描电路46控制反馈晶体管56的栅极电压。
在图43所例示的结构中，信号检测电路15包括连接在复位晶体管26的源极及漏极之间的第1电容元件51。第1电容元件51具有比较小的电容值。此外，信号检测电路15包括一方的电极连接于复位晶体管26及反馈晶体管56之间的节点的第2电容元件52。第2电容元件52具有比第1电容元件51大的电容值。第2电容元件52及反馈晶体管56可以作为RC滤波器电路发挥功能。
如图示那样，第2电容元件52的另一方的电极连接于灵敏度调整线54。灵敏度调整线54例如连接于垂直扫描电路46(参照图1)，在摄像装置动作时，灵敏度调整线54的电位被设定为例如0V(基准电位)。以下，有将复位晶体管26与第2电容元件52之间的节点称作“复位漏极节点RD”的情况。
通过反馈晶体管56的栅极电压的控制，形成使摄像单元10E的输出负反馈的反馈路径。如后述那样，通过反馈路径的形成，能够消除随着复位晶体管26的截止动作产生的kTC噪声。
在将反馈晶体管56连接在复位晶体管26与反馈线53之间而得到的电路结构中，如果能够减小复位漏极节点RD处的漏电流，则从噪声降低的观点看是有益的。关于复位漏极节点RD，也能够通过采用与电荷积蓄节点FD同样的连接构造，来减小复位漏极节点RD处的漏电流。
图44表示图43所示的摄像单元10E的器件构造的一例。图44所例示的器件构造，关于反馈晶体管56以外的部分，与第1实施方式大致是同样的。当然也能够采用与第2或第3实施方式同样的器件构造。另外，关于周边区域R2，可以与参照图5等说明的构造是同样的。因而，这里省略图示及说明。
图44所示的半导体基板76包括形成在p型半导体层63p上的p型半导体层75p。p型半导体层75p具有p型杂质区域66p及p型杂质区域76p。p型杂质区域76p中的杂质浓度可以是与p型杂质区域66p相同的程度。在p型杂质区域76p，形成有n型杂质区域77n。n型杂质区域77n作为复位晶体管26的源极区域发挥功能。
反馈晶体管56与复位晶体管26共用n型杂质区域77n。n型杂质区域77n作为反馈晶体管56的源极区域及漏极区域的一方发挥功能，n型杂质区域68an在这里作为反馈晶体管56的源极区域及漏极区域的另一方发挥功能。
反馈晶体管56还具有配置在绝缘层70上的栅极电极56e。在该例中，栅极电极56e位于绝缘层70的第2部分70b的一部分上。栅极电极56e典型的是多晶硅电极，与放大晶体管22的栅极电极22e、寻址晶体管24的栅极电极24e、复位晶体管26的栅极电极26e同层。绝缘层70的第2部分70b中的被栅极电极56e及半导体基板76夹着的部分具有作为反馈晶体管56的栅极绝缘层的功能。
在图示的例子中，n型杂质区域77n与n型杂质区域67n同样，包括第1区域77a及第2区域77b。第2区域77b配置在第1区域77a内，具有比第1区域77a高的杂质浓度。n型杂质区域77n的第1区域77a的杂质浓度是与n型杂质区域67n的第1区域67a的杂质浓度相同程度，或比第1区域67a的杂质浓度大。由于复位漏极节点RD与电荷积蓄节点FD相比能够将漏电流的允许值设定得更大，所以能够使n型杂质区域77n的第1区域77a的杂质浓度比第1区域67a的杂质浓度大。通过使第1区域77a的杂质浓度比第1区域67a的杂质浓度大，能够减小复位晶体管26的源极侧的寄生电阻，能够使复位晶体管26的电流驱动能力提高。
在该例中，n型杂质区域77n的第2区域77b被绝缘层70中的相对较厚的第1部分70a覆盖。在n型杂质区域77n上的绝缘层70的第1部分70a，在与第2区域77b重叠的位置形成有接触孔h8，经由该接触孔h8，接触插塞cp8直接连接到n型杂质区域77n的第2区域77b。n型杂质区域77n内的高杂质浓度的第2区域77b的形成不是必须的，但通过在n型杂质区域77n内形成第2区域77b，能得到接触电阻减小的效果。
接触插塞cp8与其他接触插塞cp1等同层，典型的是由多晶硅形成。接触插塞cp8经由插塞pa5，电连接到与第2电容元件52(在图44中未图示，参照图43)的电极中的、没有连接到灵敏度调整线54(未图示)上的一侧的电极相连接的布线81。这里，布线81是布线层80b的一部分。另外，第1电容元件51及第2电容元件52既可以具有MIS(metal－insulator－semiconductor)构造，也可以具有MIM(metal－insulator－metal)构造。如果采用MIM构造，则容易得到更大的电容值。
接触插塞cp8在其上表面不具有金属硅化物层，插塞pa5直接连接到接触插塞cp8的上表面。通过不经由金属硅化物层而将插塞pa5直接连接于接触插塞cp8，能够防止经由接触插塞cp8向n型杂质区域77n的金属的扩散(特别是镍的扩散)。换言之，能够抑制复位漏极节点RD处的漏电流的发生，抑制摄像单元10E中的噪声。
图45表示摄像单元10E中的各元件的布局的一例。如果沿着图45中的B－B’线将摄像单元10E切断并展开，则能得到图44所示的剖面。
在该例中，复位晶体管26及反馈晶体管56沿着纸面的上下方向以直线状配置。因而，这里，接触插塞cp8与半导体基板76之间的连接部分(这里是n型杂质区域77n的第2区域77b)位于复位晶体管26的栅极电极26e与反馈晶体管56的栅极电极56e之间。另外，图45只不过是示意性的平面图，在图45中，各杂质区域及各栅极电极的形状及尺寸并不一定严格地反映实际的形状及尺寸。关于图4也是同样的。
如图示那样，这里，配置在半导体基板76上的绝缘层70中的相对较厚的第1部分70a扩展到反馈晶体管56的栅极电极56e的附近，不仅是n型杂质区域67n上及复位晶体管26的栅极电极26e的正下方，还将n型杂质区域77n覆盖。更详细地讲，绝缘层70的第1部分70a形成为，将由n型杂质区域77n的第1区域77a与p型杂质区域76p之间的pn结形成的耗尽层中的、在半导体基板76的表面出现的部分也较多地覆盖。在该例中，绝缘层70的第1部分70a较宽地形成到n型杂质区域77n的外侧，以使得将p型杂质区域76p的部分也基本包含。绝缘层70的第1部分70a只要不与反馈晶体管56的栅极电极56e相干扰，就能够扩大到栅极电极56e的附近。
这样，关于复位漏极节点RD，也与电荷积蓄节点FD同样，能够采用使接触插塞cp8与半导体基板76之间的连接部分(这里是n型杂质区域77n的第2区域77b)的周围的绝缘层70的厚度相对较大的构造。通过用半导体基板76上的绝缘层70中的相对较厚的第1部分70a将n型杂质区域77n覆盖，相比于被第2部分70b覆盖的区域，能够减轻由于在绝缘层70的形成后执行的各种蚀刻引起的、对半导体基板76的表面的损伤以及从表面到几百nm左右的深度的损伤。结果，能够得到由于n型杂质区域77n的表面附近的晶体缺陷引起的漏电流减小的效果，换言之，能够得到抑制复位漏极节点RD处的漏电流的效果。
这里，再次参照图43，说明利用了反馈路径的形成的噪声消除的概要。在具有图43所例示的电路结构的摄像装置中，按每个行以摄像单元为单位执行噪声消除。
在图43所例示的电路结构中，通过使复位晶体管26及反馈晶体管56导通，反馈线53的电压被施加到电荷积蓄节点FD，电荷积蓄节点FD的电位被复位。接着，使复位晶体管26截止。
通过使复位晶体管26截止而产生kTC噪声。但是，在反馈晶体管56导通的期间，形成有在路径中包括电荷积蓄节点FD、放大晶体管22、反馈晶体管56及第1电容元件51的反馈路径的状态持续。因此，当形成了反馈路径时(也可以说是反馈晶体管56不为截止时)，反馈晶体管56输出的信号被由第1电容元件51和电荷积蓄节点FD的寄生电容形成的衰减电路衰减。如果设第1电容元件51及电荷积蓄节点FD的寄生电容的电容值分别为C1及Cfd，则此时的衰减率B表示为B＝C1/(C1+Cfd)。
接着，使反馈晶体管56截止。此时，例如，以跨越反馈晶体管56的阈值电压的方式，使反馈控制线58的电压电平从高电平逐渐下降到低电平。当使反馈控制线58的电位从高电平朝向低电平逐渐下降，反馈晶体管56的电阻逐渐增加。当反馈晶体管56的电阻增加，反馈晶体管56的工作频带变窄，反馈的信号的频率域变窄。
当反馈控制线58的电压达到低电平，则反馈晶体管56成为截止，反馈路径的形成被消除。此时，当反馈晶体管56的工作频带是与放大晶体管22的工作频带相比足够低的频带，则由反馈晶体管56产生的热噪声被反馈电路16抑制为1/(1+AB)1/2倍。这里，式中的A是反馈电路16的增益。这样，通过在反馈晶体管56的工作频带比放大晶体管22的工作频带低的状态下使反馈晶体管56截止，能够减小残留在电荷积蓄节点FD的kTC噪声。反馈晶体管56的工作频带只要根据到噪声被充分减小为止可容许的时间适当设定就可以。
如以上说明，根据本发明的实施方式，由于能够抑制漏电流的影响，所以提供能够以高画质进行摄像的摄像装置。另外，上述的放大晶体管22、寻址晶体管24、复位晶体管26、周边区域R2的晶体管28以及反馈晶体管56的各自既可以是N沟道MOS也可以是P沟道MOS。也不需要将这些晶体管的全部统一为N沟道MOS或P沟道MOS的某种。在摄像单元中使各个晶体管为N沟道MOS、使用电子作为信号电荷的情况下，只要将这些晶体管的各自的源极及漏极的配置相互替换就可以。
产业上的可利用性
根据本发明的实施方式，能提供能够抑制暗电流的影响而以高画质摄像的摄像装置。本发明的摄像装置例如对于图像传感器、数码相机等是有用的。本发明的摄像装置能够用于医疗用相机、机器人用相机、监控相机、搭载在车辆中使用的相机等。
标号说明
10A～10E 摄像单元
12 光电变换部
14、15 信号检测电路
16 反馈电路
22 放大晶体管
22e 放大晶体管22的栅极电极
24 寻址晶体管
24e 寻址晶体管24的栅极电极
26 复位晶体管
26e 复位晶体管26的栅极电极
28 周边区域的晶体管
28e 晶体管28的栅极电极
28s 金属硅化物层
40 周边电路
56 反馈晶体管
56e 反馈晶体管56的栅极电极
60、76 半导体基板
61 支承基板
61p、63p、65p、75p p型半导体层
62n n型半导体层
64 p型区域
66p、76p p型杂质区域
67n、77n n型杂质区域
67an～67fn n型杂质区域
68sd n型杂质区域
69 元件分离区域
70 绝缘层
70a 绝缘层70的第1部分
70b 绝缘层70的第2部分
71、72、74、75 绝缘层
72c、73 绝缘构造
80 布线构造
80a～80d 布线层
90 层间绝缘层
100A～100D 摄像装置
R1 摄像区域
R2 周边区域
cp1～cp8 接触插塞
h1～h10 接触孔
pa1～pa5、pb～pd 插塞

Claims (19)

1.一种摄像装置，其特征在于，
具备：
半导体基板；
第1绝缘层，将上述半导体基板的表面覆盖，包含第2部分和比上述第2部分厚度大的第1部分；以及
摄像单元；
上述摄像单元具备：
第1晶体管，包含第1栅极电极和位于上述第1栅极电极与上述半导体基板的表面之间的第1栅极绝缘层，包含上述半导体基板内的第1杂质区域作为源极及漏极的一方；
第2晶体管，包含第2栅极电极和位于上述第2栅极电极与上述半导体基板的上述表面之间的第2栅极绝缘层；以及
光电变换部，电连接于上述第2栅极电极及上述第1杂质区域；
上述第1部分覆盖上述第1杂质区域中的在上述半导体基板的上述表面露出的部分的至少一部分；
上述第1栅极绝缘层是上述第1绝缘层的上述第1部分的一部分；
上述第2栅极绝缘层是上述第1绝缘层的上述第2部分的一部分。
2.如权利要求1所述的摄像装置，其特征在于，
上述摄像单元具备与上述光电变换部电连接、将上述第1部分贯通而与上述第1杂质区域直接连接的第1插塞；
上述第1杂质区域包含第1区域和杂质浓度比上述第1区域高的第2区域；
上述第1插塞与上述第2区域直接连接。
3.如权利要求1所述的摄像装置，其特征在于，
上述摄像单元包含上述半导体基板内的第2杂质区域；
上述第1晶体管包含上述第2杂质区域作为上述源极及上述漏极的另一方；
上述第1部分将上述第2杂质区域的一部分覆盖；
上述第2部分将上述第2杂质区域的另一部分覆盖。
4.如权利要求3所述的摄像装置，其特征在于，
上述第2杂质区域之中，在俯视中与上述第1部分重叠的部分的注入深度小于在俯视中与上述第2部分重叠的部分的注入深度。
5.如权利要求3所述的摄像装置，其特征在于，
上述摄像单元包含上述半导体基板内的第3杂质区域；
上述第2晶体管包含上述第3杂质区域作为源极及漏极的一方；
上述第1杂质区域的注入深度大于上述第2杂质区域及上述第3杂质区域的注入深度。
6.如权利要求3所述的摄像装置，其特征在于，
上述摄像单元具备第3晶体管，该第3晶体管电连接在上述第2晶体管的源极及漏极的一方与上述第1晶体管的上述源极及上述漏极的上述另一方之间。
7.如权利要求6所述的摄像装置，其特征在于，
还具备反相放大器，该反相放大器电连接在上述第2晶体管的上述源极及上述漏极的上述一方与上述第3晶体管之间。
8.如权利要求6所述的摄像装置，其特征在于，
上述第1杂质区域的注入深度大于上述第2杂质区域的注入深度。
9.如权利要求1所述的摄像装置，其特征在于，
上述摄像单元包含上述半导体基板内的第2杂质区域，该第2杂质区域邻接于上述第1杂质区域并且导电型与上述第1杂质区域不同；
上述第1部分覆盖上述第2杂质区域中的在上述半导体基板的上述表面露出的部分。
10.如权利要求1所述的摄像装置，其特征在于，
上述半导体基板具有摄像区域和周边区域，上述摄像单元位于上述摄像区域，与上述摄像单元连接的周边电路位于上述周边区域；
上述周边电路包含第3晶体管，该第3晶体管包含第3栅极电极和位于上述第3栅极电极与上述半导体基板的上述表面之间的第3栅极绝缘层，该第3晶体管包含上述半导体基板内的上述第2杂质区域作为源极及漏极的一方；
上述第3栅极绝缘层是上述第1绝缘层的上述第2部分的一部分。
11.如权利要求1所述的摄像装置，其特征在于，
上述第2杂质区域及上述第3栅极电极的至少一方包含金属硅化物层；
上述第1杂质区域及上述第1栅极电极都不包含金属硅化物层。
12.如权利要求10所述的摄像装置，其特征在于，
还具备隔着上述第1绝缘层将上述半导体基板的上述表面的至少一部分覆盖的第2绝缘层；
上述第2绝缘层包含第3部分，该第3部分与上述第2绝缘层的其他部分分离、并且将上述第3栅极电极的侧面覆盖；
上述第2杂质区域具有第1区域和杂质浓度比上述第1区域高的第2区域；
上述第1区域在俯视中位于上述第2区域与上述第3栅极电极之间；
上述第13部分在俯视中与上述第1区域重叠且不与上述第2区域及上述第3栅极电极重叠。
13.如权利要求12所述的摄像装置，其特征在于，
上述第2绝缘层具有将上述第1栅极电极的上表面及侧面的至少一部分覆盖的第4部分。
14.如权利要求13所述的摄像装置，其特征在于，
上述摄像单元具备第1插塞，该第1插塞与上述第1晶体管的上述第1栅极电极直接连接；
上述第4部分将上述第1插塞的上表面及侧面的至少一部分覆盖。
15.如权利要求12所述的摄像装置，其特征在于，
具备将上述第1部分贯通而与上述第1杂质区域直接连接的第1插塞；
上述第1栅极电极与上述第1插塞之间的距离是与上述半导体基板的上述表面垂直的方向上的上述第2绝缘层的厚度的2倍以下；
上述第2绝缘层具有在俯视中位于上述第1栅极电极与上述第1插塞之间的第4部分。
16.如权利要求12所述的摄像装置，其特征在于，
还具备位于上述第1绝缘层与上述第2绝缘层之间的中间绝缘层；
上述中间绝缘层位于上述第3部分与上述第3栅极电极之间、和上述第3部分与上述第1绝缘层之间。
17.如权利要求13所述的摄像装置，其特征在于，
还具备位于上述第1绝缘层与上述第2绝缘层之间的中间绝缘层；
上述中间绝缘层将上述第1栅极电极的上方及侧方的至少一部分覆盖。
18.如权利要求12所述的摄像装置，其特征在于，
上述第2区域的注入深度大于上述第1区域的注入深度。
19.如权利要求1所述的摄像装置，其特征在于，
上述摄像单元，在上述半导体基板内在上述第1晶体管与上述第2晶体管之间具有作为元件分离区域发挥功能的第2杂质区域；
上述第1部分将上述第2杂质区域的一部分覆盖；
上述第2部分将上述第2杂质区域的另一部分覆盖；
上述第2杂质区域之中，在俯视中与上述第1部分重叠的部分的注入深度小于在俯视中与上述第2部分重叠的部分的注入深度。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556390A (zh) * 2018-05-31 2019-12-10 松下知识产权经营株式会社 摄像装置
CN110880520A (zh) * 2018-09-06 2020-03-13 松下知识产权经营株式会社 摄像装置
CN111048536A (zh) * 2018-10-15 2020-04-21 松下知识产权经营株式会社 摄像装置
CN111370433A (zh) * 2018-10-15 2020-07-03 松下电器产业株式会社 摄像装置以及其制造方法
CN114868258A (zh) * 2019-12-27 2022-08-05 松下知识产权经营株式会社 半导体装置及半导体装置的制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110970453B (zh) 2018-10-01 2024-10-08 松下知识产权经营株式会社 摄像装置
JP2021111692A (ja) 2020-01-10 2021-08-02 パナソニックＩｐマネジメント株式会社 撮像装置および撮像装置の製造方法
JP7050111B2 (ja) * 2020-04-08 2022-04-07 パナソニック株式会社 撮像装置
JPWO2023013366A1 (zh) * 2021-08-05 2023-02-09
CN117918063A (zh) * 2021-09-06 2024-04-23 新加坡优尼山帝斯电子私人有限公司 使用半导体元件的内存装置
WO2024106191A1 (ja) * 2022-11-15 2024-05-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに電子機器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223787A (ja) * 1996-02-19 1997-08-26 Matsushita Electron Corp 固体撮像装置およびその製造方法
US20080054165A1 (en) * 2006-08-31 2008-03-06 Canon Kabushiki Kaisha Photoelectric-conversion apparatus and image-pickup system
JP2009088447A (ja) * 2007-10-03 2009-04-23 Sony Corp 固体撮像素子およびその製造方法
WO2014002330A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
CN103946982A (zh) * 2011-11-22 2014-07-23 松下电器产业株式会社 固体摄像装置
JP2016063216A (ja) * 2014-09-12 2016-04-25 パナソニックＩｐマネジメント株式会社 撮像装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9520888D0 (en) * 1995-10-12 1995-12-13 Philips Electronics Nv Electronic devices comprising thin-film circuitry
JP2004014911A (ja) * 2002-06-10 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
EP1858082A4 (en) * 2005-03-11 2011-01-19 Fujitsu Semiconductor Ltd IMAGE SENSOR WHERE A PHOTODIODE REGION IS EMBEDDED AND MANUFACTURING METHOD THEREFOR
JP5110820B2 (ja) * 2006-08-02 2012-12-26 キヤノン株式会社 光電変換装置、光電変換装置の製造方法及び撮像システム
KR100882467B1 (ko) 2007-12-28 2009-02-09 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP2009283552A (ja) * 2008-05-20 2009-12-03 Panasonic Corp 固体撮像素子
JP5493382B2 (ja) * 2008-08-01 2014-05-14 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP5495524B2 (ja) 2008-08-18 2014-05-21 キヤノン株式会社 光電変換装置
JP2011054832A (ja) * 2009-09-03 2011-03-17 Panasonic Corp 増幅型固体撮像素子およびその製造方法
JP2011155168A (ja) * 2010-01-28 2011-08-11 Sony Corp 半導体素子及びその製造方法、並びに固体撮像装置
JP2011205037A (ja) * 2010-03-26 2011-10-13 Panasonic Corp 固体撮像装置及びその製造方法
JP2012151369A (ja) 2011-01-20 2012-08-09 Panasonic Corp 固体撮像装置
JP6124217B2 (ja) 2011-04-28 2017-05-10 パナソニックＩｐマネジメント株式会社 固体撮像装置及びそれを用いたカメラシステム
JP5930650B2 (ja) * 2011-10-07 2016-06-08 キヤノン株式会社 半導体装置の製造方法
JP5710526B2 (ja) * 2012-03-14 2015-04-30 株式会社東芝 固体撮像装置、及び固体撮像装置の製造方法
WO2013190759A1 (ja) * 2012-06-21 2013-12-27 パナソニック株式会社 固体撮像素子及びその製造方法
JP6167406B2 (ja) * 2012-06-28 2017-07-26 パナソニックＩｐマネジメント株式会社 固体撮像装置及びその製造方法
US9147710B2 (en) * 2013-07-23 2015-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Photodiode gate dielectric protection layer
JP2016103615A (ja) 2014-11-28 2016-06-02 キヤノン株式会社 撮像装置の製造方法、撮像装置および撮像システム
JP6497541B2 (ja) * 2014-12-26 2019-04-10 パナソニックＩｐマネジメント株式会社 撮像装置
JP2017152669A (ja) * 2016-02-25 2017-08-31 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223787A (ja) * 1996-02-19 1997-08-26 Matsushita Electron Corp 固体撮像装置およびその製造方法
US20080054165A1 (en) * 2006-08-31 2008-03-06 Canon Kabushiki Kaisha Photoelectric-conversion apparatus and image-pickup system
JP2009088447A (ja) * 2007-10-03 2009-04-23 Sony Corp 固体撮像素子およびその製造方法
CN103946982A (zh) * 2011-11-22 2014-07-23 松下电器产业株式会社 固体摄像装置
WO2014002330A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
JP2016063216A (ja) * 2014-09-12 2016-04-25 パナソニックＩｐマネジメント株式会社 撮像装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110556390A (zh) * 2018-05-31 2019-12-10 松下知识产权经营株式会社 摄像装置
CN110556390B (zh) * 2018-05-31 2024-09-27 松下知识产权经营株式会社 摄像装置
CN110880520A (zh) * 2018-09-06 2020-03-13 松下知识产权经营株式会社 摄像装置
CN111048536A (zh) * 2018-10-15 2020-04-21 松下知识产权经营株式会社 摄像装置
CN111370433A (zh) * 2018-10-15 2020-07-03 松下电器产业株式会社 摄像装置以及其制造方法
CN114868258A (zh) * 2019-12-27 2022-08-05 松下知识产权经营株式会社 半导体装置及半导体装置的制造方法

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Publication number Publication date
US20190244959A1 (en) 2019-08-08
US10446549B2 (en) 2019-10-15
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