CN101515593B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。在半导体衬底上形成硬掩模材料膜，并且在半导体衬底的上表面中的开口的正下方形成凹陷。接下来，通过使用硬掩模材料膜作为掩模在成像区中注入杂质，在凹陷的正下方形成p型区。并且，通过在处理区中进一步加工所述凹陷，形成沟槽。通过在所述凹陷和沟槽中掩埋介电材料以去除硬掩模材料膜，形成半掩埋介电膜和STI。接下来，形成分别覆叠半掩埋介电膜和STI的两个电极，并且使用一个电极和半掩埋介电膜作为掩模，在成像区中注入杂质，从而在半导体衬底中在与p型区接触的区域中形成构成光电二极管的n型区。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于并要求2008年2月22日提交的在先的日本专利申请2008-042010的优先权，在此引入其整个内容作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地，涉及一种包括通过半导体区而彼此部分隔离的元件的半导体器件及其制造方法。
背景技术
通常，半导体器件中的元件隔离是通过STI(浅沟槽隔离)方法执行的，其中硅衬底被蚀刻以形成沟槽，在该沟槽中掩埋介电膜。然而，该STI方法在诸如CMOS(互补金属氧化物半导体)图像传感器的图像采集器件(下文中称为“成像器件”)中的应用引起以下问题。
如果成像器件中的光电二极管通过STI而彼此隔离，则在蚀刻硅衬底期间发生损伤，并且在沟槽中掩埋介电膜期间施加应力，导致在硅衬底中引入晶体缺陷。因此，晶体缺陷的不成对的电子对充当载流子，在图像中产生白斑。为防止该问题，需要用阱(反转层)包围STI，但这减小了光电二极管的面积，减小量为阱的裕度。从而，在光电转换期间的饱和电子数量减少，引起图像特性的劣化，例如灵敏度降低。该问题在像素间距降低的情况下尤其明显。
在这种情况下，作为在防止图像特性劣化的同时获得足够的元件隔离能力的一种途径，研究了基于台面隔离(mesa isolation)方法的元件隔离在成像器件中的应用。台面隔离是一种PN隔离的方法，其中在元件之间形成半导体区，并且在该半导体区上设置介电膜。例如，在KazuichirohItonaga et al.，“A High-Performance and Low-Noise CMOS Image Sensorwith an Expanding Photodiode under the Isolation Oxide”，2005 IEEE0-7803-9269-8中公开了在CMOS图像传感器中组合使用STI隔离和台面隔离的技术。
然而，在上述文献中公开的技术中，台面隔离的介电膜的高度与STI的介电膜的高度不匹配。不幸地，这增加了之后的工艺的难度，妨碍了器件的按比例缩小。
发明内容
根据本发明的一方面，提供一种半导体器件，其包括：半导体衬底；第一导电类型区，形成在所述半导体衬底的上部中，并且具有第一导电类型；第二导电类型区，形成在所述半导体衬底的上部中，与所述第一导电类型区接触，并且具有与所述第一导电类型不同的第二导电类型；以及半掩埋介电膜，设置在所述第二导电类型区的正上方，具有掩埋在所述半导体衬底中的下部，且具有从所述半导体衬底的上表面突出的上部，所述第二导电类型区和所述半掩埋介电膜使得所述第一导电类型区与这样的区域隔离，该区域跨过所述第二导电类型区在所述第一导电类型区的相对侧且与所述第二导电类型区接触。
根据本发明的另一方面，提供一种制造半导体器件的方法，其包括以下步骤：在半导体衬底上形成硬掩模材料膜；在所述硬掩模材料膜中形成开口，并且通过蚀刻在所述开口的正下方在所述半导体衬底的上表面中形成凹陷(recess)；通过使用所述硬掩模材料膜作为掩模注入杂质，在所述凹陷的正下方的所述半导体衬底中形成第二导电类型区；在所述开口中和所述凹陷中掩埋介电材料；通过去除所述硬掩模材料膜，形成半掩埋介电膜，所述半掩埋介电膜具有掩埋在所述半导体衬底中的下部和从所述半导体衬底的所述上表面突出的上部；以及通过使用所述半掩埋介电膜作为掩模注入杂质，在所述半导体衬底的与所述第二导电类型区接触的区域中形成第一导电类型区。
根据本发明的再一方面，提供一种制造半导体器件的方法，其包括以下步骤：在半导体衬底上形成第一硬掩模材料膜；在所述第一硬掩模材料膜中形成开口，并且通过蚀刻在所述开口的正下方在所述半导体衬底的上表面中形成凹陷；去除所述第一硬掩模材料膜；在所述半导体衬底上和所述凹陷的内表面上形成第二硬掩模材料膜；通过使用所述第二硬掩模材料膜作为掩模注入杂质，在所述凹陷的正下方在所述半导体衬底中形成第二导电类型区；在所述开口中和所述凹陷中掩埋介电材料；通过去除在所述半导体衬底的所述上表面上沉积的所述第二硬掩模材料膜且留下在所述凹陷的所述内表面上沉积的所述第二硬掩模材料膜，形成半掩埋介电膜和缓冲介电膜，所述半掩埋介电膜具有掩埋在所述半导体衬底中的下部和从所述半导体的所述上表面突出的上部，所述缓冲介电膜覆盖所述半掩埋介电膜的掩埋在所述凹陷中的部分；以及通过使用所述半掩埋介电膜作为掩模注入杂质，在所述半导体衬底的与所述第二导电类型区接触的区域中形成第一导电类型区。
附图说明
图1是示例根据本发明第一实施例的半导体器件的截面图；
图2A至2C是示例根据第一实施例的半导体器件的制造方法的工艺截面图；
图3A和3B是示例根据第一实施例的半导体器件的制造方法的工艺截面图；
图4A和4B是示例根据第一实施例的半导体器件的制造方法的工艺截面图；
图5A和5B是示例根据第一实施例的半导体器件的制造方法的工艺截面图；
图6A和6B是示例根据第一实施例的半导体器件的制造方法的工艺截面图；
图7A和7B是示例根据第一实施例的比较实例的半导体器件的制造方法的工艺截面图；
图8A和8B是示例根据第一实施例的比较实例的半导体器件的制造方法的工艺截面图；
图9是示例根据本发明第二实施例的半导体器件的截面图；
图10A至10C是示例根据第二实施例的半导体器件的制造方法的工艺截面图；
图11是示例根据本发明第二实施例的半导体器件的平面图；
图12是示例示于图11中的成像区的平面图；
图13是沿示于图12中的线A-A’截取的截面图；
图14是沿示于图12中的线B-B’截取的截面图；
图15是沿示于图12中的线C-C’截取的截面图；
图16是沿示于图12中的线D-D’截取的截面图；
图17是示意性示例示于图11中的成像区和处理区的截面图；
图18是示例光接收区、反转层以及源极/漏极区的杂质浓度分布的图；
图19是示例在半掩埋介电膜的正下方的区域的杂质浓度分布的图；以及
图20A是示例根据第二实施例的比较实例的CMOS图像传感器中的一个像素的平面图，图20B是沿示于图20A中的线E-E’截取的截面图，图20C是示例根据第二实施例的CMOS图像传感器中的一个像素的平面图，以及图20D是沿示于图20C中的线F-F’截取的截面图。
具体实施方式
下面将参考附图，从本发明第一实施例开始，说明本发明的实施例。
图1是示例根据该实施例的半导体器件的截面图。
根据该实施例的半导体器件1示例性地是成像器件。
如图1中所示，根据该实施例的半导体器件1包括半导体衬底2。半导体衬底2具有成像区A和处理区B，其中成像区A包括N沟道MOSFET(金属氧化物半导体场效应晶体管)(下文中称为“NMOS”)且将入射光转换成电信号，处理区B包括NMOS和P沟道MOSFET(下文中称为“PMOS”)且处理从成像区A输出的电信号。
在成像区A中在半导体衬底2的上部的一部分中形成构成光电二极管的n型区3(第一导电类型区)。在半导体衬底2的上部的另一部分中设置构成台面隔离的p型区4(第二导电类型区)和半掩埋介电膜5。半掩埋介电膜5被设置在p型区4的正上方。半掩埋介电膜5的下部掩埋在半导体衬底2中，而半掩埋介电膜5的上部从半导体衬底2的上表面2a突出。也就是，半掩埋介电膜5的下表面5b位于半导体衬底2的上表面2a上方，且半掩埋介电膜5的上表面5a位于半导体衬底2的上表面2a上方。例如，在示于图1中的实例中，在两个位置设置台面隔离。构成一个台面隔离的p型区4和半掩埋介电膜5与n型区3接触。由此，p型区4和半掩埋介电膜5的这种设置使得半导体衬底2中的n型区3与这样的区域隔离，该区域跨过p型区4在n型区3的相对侧且与p型区4接触，也就是，在半导体衬底2的上部中在电极8a正下方的区域20。
另一方面，处理区B包括如上所述的NMOS和PMOS。在处理区B中在半导体衬底2的上部的一部分中形成PMOS的沟道区6，并且在沟道区6的横向的两侧掩埋作为元件隔离膜的一对STI 7。STI 7使得包括沟道区6的PMOS与形成在半导体衬底2中的其他晶体管隔离，并且STI 7从比沟道区6的上端部高的位置延伸到比沟道区6的下端部低的位置。也就是，STI 7的上表面7a位于半导体衬底2的上表面2a上方。此外，STI 7的下表面7b位于沟道区6的下端部下方，且位于半掩埋介电膜5的下表面5b下方。
此外，在半导体衬底2上设置电极8a，以便覆叠(overlap)半掩埋介电膜5。为了使电极8a与n型区3绝缘，半掩埋介电膜5的厚度不小于特定尺寸。此外，设置电极8b，以便覆叠STI 7。在半导体衬底2与电极8a或8b之间的未设置半掩埋介电膜5或STI 7的部分处，形成栅极介电膜2g。此外，在半导体衬底2上设置层间介电膜9，以便覆盖电极8a和8b。在层间介电膜9中形成接触10a和10b，以便分别连接到电极8a和8b。在层间介电膜9上设置上互连层(未示出)。
接下来，说明根据该实施例的半导体器件1的制造方法。
图2A至2C、3A、3B、4A、4B、5A、5B、6A和6B是示例根据该实施例的半导体器件的制造方法的工艺截面图。
首先，如图2A中所示，在半导体衬底2上整体地形成硬掩模材料膜11，并且在其上形成抗蚀剂图形12。示例性地，半导体衬底2和硬掩模材料膜11分别由硅(Si)和氮化硅(SiN)形成。这里，在抗蚀剂图形12中，在区域A和区域B的每一个中形成开口12a。
接下来，如图2B中所示，使用抗蚀剂图形12作为掩模，以执行干法蚀刻。由此，在抗蚀剂图形12的开口12a的正下方，去除整个厚度的硬掩模材料膜11，并且，半导体衬底2的上部也被去除。从而，在硬掩模材料膜11中形成开口11a，并且在开口11a的正下方在半导体衬底2的上表面2a处形成凹陷2c。随后，去除抗蚀剂图形12。
接下来，如图2C中所示，在硬掩模材料膜11上形成抗蚀剂图形13，以便覆盖区域A且暴露区域B。然后，使用抗蚀剂图形13和硬掩模材料膜11作为掩模，执行干法蚀刻。由此，在区域B中，进一步去除半导体衬底2的凹陷2c的底部，形成沟槽14。随后，去除抗蚀剂图形13。
接下来，如图3A中所示，在硬掩模材料膜11上形成抗蚀剂图形15，以便覆盖区域B且暴露区域A。然后，使用抗蚀剂图形15和硬掩模材料膜11作为掩模，注入受主杂质。由此，在半导体衬底2中，在区域A的开口11a的正下方，也就是，在凹陷2c的正下方，形成p型区4。随后，去除抗蚀剂图形15。
接下来，如图3B中所示，在整个表面上沉积介电材料16。这里，介电材料16也掩埋在区域A中的凹陷2c的内部和区域B中的沟槽14的内部。接下来，对介电材料16应用CMP(化学机械抛光)或其他平面化处理，以暴露硬掩模材料膜11。
接下来，如图4A中所示，对整个表面执行湿法蚀刻，以去除介电材料16的掩埋在开口11a的上部中的部分。这里，介电材料16保留在凹陷2c中和在凹陷2c的正上方的开口11a的下部中，并且保留在沟槽14中和在沟槽14的正上方的开口11a的下部中，以分别用作半掩埋介电膜5和STI 7。半掩埋介电膜5形成在p型区4的正上方。由于半掩埋介电膜5和STI 7是通过在同一湿法蚀刻工艺中去除介电材料16而形成的，因此，半掩埋介电膜5的上表面5a的高度与STI 7的上表面7a的高度基本相同。随后，去除硬掩模材料膜11。从而，半掩埋介电膜5的上部和STI 7的上部从半导体衬底2的上表面2a突出。
接下来，如图4B中所示，在区域B中的STI 7之间且在下表面7b上方的区域中形成沟道区6。通过STI 7使得包括沟道区6的PMOS与周围隔离。随后，通过热氧化在半导体衬底2的上表面2a的暴露部分处形成栅极介电膜2g。
接下来，如图5A中所示，在半导体衬底上整体地沉积导电材料，形成导电膜18。这里，导电膜18是连续地形成的，以便覆盖栅极介电膜2g、半掩埋介电膜5和STI 7。导电膜18的上表面18a的形状反映了半掩埋介电膜5的突出部分和STI 7的突出部分。也就是，在半掩埋介电膜5的正上方和STI 7的正上方的上表面18a从具有通常相同的尺寸的周围突出。
接下来，如图5B中所示，通过光刻选择性去除导电膜18，以使导电膜18保留在半掩埋介电膜5之间的区域20的正上方以及半掩埋介电膜5的在区域20侧的部分的正上方，并且保留在沟道区6的正上方以及STI 7的在沟道区6侧的部分的正上方。从而，形成覆叠半掩埋介电膜5的电极8a，并且形成覆叠STI 7的电极8b。
接下来，如图6A中所示，在半导体衬底2上形成覆盖区域B且暴露区域A的抗蚀剂图形19。然后，使用抗蚀剂图形19、电极8a和半掩埋介电膜5作为掩模，注入施主杂质，以在区域A中在半导体衬底2的上部的一部分中形成n型区3。这里，通过自对准工艺将n型区3形成为与形成在半掩埋介电膜5的正下方的p型区4接触，在该自对准工艺中，半掩埋介电膜5用作掩模。随后，去除抗蚀剂图形19。
接下来，如图6B中所示，在半导体衬底2上沉积介电材料，以形成覆盖半掩埋介电膜5、STI 7以及电极8a和8b的层间介电膜9。这里，层间介电膜9的上表面9a的形状反映了电极8a和8b的形状。也就是，在电极8a和8b的正上方的上表面9a从具有通常相同的尺寸的周围突出。
接下来，如图1所示，应用CMP或其他平面化处理，以平面化层间介电膜9的上表面9a。然后，通过光刻处理层间介电膜9，形成在电极8a和8b中的每一个的正上方的接触孔。通过使导电材料沉积在整个表面上然后通过CMP平面化，在接触孔中掩埋导电材料。从而，形成接触10a和10b。这里，接触10a连接到电极8a，而接触10b连接到电极8b。随后，在层间介电膜9上形成上互连层(未示出)。从而，制成半导体器件1。
接下来，说明该实施例的作用和效果。
如图1中所示，在根据该实施例的半导体器件1中，n型区3和p型区4之间的界面用作pn结界面。这样，通过p型区4和半掩埋介电膜5，n型区3与区域20隔离。此外，通过半掩埋介电膜5，n型区3也与电极8a绝缘。另一方面，通过STI 7，包括沟道区6的PMOS与形成在半导体衬底2中的其他元件隔离。在该实施例中，半掩埋介电膜5的下部掩埋在半导体衬底2中。因此，半掩埋介电膜5的突出的量可以减小，同时允许半掩埋介电膜5对于半导体器件1的特性和制造工艺而言足够厚。从而，可以使得半掩埋介电膜5的上表面5a的高度与STI 7的上表面7a的高度基本相同。例如，相对于半导体衬底2的上表面2a，半掩埋介电膜5的上表面5a的高度和STI 7的上表面7a的高度都是20nm(纳米)。
这样，半掩埋介电膜5没有从半导体衬底2的上表面2a显著突出，并且上表面5a的高度与上表面7a的高度基本相同。因此，在图5A所示的工艺中，当在半导体衬底2上形成覆盖半掩埋介电膜5和STI 7的导电膜18时，即使导电膜18的厚度不是过度地厚，在半掩埋介电膜5的正上方的导电膜18的上表面18a也没有从周围突出，而是具有与STI 7的正上方的导电膜18的高度基本相同的高度。这样，导电膜18的厚度在整个半导体器件1中是基本均匀的，并且上表面18a是基本平坦的。
导电膜18的基本均匀的厚度和基本平坦的上表面18a便于在示于图5B的工艺中由导电膜18形成电极8a和8b时的加工。也就是，由于导电膜18的厚度基本均匀，在电极8a周围的导电膜18的蚀刻终止时间与在电极8b周围的导电膜18的蚀刻终止时间基本一致。此外，电极8a的厚度和电极8b的厚度可以基本相等。并且，由于上表面18a是平坦的，可以减薄用于加工导电膜18的抗蚀剂图形，并且微细地形成电极8a和8b。
由于电极8a的厚度基本等于电极8b的厚度，在图6B中所示的工艺中，当形成层间介电膜9时，其上表面9a的在半掩埋介电膜5的正上方的高度与在STI 7的正上方的高度彼此基本相等。这样，宏观地，在区域A中的上表面9a的高度与在区域B中的上表面9a的高度基本相等，并且上表面9a在整个半导体器件1中基本平坦。这便于在图1中所示的工艺中对上表面9a进行CMP或其他平面化。此外，在平面化之前不需要形成具有过度地厚的厚度的层间介电膜9，并因此可以降低制造成本。并且，由于上表面9a是平坦的，可以减薄用于加工层间介电膜9的抗蚀剂图形，并且微细地形成接触10a和10b。因此，与电极8a和8b的按比例尺寸减小相结合，可以容易地制造微细的半导体器件1。
接下来，说明该实施例的比较实例。
图7A、7B、8A和8B是示例根据该比较实例的半导体器件的制造方法的工艺截面图。
在该比较实例中，在如图2A中所示的半导体衬底2上形成硬掩模材料膜11和抗蚀剂图形12，然后使用抗蚀剂图形12作为掩模，执行如图7A中所示的干法蚀刻。这里，仅仅蚀刻硬掩模材料膜11，而不蚀刻半导体衬底2。也就是，在半导体衬底2中不形成凹陷2c(见图2B)。
接下来，执行与图2C至4B中所示的工艺相同的工艺。这样，如图7B中所示，在区域A中形成非掩埋介电膜105，并且在区域B中形成包括STI 7和沟道区6的PMOS。与半掩埋介电膜5(见图5A)相比，非掩埋介电膜105不具有掩埋在半导体衬底2中的下部，而是完全位于半导体衬底2的上表面2a上方。因此，非掩埋介电膜105的上表面105a的高度高于STI 7的上表面7a的高度。例如，相对于半导体衬底2的上表面2a，非掩埋介电膜105的上表面105a的高度为60nm，而STI 7的上表面7a的高度为20nm，形成40nm的差异。在这种情况下，如果在半导体衬底2上形成导电膜18，则在非掩埋介电膜105的正上方的导电膜18的上表面18a的高度高于在STI 7的正上方的导电膜18的上表面18a的高度。在上述实例中，高度差d1为约40nm。
接下来，执行与如图5B中所示的工艺相同的工艺，以构图导电膜18。从而，如图8A中所示，分别在非掩埋介电膜105和STI 7上形成电极8a和8b。这里，电极8a的上表面高于电极8b的上表面。接下来，如图6A中所示，使用抗蚀剂图形19、电极8a和非掩埋介电膜105(见图8A)作为掩模，注入施主杂质。从而，在区域A中形成n型区3。
接下来，如图8B中所示，在半导体衬底2上形成覆盖非掩埋介电膜105和STI 7的层间介电膜9。这里，在非掩埋介电膜105的正上方的层间介电膜9的上表面9a的高度高于在STI 7的正上方的层间介电膜9的上表面9a的高度。在上述实例中，高度差d2为约40nm。
在该比较实例中，如上所述，在图7B中所示的工艺中，在非掩埋介电膜105的正上方的导电膜18的上表面18a的高度高于在STI 7的正上方的导电膜18的上表面18a的高度。因此，当蚀刻导电膜18以形成电极8a和8b时，在电极8a周围的蚀刻终止时间不同于在电极8b周围的蚀刻终止时间。因此，在电极8a周围执行的足以避免导电材料的残留的蚀刻导致在电极8b周围的过蚀刻，这劣化了电极8b的形状。另一方面，适于8b的蚀刻终止时间导致在电极8a周围的残留。此外，由于不能执行精确的蚀刻，很难微细地形成电极8a和8b。
此外，在该比较实例中，在图8B中所示的工艺中，在非掩埋介电膜105的正上方的层间介电膜9的上表面9a的高度高于在STI 7的正上方的层间介电膜9的上表面9a的高度。从而，宏观地，在区域A中的上表面9a的高度高于在区域B中的上表面9a的高度。因此，即使对层间介电膜9应用CMP或其他平面化，也很难消除在区域A与区域B之间的上表面9a的高度差d2。
保留在上表面9a中的高度差增大了随后的工艺的难度。例如，在层间介电膜9中形成接触10a和10b时用于导电材料膜的CMP的难度增大，并且导电材料作为残留物而被保留。此外，由于微细光刻的困难，不能微细地形成接触10a和10b。另一方面，如果将层间介电膜9形成为很厚以使上表面9a的高度差d2最小化，则很难减小半导体器件的外形(profile)。因此，在该比较实例中，要按比例缩小半导体器件的尺寸比在上述第一实施例中困难。
接下来，说明本发明的第二实施例。
图9是示例根据该实施例的半导体器件的截面图。
如图9中所示，除了根据上述第一实施例的半导体器件1(见图1)的结构之外，根据该实施例的半导体器件21包括缓冲介电膜22，以便覆盖半掩埋介电膜5的下部，也就是，掩埋在半导体衬底2中的部分。缓冲介电膜22由与半掩埋介电膜5的材料不同的介电材料制成。例如，半掩埋介电膜5由通过HDP-CVD(高密度等离子体化学气相沉积)沉积的氧化硅(SiO2)形成，而缓冲介电膜22由氮化硅(SiN)形成。该实施例中的除了以上区别之外的结构与上述第一实施例中的结构相同。
在该实施例中，设置在半掩埋介电膜5与半导体衬底2之间的缓冲介电膜22可以用于缓和在半掩埋介电膜5与半导体衬底2之间产生的应力。例如，通过借助于HDP-CVD沉积氧化硅而形成的半掩埋介电膜5在半掩埋介电膜5内部产生大的拉伸应力。另一方面，由氮化硅形成的缓冲介电膜22在缓冲介电膜22内部产生压缩应力。从而，在半掩埋介电膜5内部的拉伸应力和在缓冲介电膜22内部的压缩应力被抵消。因此，在半掩埋介电膜5的拐角处的应力集中被缓和，并且可以使得半导体器件21的特性更良好和稳定。该实施例中的除了上述操作和效果之外的操作和效果与在上述第一实施例中的相同。
接下来，说明根据该实施例的半导体器件21的制造方法。
图10A至10C是示例根据该实施例的半导体器件的制造方法的工艺截面图。
下面，将对照根据上述第一实施例的半导体器件的制造方法来说明根据该实施例的半导体器件的制造方法。
首先，执行图2A至2C中所示的工艺。更具体地，在半导体衬底2上形成硬掩模介电膜11，并且使用该硬掩模介电膜11作为掩模，形成凹陷2c和沟槽14。从而，如图10A中所示，在由此制成的结构中，在半导体衬底2上设置硬掩模介电膜11，并且在硬掩模介电膜11的开口11a的正下方形成凹陷2c和沟槽14。这里，不在凹陷2c和沟槽14内部形成硬掩模介电膜11。
接下来，如图10B中所示，去除硬掩模介电膜11。然后，如图10C中所示，在半导体衬底2的整个上表面上重新沉积硬掩模材料膜23。硬掩模材料膜23由氮化硅(SiN)形成，并且其厚度对应于STI 7(见图9)从半导体衬底2的上表面2a突出的高度。这里，硬掩模材料膜23不仅形成在半导体衬底2上，也形成在凹陷2c的内表面和沟槽14的内表面上。
接下来，执行在图3A至7B中所示的工艺。这里，使用硬掩模材料膜23替代在第一实施例中的硬掩模材料膜11。这样，如图9中所示，保留在凹陷2c和沟槽14中的硬掩模材料膜23用作缓冲介电膜22。从而，制成半导体器件21。
接下来，说明本发明的第三实施例。
根据该实施例的半导体器件是CMOS图像传感器。
图11是示例根据该实施例的半导体器件的平面图。
图12是示例示于图11中的成像区的平面图。
图13是沿示于图12中的线A-A’截取的截面图。
图14是沿示于图12中的线B-B’截取的截面图。
图15是沿示于图12中的线C-C’截取的截面图。
图16是沿示于图12中的线D-D’截取的截面图。
图17是示意性示例示于图11中的成像区和处理区的截面图。
如图11中所示，在根据该实施例的CMOS图像传感器31中，用于将入射光转换成电信号的成像区32设置在硅衬底40的中心处。此外，用于处理从成像区32输出的电信号的处理区33设置在成像区32周围。在处理区33中，用于从成像区32取回(retrieve)电信号的周边电路区34设置在包围成像区32的框状(frame-shaped)区中。在处理区33中的周边电路34的一侧设置用于基于电信号执行图像处理的图像处理电路区35，在周边电路区34的另一侧设置用于压缩图像的图像压缩电路区36。
如图12中所示，在成像区32中，如从上方可见，多个像素41按矩阵结构排列。在两行和两列中设置的四个像素41构成一个单元(cell)42。属于一个单元42的每个像素41示例性地包括红色、绿色、蓝色和蓝色的彩色滤光器82(见图17)。下面，在该实施例中，为了便于说明，将像素41的排列方向称为X方向和Y方向。
每个像素41包括用于将入射光转换成电荷的光电二极管43。此外，每个像素41包括传输门(transfer gate)44。传输门44被置于像素41的一个拐角处，并且形状类似于通过沿着像素41的拐角切除直角三角形的三个拐角形成的平行六边形。在成像区32中，沿着X方向和Y方向交替排列具有设置于+X+Y拐角处的传输门44的像素41和具有设置于+X-Y拐角处的传输门44的像素41。
通过以格子状形成的障壁区(barrier region)45隔离像素41。在障壁区45中的对应于格点的区域之中，将矩形的复位门(reset gate)46设置在这样的区域中，该区域包括这样的部分，该部分在与不邻近传输门44聚集的拐角的格点相对应的区域的正上方。此外，在-X方向上与复位门46相距小于一个像素的距离的位置处，设置矩形的放大器门47。并且，形成从上方观察时为方U状的台面隔离区48，以使其沿着障壁区45的在X方向上延伸的部分包围复位门46和放大器门47。每个台面隔离区48中的方U形状向-X方向开口。
如图12至16中所示，在CMOS图像传感器31中，在包含硼(B)的p型硅衬底40上形成n型外延层50。硅衬底40和外延层50构成半导体衬底。此外，在外延层50上形成栅极氧化物膜52。在外延层50中形成上述光电二极管43、障壁区45和台面隔离区48。另一方面，将上述传输门44、复位门46和放大器门47置于外延层50和栅极氧化物膜52上方。
光电二极管43由形成在外延层50的上部中的n型光接收区43n(第一导电类型区)和形成在光接收区43n的最表面部中的p型反转层43p构成。入射在光接收区43n上的光产生电荷。反转层43p用于防止在光接收区43n的表面处出现过剩电荷。
如上所述，障壁区45使得像素41彼此隔离。在障壁区45中，通过从前侧离子注入硼而形成的离子注入层被连接到通过使硼从硅衬底40扩散而形成的扩散层。也就是，每个像素41被障壁区45和硅衬底40包围为盒(box)结构。然而，障壁区45没有暴露于外延层50的表面，并且在障壁层45与外延层50的表面之间形成p型像素阱51。此外，在这样的区域中形成p型阱53，该区域包括这样的部分，该部分在与障壁区45相邻的传输门44的边缘，即不与属于同一像素41的光电二极管43相对的边缘的正下方。
像素阱51被设置于外延层50中的复位门46的正下方，并且用作沟道区。在X方向上在夹着该沟道区的位置处形成一对n型源极/漏极区55，并且在该源极/漏极区55周围形成n型扩散区56。扩散区56具有比源极/漏极区55低的施主浓度和小的深度。同样，像素阱51还被设置于放大器门47的正下方且用作沟道区，并且在X方向上在其两侧形成源极/漏极区55和扩散区56。此外，在外延层50的最表面部中在传输门44的正下方形成p型沟道层57。从而，在每个门的正下方实现晶体管结构。
台面隔离区48使得设置在其两侧且与其接触的区域彼此隔离。具体地，台面隔离区48使得光电二极管43与形成在每个门的正下方的晶体管结构隔离。也就是，台面隔离区48使得光电二极管43与像素阱51隔离，如图15所示，并且使得光电二极管43与源极/漏极区55隔离，如图16所示。在台面隔离区48中，在外延层50中形成示例性地掺有硼的p型区(第二导电类型区)58，并且在p型区58的正上方形成半掩埋介电膜59。半掩埋介电膜59的下部掩埋在外延层50中，而半掩埋介电膜59的上部从外延层50的上表面突出。半掩埋介电膜59示例性地由氧化硅(SiO2)形成。
另一方面，如图17中所示，处理区33包括模拟电路和数字电路，并且在数字电路的一部分中形成CMOS 61。CMOS 61包括P沟道MOSFET(PMOS)62和N沟道MOSFET(NMOS)63、以及在PMOS 62与NMOS63周围的STI 64。从而，通过STI 64使得PMOS 62和NMOS 63彼此隔离，并且与周围隔离。STI 64示例性地由氧化硅(SiO2)形成。STI 64的上表面的高度与半掩埋介电膜59的上表面的高度基本相等。例如，半掩埋介电膜59和STI 64从外延层50突出的量都是20nm。
在PMOS 62中，在外延层50的上部中形成N阱66。在N阱66的上部中形成彼此分隔的一对p型源极/漏极区67，并且在源极/漏极区67之间形成n型沟道区68。在沟道区68的正上方在外延层50上设置栅极介电膜69和栅电极70，并且在栅电极70的横向侧上设置侧壁71。
另一方面，在NMOS 63中，在外延层50的上部中形成P阱72。在P阱72的上部中形成彼此分隔的一对n型源极/漏极区73，并且在源极/漏极区73之间形成p型沟道区74。在沟道区74的正上方在外延层50上设置栅极介电膜75和栅电极76，并且在栅电极76的横向侧上设置侧壁77。
此外，在外延层50上方，在整个成像区32和处理区33中设置层间介电膜80，并且在层间介电膜80中多段掩埋金属互连81。然而，不在成像区32中的光电二极管43的正上方设置金属互连81。在光电二极管43的正上方在层间介电膜80上设置彩色滤光器82。此外，在层间介电膜80和彩色滤光器82上设置上覆层83，并且在光电二极管43的正上方在上覆层83上设置微透镜(microlens)84。
接下来，说明半掩埋介电膜59的掩埋深度。
图18是示例光接收区、反转层以及源极/漏极区的杂质浓度分度的图，其中水平轴表示沿深度的位置，而垂直轴表示杂质浓度。在图18的水平轴上，将外延层50的上表面的位置设定为基准(0μm)。
如图16和18中所示，半掩埋介电膜59的掩埋深度，即，半掩埋介电膜59的下表面的位置，优选满足以下三个要求(1)至(3)。
(1)半掩埋介电膜59的下表面位于这样的位置(下文中称为“反转层深度”)下方，在该位置处，在沿着反转层43p的深度的受主浓度分布中，受主浓度最大。在图18中所示的实例中，反转层深度为约20nm。
(2)半掩埋介电膜59的下表面位于这样的位置(下文中称为“SD深度”)下方，在该位置处，在沿着与半掩埋介电膜59邻接的源极/漏极区55的深度的杂质浓度分布中，杂质浓度最大。在图18中所示的实例中，SD深度为约30nm。
(3)半掩埋介电膜59的下表面位于这样的位置(下文中称为“PD深度”)上方，在该位置处，在沿着光接收区43n的深度的施主浓度分布中，施主浓度最大。在图18中所示的实例中，PD深度为约20nm。
下面，说明上述要求的理由。
关于要求(1)：
如上所述，半掩埋介电膜59的上表面的位置与STI 64的上表面的位置基本匹配。因此，如果半掩埋介电膜59的下表面位于反转层深度上方，则半掩埋介电膜59变薄。于是，当使用半掩埋介电膜59作为掩模来执行离子注入以形成反转层43p时，杂质就会穿透半掩埋介电膜59。这导致电荷从光电二极管43朝向晶体管结构泄漏，有可能引起颜色混合。
关于要求(2)：
与上述(1)类似地，如果半掩埋介电膜59的下表面位于源极/漏极区55的SD深度上方，则半掩埋介电膜59变薄。于是，当使用半掩埋介电膜59作为掩模来执行离子注入以形成源极/漏极区55时，杂质就会穿透半掩埋介电膜59。这导致元件隔离能力的降低。
为了确认该现象，以不同的掩埋深度形成半掩埋介电膜59，该半掩埋介电膜59的从外延层50的上表面向上突出的量为20nm。使用半掩埋介电膜59和放大器门47作为掩模来执行离子注入以形成源极/漏极区55。然后，测量在pn结界面处的泄漏电流。测量结果示于表1中。在测量之后，剥离半掩埋介电膜59，并且测量在半掩埋介电膜59的正下方引入的杂质的浓度。结果示于图19中。
图19是示例在半掩埋介电膜的正下方的区域的杂质浓度分布的图，其中水平轴表示沿深度的位置，而垂直轴表示杂质浓度。在图19的水平轴上，将半掩埋介电膜的下表面的位置设定为基准(0μm)。
表1
  半掩埋介电膜的掩埋深度(nm)   泄漏电流(A)
  0   1×10-7
  20   1×10-7
  50   1×10-16
  200   1×10-16
如图19中所示，当半掩埋介电膜59的掩埋深度为0nm即半掩埋介电膜59的整体厚度为20nm时，在半掩埋介电膜59的正下方引入最高为约1×1015cm-3的杂质。比较而言，当半掩埋介电膜59的掩埋深度为50nm即半掩埋介电膜59的整体厚度为70nm时，在半掩埋介电膜59的正下方引入最高为约1×1011cm-3的杂质，该浓度为掩埋深度为0nm时的约1/10000。此外，当半掩埋介电膜59的掩埋深度为200nm即半掩埋介电膜59的整体厚度为220nm时，在半掩埋介电膜59的正下方引入仅仅最高为约1×108cm-3的杂质。
因此，当半掩埋介电膜59的掩埋深度比SD深度浅时，例如为0nm或20nm时，为形成源极/漏极区而注入的杂质会穿透半掩埋介电膜59，引起在源极/漏极区的pn结界面处的泄漏电流。比较而言，当半掩埋介电膜59的掩埋深度比SD深度深时，例如为50nm或200nm时，杂质几乎不能穿透半掩埋介电膜59，且几乎不引起泄漏电流。因此，半掩埋介电膜59的下表面优选位于与半掩埋介电膜59邻接的源极/漏极区55的SD深度下方。
关于要求(3)：
如果半掩埋介电膜59的下表面位于PD深度下方，则半掩埋介电膜59侵入到光电二极管43的具有最大杂质浓度的部分中，并且显著降低可用于光电转换的杂质的量。因此，像素的灵敏度降低。
为了确认该现象，执行光学模拟。该模拟假定半掩埋介电膜59具有不同的掩埋深度，该半掩埋介电膜59的从外延层50的上表面突出的量为20nm，并且光电二极管43的PD深度为200nm。然后计算出响应于入射在光电二极管上的光而由光电转换产生的电子的数量Qsat。结果示于表2中，该表2还示出了相对于掩埋深度为零的情况电子的数量Qsat的减少率。
表2
  半掩埋介电膜的掩埋深度(nm)   电子数量Qsat   Qsat的减少率(％)
  0   5800   0.0
  50   5700   1.7
  200   2700   53.4
当半掩埋介电膜59的掩埋深度达到200nm即PD深度时，电子的数量Qsat显著减少。这是因为，如上所述，形成至PD深度的半掩埋介电膜59侵入到光电二极管43的具有最大杂质浓度的部分中，并且显著降低可用于光电转换的杂质的量。相反地，如果半掩埋介电膜59的下表面未达到PD深度，则光电转换所需的电子的数量不会过度地减少。因此，半掩埋介电膜59的下表面优选位于光接收区43n的PD深度上方。
因此，不优选半掩埋介电膜59的掩埋深度太浅或太深，掩埋深度应具有一个合适的范围。也就是，半掩埋介电膜59优选具有这样的厚度，以便为形成反转层和源极/漏极区而注入的杂质不会穿透，同时，半掩埋介电膜59的上表面的高度与STI 64的上表面的高度匹配，并且半掩埋介电膜59优选具有这样的深度，以便其不会侵入到光电二极管的具有高杂质浓度的部分中。具体地，半掩埋介电膜59的下表面优选位于满足上述(1)至(3)的位置处。注意，在杂质注入时和在器件完成后之间，上述反转层深度、PD深度和SD深度基本上保持不变。这是因为，通过热历史的杂质的扩散，虽然使分布的峰变宽，但没有改变峰位置。
接下来，说明半掩埋介电膜59的锥角度(taper angle)。
如图16中所示，锥角度θ被定义为平行于外延层50的上表面且从半掩埋介电膜59的外边缘指向其中心的方向与平行于半掩埋介电膜59的侧表面的向下方向所成的角度。该锥角度θ优选为73°至90°。如果锥角度θ超过90°，则在外延层50的上表面中形成的凹陷的底部大于其开口，使得很难在其中掩埋介电材料。
另一方面，如果锥角度θ小于90°，则半掩埋介电膜59的截面具有梯形的形状，该梯形具有长的上边和短的下边，并且半掩埋介电膜59在其两端部分处都具有小的厚度。因此，当使用半掩埋介电膜59作为掩模来形成扩散区(例如，图14中所示的源极/漏极区55或者图16中所示的光接收区43n)时，为形成扩散区而注入的施主杂质穿透半掩埋介电膜59的两个端部。从而，穿透的施主杂质抵消了在p型区58的两个端部中包含的受主杂质的影响，并且使得p型区58的有效宽度变窄。此外，如果锥角度θ小于73°，则p型区58的有效宽度过窄，流过p型区58的泄漏电流增大。这使得p型区58很难充分隔离其两侧。例如，假定半掩埋介电膜59的上端部具有0.16μm的宽度和55nm的厚度。那么，如果锥角度θ小于73°，则半掩埋介电膜59的下端部的宽度小于0.12μm，这会增大流过p型区58的泄漏电流。
接下来，说明根据该实施例的CMOS图像传感器31的操作。
当光从CMOS图像传感器31的外部入射到成像区32上时，光被微透镜84收集，透射穿过上覆层83，在穿过彩色滤光器82时被选择波长，透射穿过层间介电膜80，并且入射在光电二极管43上。从而，在光接收区43n中产生并聚集电荷。
然后，在周边电路区34中的电路驱动传输门44，以便聚集在光接收区43n中的电荷穿过沟道层57(见图13)传输到形成在放大器门47的正下方的晶体管结构，并且被取回作为电信号。此外，在周边电路区34中的电路驱动复位门46来消除电荷。通过处理区33处理由放大器门47取回的电信号。更具体地，其穿过周边电路区34被输入到图像处理电路区35，在该图像处理电路区35中对其应用图像处理。随后，数据在图像压缩电路区36中被压缩，并从CMOS图像传感器31输出。
接下来，说明根据该实施例的CMOS图像传感器31的制造方法。
CMOS图像传感器31的制造方法在特性特征上与根据上述第一实施例的半导体器件的制造方法相同。更具体地，在硅衬底40上形成外延层50，然后在外延层50上形成硬掩模材料膜(未示出)。该硬掩模材料膜示例性地由氮化硅(SiN)形成。接下来，通过选择性蚀刻，在旨在用于台面隔离区48的区域中和旨在用于STI 64的区域中在硬掩模材料膜中形成开口，并且在开口的正下方在外延层50的上表面中形成凹陷。然后，使用硬掩模材料膜作为掩模，进一步加工处理区33的凹陷，以形成沟槽。
接下来，使用硬掩模材料膜作为掩模，在成像区32中注入硼或其他受主杂质，以形成p型区58。接下来，在整个表面上沉积诸如氧化硅的介电材料，并且通过湿法蚀刻回蚀刻该介电材料，以在成像区32的凹陷中掩埋半掩埋介电膜59，且在处理区33的沟槽中掩埋STI 64。从而，可以减小半掩埋介电膜59的突出的量，并且可以使得半掩埋介电膜59的上表面的高度与STI 64的上表面的高度基本相等。
随后，使用常规方法来制造CMOS图像传感器31中的其他部件。该工艺还包括使用半掩埋介电膜59作为掩模来在外延层50中注入磷或其他施主杂质的步骤，以便以自对准的方式在与p型区58邻接的区域中形成光电二极管43的光接收区43n。通过加工同一多晶硅膜，形成成像区32中的传输门44、复位门46和放大器门47以及处理区33中的栅电极70和栅电极76。
这里，半掩埋介电膜59的上表面的高度低，且与STI 64的上表面的高度基本相同。因此，基于与上述第一实施例中所述的相同的原理，可以容易地形成传输门44、复位门46、放大器门47、栅电极70和栅电极76，并且可以使得这些门的上表面的高度彼此基本相等。此外，可以使得层间介电膜80的上表面的高度在成像区32与处理区33之间基本相等。这降低了用于层间介电膜80的CMP的难度，并且便于形成微细的结构。通过上述方法，制成CMOS图像传感器31。
接下来，说明该实施例的作用和效果。
在该实施例中，光电二极管43与晶体管结构之间的隔离是通过台面隔离区48而实现的。由此，与通过STI实现该隔离的情况相比，可以减小隔离所需的面积。这增加了在光电转换期间的饱和电子的数量，并且改善灵敏度，从而提高图像特性。
下面，将详细说明该效果。
图20A是示例在根据该实施例的比较实例的CMOS图像传感器中的一个像素的平面图，图20B是沿示于图20A中的线E-E’截取的截面图，图20C是示例根据该实施例的CMOS图像传感器中的一个像素的平面图，以及图20D是沿示于图20C中的线F-F’截取的截面图。
如图20A和20B中所示，在该实施例的比较实例中，通过STI 107使得光电二极管43与周围的晶体管结构隔离。在这种情况下，伴随着STI 107的形成，晶体缺陷被引入硅衬底中，并且产生不成对的电子对。因此，需要用像素阱51包围STI 107。这减小了光电二极管43的面积，减小量为像素阱51的裕度。
比较而言，如图20C和20D中所示，在该实施例中，通过由p型区58和半掩埋介电膜59构成的台面隔离结构48，使得光电二极管43与周围的晶体管结构隔离。此外，p型区58不仅形成在半掩埋介电膜59的正下方，而且很薄地形成在其横向侧(未示出)。因此，可以用p型区58很薄地包围半掩埋介电膜59。从而，可以防止伴随着半掩埋介电膜59的形成在硅衬底中引入的晶体缺陷影响光电二极管43的光电转换。因此，与上述比较实例相比，不需要在台面隔离结构48的光电二极管43侧设置像素阱51，并且可以使光电二极管43的面积增加上述量值。这增加了在光电转换期间的饱和电子的数量，并且提高了灵敏度。从而，提高CMOS图像传感器31的性能。
例如，假定示于图20A和20B中的比较实例与示于图20C和20D中的该实施例中的像素具有相同的尺寸和形状，在比较实例中光电二极管的面积为0.41μm2，而在该实施例中光电二极管的面积为0.72μm2。也就是，根据该实施例，光电二极管的面积可以增大为比较实例的约1.76倍。
此外，在该实施例中，台面隔离结构与STI混合。更具体地，如图17中所示，在成像区32中通过台面隔离结构48使光电二极管43与周围的晶体管结构隔离，而在处理区33中，通过STI 64使CMOS 61或其它元件隔离。因此，在处理区33中，不需要改变常规的设计规则和方法。由此，可以容易地且成本有效地制成可靠的器件。
此外，构成台面隔离结构48的半掩埋介电膜59的下部被掩埋在外延层50中，从而可以使半掩埋介电膜59具有必要的厚度，同时，半掩埋介电膜59的上表面的高度可以与STI 64的上表面的高度基本相等。这便于制造和按比例缩小CMOS图像传感器31。
注意，在该实施例中，可以与上述第二实施例类似地在半掩埋介电膜59的周围形成缓冲介电膜。这可以缓和半掩埋介电膜59对外延层50施加的应力。
在参考上述第一至第三实施例说明的实例中，在一个半导体器件中使台面隔离结构与STI混合。然而，本发明不限于此，而是可以仅仅设置台面隔离结构。同样，在该情况下，可以减小隔离所需的面积，并且可以按比例缩小该器件。此外，可减小半掩埋介电膜的突出的量，这便于制造。
已参考实施例说明了本发明。然而，本发明不限于这些实施例。例如，只要落在本发明的精神内，由本领域技术人员适当作出的在上述实施例中的部件的任何添加、删除或设计变化、或者工艺的任何添加、省略或条件变化也都包含在本发明的范围内。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
第一导电类型区，形成在所述半导体衬底的上部中，并且具有第一导电类型；
第二导电类型区，形成在所述半导体衬底的上部中，与所述第一导电类型区接触，并且具有与所述第一导电类型不同的第二导电类型；
半掩埋介电膜，设置在所述第二导电类型区的正上方，具有掩埋在所述半导体衬底中的下部，且具有从所述半导体衬底的上表面突出的上部，
所述第二导电类型区和所述半掩埋介电膜接触所述第一导电类型区且使得所述第一导电类型区与这样的区域隔离，该区域跨过所述第二导电类型区在所述第一导电类型区的相对侧且与所述第二导电类型区接触；以及
元件隔离膜，其具有掩埋在所述半导体衬底中的下部，具有从所述半导体衬底的所述上表面突出的上部，并且其下表面位于所述半掩埋介电膜的下表面下方。
2.根据权利要求1的半导体器件，其中
所述半导体器件是图像采集器件，所述图像采集器件包括配置为将入射光转换成电信号的成像区和配置为处理所述电信号的处理区，
所述第一导电类型区构成设置于所述成像区中的光电二极管，以及
所述元件隔离膜使得设置于所述处理区中的元件彼此隔离。
3.根据权利要求2的半导体器件，还包括：
第二导电类型的反转层，形成在所述第一导电类型区的上部中；以及
晶体管，具有与所述第二导电类型区和所述半掩埋介电膜接触的源极/漏极区，
其中所述半掩埋介电膜的所述下表面位于：
在其中沿所述反转层的深度在杂质浓度分布中杂质浓度最大的位置下方； 
在其中沿所述源极/漏极区的深度在杂质浓度分布中杂质浓度最大的位置下方；以及
在其中沿所述第一导电类型区的深度在杂质浓度分布中杂质浓度最大的位置上方。
4.根据权利要求1的半导体器件，其中平行于所述半导体衬底的所述上表面且从所述半掩埋介电膜的外边缘指向其中心的方向与平行于所述半掩埋介电膜的侧表面的向下方向所成的角度为73°至90°。
5.根据权利要求1的半导体器件，还包括：
缓冲介电膜，覆盖所述半掩埋介电膜的所述下部，且由与所述半掩埋介电膜的材料不同的介电材料形成，
其中所述半掩埋介电膜由氧化硅形成，且所述缓冲介电膜由氮化硅形成。
6.根据权利要求5的半导体器件，其中
所述半导体器件是图像采集器件，所述图像采集器件包括配置为将入射光转换成电信号的成像区和配置为处理所述电信号的处理区，
所述第一导电类型区构成设置于所述成像区中的光电二极管，以及
所述元件隔离膜使得设置于所述处理区中的元件彼此隔离。
7.根据权利要求6的半导体器件，还包括：
第二导电类型的反转层，形成在所述第一导电类型区的上部中；以及
晶体管，具有与所述第二导电类型区和所述半掩埋介电膜接触的源极/漏极区，
其中所述半掩埋介电膜的所述下表面位于：
在其中沿所述反转层的深度在杂质浓度分布中杂质浓度最大的位置下方；
在其中沿所述源极/漏极区的深度在杂质浓度分布中杂质浓度最大的位置下方；以及
在其中沿所述第一导电类型区的深度在杂质浓度分布中杂质浓度最大的位置上方。 
8.根据权利要求6的半导体器件，其中平行于所述半导体衬底的所述上表面且从所述半掩埋介电膜的外边缘指向其中心的方向与平行于所述半掩埋介电膜的侧表面的向下方向所成的角度为73°至90°。
9.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成硬掩模材料膜；
在所述硬掩模材料膜中形成开口，并且通过蚀刻在所述开口的正下方在所述半导体衬底的上表面中形成凹陷；
通过使用所述硬掩模材料膜作为掩模注入杂质，在所述凹陷的正下方的所述半导体衬底中形成第二导电类型区；
在所述开口中和所述凹陷中掩埋介电材料；
通过去除所述硬掩模材料膜，形成半掩埋介电膜，所述半掩埋介电膜具有掩埋在所述半导体衬底中的下部和从所述半导体衬底的所述上表面突出的上部；以及
通过使用所述半掩埋介电膜作为掩模注入杂质，在所述半导体衬底的与所述第二导电类型区接触的区域中形成第一导电类型区，
通过使用所述硬掩模材料膜作为掩模执行蚀刻以进一步去除一部分所述凹陷的底部，形成沟槽，
其中所述掩埋介电材料的步骤包括还在所述沟槽中以及设置在所述沟槽的正上方的开口中掩埋所述介电材料，以及
所述形成半掩埋介电膜的步骤还包括形成元件隔离膜，所述元件隔离膜的下部掩埋在所述沟槽中。
10.根据权利要求9的方法，其中
所述制造半导体器件的方法是制造图像采集器件的方法，所述图像采集器件包括配置为将入射光转换成电信号的成像区和配置为处理所述电信号的处理区，
所述第一导电类型区构成设置于所述成像区中的光电二极管，以及
所述元件隔离膜使得设置于所述处理区中的元件彼此隔离。
11.根据权利要求10的方法，还包括以下步骤： 
在所述第一导电类型区的上部中形成第二导电类型的反转层；以及
形成晶体管，所述晶体管具有与所述第二导电类型区和所述半掩埋介电膜接触的源极/漏极区，
其中，在所述形成反转层时，其中沿所述反转层的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部上方；
在所述形成晶体管时，其中沿所述源极/漏极区的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部上方；以及
在所述形成第一导电类型区时，其中沿所述第一导电类型区的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部下方。
12.一种制造半导体器件的方法，包括以下步骤：
在半导体衬底上形成第一硬掩模材料膜；
在所述第一硬掩模材料膜中形成开口，并且通过蚀刻在所述开口的正下方在所述半导体衬底的上表面中形成凹陷；
去除所述第一硬掩模材料膜；
在所述半导体衬底上和所述凹陷的内表面上形成第二硬掩模材料膜；
通过使用所述第二硬掩模材料膜作为掩模注入杂质，在所述凹陷的正下方在所述半导体衬底中形成第二导电类型区；
在所述开口中和所述凹陷中掩埋介电材料；
通过去除在所述半导体衬底的所述上表面上沉积的所述第二硬掩模材料膜且留下在所述凹陷的所述内表面上沉积的所述第二硬掩模材料膜，形成半掩埋介电膜和缓冲介电膜，所述半掩埋介电膜具有掩埋在所述半导体衬底中的下部和从所述半导体的所述上表面突出的上部，所述缓冲介电膜覆盖所述半掩埋介电膜的掩埋在所述凹陷中的部分；以及
通过使用所述半掩埋介电膜作为掩模注入杂质，在所述半导体衬底的与所述第二导电类型区接触的区域中形成第一导电类型区，
通过使用所述第一硬掩模材料膜作为掩模执行蚀刻以进一步去除一部分所述凹陷的底部，形成沟槽，
其中所述掩埋介电材料的步骤包括还在所述沟槽中以及设置在所述沟 槽的正上方的开口中掩埋所述介电材料，以及
所述形成半掩埋介电膜的步骤还包括形成元件隔离膜，所述元件隔离膜的下部掩埋在所述沟槽中。
13.根据权利要求12的方法，其中通过沉积氮化硅形成所述第二硬掩模材料膜，并且所述介电材料由氧化硅制成。
14.根据权利要求12的方法，其中
所述制造半导体器件的方法是制造图像采集器件的方法，所述图像采集器件包括配置为将入射光转换成电信号的成像区和配置为处理所述电信号的处理区，
所述第一导电类型区构成设置于所述成像区中的光电二极管，以及
所述元件隔离膜使得设置于所述处理区中的元件彼此隔离。
15.根据权利要求14的方法，还包括以下步骤：
在所述第一导电类型区的上部中形成第二导电类型的反转层；以及
形成晶体管，所述晶体管具有与所述第二导电类型区和所述半掩埋介电膜接触的源极/漏极区，
其中，在所述形成反转层时，其中沿所述反转层的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部上方；
在所述形成晶体管时，其中沿所述源极/漏极区的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部上方；以及
在所述形成第一导电类型区时，其中沿所述第一导电类型区的深度在杂质浓度分布中杂质浓度最大的位置位于所述凹陷的所述底部下方。 
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