TWI381481B - 半導體裝置及其製造方法 - Google Patents

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Atsushi Murakoshi
Katsunori Yahashi
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Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，特別關於元件藉由半導體區而部份地彼此隔離之半導體裝置及其製造方法。
一般而言，以SIT(淺溝槽隔離)法執行半導體裝置中的元件隔離，其中，矽基底被蝕刻以形成溝槽，介電膜掩埋於溝槽中。但是，STI法應用至例如CMOS(互補式金屬氧化物半導體)影像感測器等影像擷取裝置(此後稱為「影像裝置」)時會造成下述問題。
假使影像裝置中的光二極體以STI彼此隔離時，在蝕刻矽基底期間會發生損傷，以及，在掩埋介電膜於溝槽中的期間，會施加應力，在矽基底中造成晶體缺陷。如此，晶體缺陷的未成對的電子對作為載子並在影像中產生白點。為了防止此點，STI需要由井(反轉層)包圍，但這會因井的邊緣而降低光二極體的面積。結果，在光電轉換期間飽合電子的數目會降低，造成影像特徵變差，例如靈敏度降低。
在此情形中，關於取得足夠的元件隔離能力並防止影像特徵變差的方式，研究根據台面隔離法之元件隔離應用至成像裝置。台面隔離是PN隔離法，其中，半導體區形成於元件之間，介電膜設於半導體區上。舉例而言，在Kazuichiroh Itonaga等發表於2005 IEEE 0-7803-9269-8之「A High-performance and Low-Noise CMOS Image Sensor with an Expanding Photodiode under the Isolation Oxide」一文中，揭示CMOS影像感測器中使用STI隔離及台面隔離結合的技術。
但是，在上述文獻中揭示的技術中，台面隔離的介電膜的高度與STI的介電膜的高度不相符。不幸地，這增加後續製程的難度，影響裝置尺寸縮小。
根據本發明的觀點，提供半導體裝置，其包含：半導體基底；第一導電率型區，形成於半導體基底的上部中及具有第一導電率型；第二導電率型區，形成於半導體基底的上部中、與該第一導電率型區接觸、及具有不同於第一導電率型之第二導電率型；及半掩埋介電膜，設在第二導電率型區的正上方，具有掩埋於半導體基底中的下部，以及，具有從半導體基底的上表面凸出的上部，第二導電率型區及半掩埋介電膜使第一導電率型區與一區域相隔離，所述一區域是跨過第二導電率型區而在第一導電率型區的相對側上並與第二導電率型區接觸。
根據本發明的另一觀點，提供半導體裝置的製造方法，包含：在半導體基底上形成硬掩罩材料膜；藉由蝕刻，在硬掩罩材料膜中形成開口以及在開口的正下方之半導體基底的上表面中形成凹部；使用硬掩罩材料膜作為掩罩，佈植離子，在凹部的正下方之半導體基底中形成第二導電率型區；將介電材料掩埋於開口及凹部中；藉由移除硬掩罩材料膜，形成半掩埋介電膜，半掩埋介電膜的下部掩埋於半導體基底中及上部從半導體基底的上表面凸出；以及，藉由使用半掩埋介電膜作為掩罩以佈植雜質，而在與第二導電率型區接觸的半導體基底的區域中形成第一導電率型區。
根據本發明的又另一觀點，提供半導體裝置的製造方法，包含：在半導體基底上形成第一硬掩罩材料膜；藉由蝕刻，在第一硬掩罩材料膜中形成開口以及在開口的正下方之半導體基底的上表面中形成凹部；移除第一硬掩罩材料膜；在半導體基底上及凹部的內表面上形成第二硬掩罩材料膜；使用第二硬掩罩材料膜作為掩罩，佈植離子，在凹部的正下方之半導體基底中形成第二導電率型區；將介電材料掩埋於開口及凹部中；藉由移除沈積於半導體基底的上表面上的第二硬掩罩材料膜以及留下沈積於凹部的內表面上的第二硬掩罩材料膜，形成半掩埋介電膜及遮蓋掩埋於凹部中的半掩埋介電膜的一部份之緩衝介電膜，半掩埋介電膜的下部掩埋於半導體基底中及上部從半導體基底的上表面凸出；以及，藉由使用半掩埋介電膜作為掩罩以佈植雜質，而在與第二導電率型區接觸的半導體基底的區域中形成第一導電率型區。
現在，參考附圖，說明本發明的實施例，首先說明本發明的第一實施例。
圖1是剖面視圖，顯示根據本實施例之半導體裝置。
根據本實施例之半導體裝置1顯示成像裝置。
如圖1所示，根據本實施例之半導體裝置1包含半導體基底2。半導體基底2具有成像區A及處理區B，成像區A包含N通道MOSFET(金屬氧化物半導體場效電晶體)(此後稱為NMOS)以及將入射光轉換成電訊號，處理區B包含NMOS及P通道MOSFET(此後稱為PMOS)以及處理成像區A輸出的電訊號。
構成光二極體的n型區3(第一導電率型區)形成於成像區A中的半導體基底2的上部之一部份中。構成台面隔離的半掩埋介電膜5及p型區4(第二導電率型區)設置於半導體基底2的上部的另一部份中。半掩埋介電膜5設置於p型區4的正上方。半掩埋介電膜5的下部掩埋於半導體基底2中，半掩埋介電膜5的上部從半導體基底2的上表面2a凸出。亦即，半掩埋介電膜5的下表面5b位於半導體基底2的上表面2a之下方，以及，半掩埋介電膜5的上表面5a位於半導體基底2的上表面2a之上方。舉例而言，在圖1中所示的實施例中，在二處設置台面隔離。構成一台面隔離的p型區4及半掩埋介電膜5與n型區3接觸。如此，此組p型區4及半掩埋介電膜5使半導體基底2中的n型區3與跨過p型區4而在n型區3的相對側上且與p型區4相接觸的區域相隔離，亦即，此區域為半導體基底2的上部中的電極8a的正下方之區域20。
另一方面，如上所述，處理區B包含NMOS及PMOS。PMOS的通道區6形成於區域B中半導體基底2的上部的一部份中，以及，成對的STI 7被掩埋作為通道區6的二側邊上的元件隔離膜。STI 7將包含通道區6的PMOS與形成於半導體基底2中的其它電晶體相隔離，以及，從比通道區6的上端部更高的位置延伸至比通道區6的下端部更低的位置。亦即，STI 7的上表面7a位於半導體基底2的上表面2a上方。此外，STI 7的下表面7b位於通道區6的下端部之下，以及，位於半掩埋介電膜5的下表面之下。
此外，電極8a設於半導體基底2上而與半掩埋介電膜5重疊。為了使電極8a與n型區3絕緣，半掩埋介電膜5的厚度不小於某尺寸。此外，電極8b設置成重疊STI 7。閘極介電膜2g形成於半導體基底2與電極8a或8b之間的部份，在此部份中，未設有半掩埋介電膜5或SIT 7。此外，層間介電膜9設於半導體基底2上以遮蓋電極8a和8b。接點10a和10b形成於層間介電膜9中而分別連接至電極8a和8b。上互連層(未顯示)設於層間介電膜9上。
接著，說明根據本實施例之半導體裝置1的製造方法。
圖2A至2C、3A、3B、4A、4B、5A、5B、6A、及6B是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法。
首先，如圖2A所示，硬掩罩材料膜11完全地形成於半導體基底2上，以及，光阻圖案12形成於其上。半導體基底2及硬掩罩材料膜11分別說明為由矽(Si)及氮化矽(SiN)形成。此處，在光阻圖案12中，開口12a形成於區域A及區域B中。
接著，如圖2B所示，使用光阻圖案12作為掩罩以執行乾蝕刻。如此，在光阻圖案12的開口12a的正下方，在厚度上移除硬掩罩材料膜11，以及，也移除半導體基底2的上部。結果，在硬掩罩材料膜11中形成開口11a，以及，在開口11a正下方的半導體基底2的上表面2a形成凹部2c。接著，移除光阻圖案12。
接著，如圖2C所示，在硬掩罩材料膜11上形成光阻圖案13以遮蓋區域A及曝露區域B。然後，使用光阻圖案13及硬掩罩材料膜11作為掩罩以執行乾蝕刻。如此，在區域B中，進一步移除半導體基底2的凹部2c的底部以形成溝槽14。接著，移除光阻圖案13。
接著，如圖3A所示，在硬掩罩材料膜11上形成光阻圖案15以遮蓋區域B及曝露區域A。然後，使用光阻圖案15及硬掩罩材料膜11作為掩罩以佈植受體雜質。如此，在半導體基底2中的區域A的開口11a的正下方，亦即，凹部2c的正下方，形成p型區4。接著，移除光阻圖案15。
然後，如圖3B所示，介電材料16沈積於整個表面上。此處，介電材料16也被掩埋於區域A中的凹部2c之內及區域B中的溝槽14之內。接著，對介電材料16施加CMP(化學機械拋光)或其它平坦化處理，以曝露硬掩罩材料膜11。
接著，如圖4A所示，在整個表面上執行濕蝕刻以移除掩埋於開口11a的上部中的介電材料的部份。此處，介電材料16餘留於凹部2c中及其正上方的開口11a的下部中、以及溝槽14中和其正上方的開口11a的下部中，以分別作為半掩埋介電膜5及STI 7。半掩埋介電膜5形成於p型區4的正上方。由於以相同的濕蝕刻處理移除介電材料16，以形成半掩埋介電膜5及STI 7，所以，半掩埋介電膜5的上表面5a的高度與STI 7的上表面7a的高度大致上相同。接著，移除硬掩罩材料膜11。如此，半掩埋介電膜5的上部與STI 7的上部從半導體基底2的上表面2a凸出。
接著，如圖4B所示，在區域B中的STI 7與STI 7之間的區域中以及在下表面7b上方，形成通道區6。包含通道區6的PMOS藉由STI 7而與週圍相隔離。接著，藉由熱氧化，在半導體基底2的上表面2a的曝露部份形成閘極介電膜2g。
接著，如圖5A所示，將導電材料完全沈積於半導體基底2上以形成導電膜18。此處，連續地形成導電膜18而遮蓋閘極介電膜2g、半掩埋介電膜5、及STI 7。導電膜18的上表面18a的形狀反應半掩埋介電膜5的凸出部份及STI 7的凸出部份。亦即，半掩埋介電膜5正上方及STI 7正上方的上表面18a從具有大致相同的尺寸之週圍凸出。
然後，如圖5B所示，以微影術選擇性地移除導電膜18而餘留在半掩埋介電膜5與半掩埋介電膜5之間的區域20的正上方以及在區域20側邊上的半掩埋介電膜5的部份的正上方、以及通道區6的正上方和通道區6側邊上的STI 7的部份的正上方。如此，形成電極8a以遮蓋半掩埋介電膜5，以及，形成電極8b以遮蓋STI 7。
接著，如圖6A所示，在半導體基底2上形成光阻圖案19以遮蓋區域B及曝露區域A。然後，使用光阻圖案19、電極8a、及半掩埋介電膜5作為掩罩以佈植施體雜質而在區域A中的半導體基底2的上部的一部份中形成n型區3。此處，藉由自行對準製程，以半掩埋介電膜5作為掩罩，形成與p型區4接觸的n型區3，p型區4形成於半掩埋介電膜5的正下方。接著，移除光阻圖案19。
然後，如圖6B所示，介電材料沈積半導體基底2上以形成遮蓋半掩埋介電膜5、STI 7、及電極8a和8b之層間介電膜9。此處，層間介電膜9的上表面9a的形狀反應電極8a和8b的形狀。亦即，電極8a和8b的正上方之上表面9a從具有大致上相同的尺寸之週圍凸出。
接著，如圖1所示，施加CMP或其它平坦化處理以將層間介電膜9的上表面9a平坦化。然後，以微影術處理層間介電膜9，以在電極8a及8b的正上方形成接觸孔。藉由沈積於整個表面上且接著以CMP平坦化，將導電材料掩埋於接觸孔中。如此，形成接點10a和10b。此處，接點10a連接至電極8a，接點10b連接至電極8b。接著，在層間介電膜9上形成上互連層(未顯示)。如此，製成半導體裝置1。
接著，說明本實施例的功能及效果。
如圖1所示，在根據本實施例之半導體裝置1中，在n型區3與p型區4之間的介面作為pn接面介電。如此，n型區3藉由p型區4及半掩埋介電膜5而與區域20相隔離。此外，n型區3也藉由半掩埋介電膜5而與電極8a絕緣。另一方面，包含通道區6的PMOS藉由STI 7而與形成於半導體基底2中的其它元件相隔離。在本實施例中，半掩埋介電膜5的下部掩埋於半導體基底2中。因此，可以降低半掩埋介電膜5的凸出量，並允許半掩埋介電膜5的厚度對於半導體裝置1的特徵及製程而言是足夠厚的。結果，半掩埋介電膜5的上表面5a的高度可以製成大致上與STI 7的上表面7a的高度一樣高。舉例而言，參考半導體基底2的上表面2a，半掩埋介電膜5的上表面5a的高度及STI 7的上表面7a的高度均為20nm(奈米)。
如此，半掩埋介電膜5未從半導體基底2的上表面2a顯著地凸出，以及，上表面5a的高度大致上同於上表面7a的高度。因此，在圖5A中所示的製程中，當導電膜18形成於半導體基底2上以遮蓋半掩埋介電膜5及STI 7時，即使導電膜18的厚度未過大，在半掩埋介電膜5正上方的導電膜18的上表面18a仍未從週圍凸出，與SIT 7正上方的導電膜18的上表面18a具有相同高度。如此，在整個半導體裝置1中，導電膜18的厚度大致上均勻，以及，上表面18a大致上平坦。
導電膜18大致均勻的厚度及大致平坦的上表面18a便於從圖5B中所示的製程中的導電膜18形成電極8a和8b。亦即，由於導電膜18的厚度大致上均勻，所以，圍繞電極8a的導電膜18之蝕刻終止的時間點通常與圍繞電極8b的導電膜18之蝕刻終止的時間點相符。此外，電極8a的厚度與電極8b的厚度大致上相等。此外，由於上表面18a是平坦的，所以，用以處理導電膜18的光阻圖案可以薄化，以及，可以精密地形成電極8a和8b。
由於電極8a的厚度大致上等於電極8b的厚度，所以，在圖6B中所示的製程中，當形成層間介電膜9時，其在半掩埋介電膜5正上方的上表面9a的高度及STI 7正上方的上表面9a的高度大致彼此相等。如此，從巨觀而言，在區域A中的上表面9a的高度大致上等於區域B中的上表面9a的高度，以及，上表面9a在整個半導體裝置1中是大致平坦的。這便於圖1中所示的製程中上表面9a的CMP或其它平坦化。此外，在平坦化之前無需形成過厚的層間介電膜9，因此，可以降低製造成本。此外，由於上表面9a是平坦的，所以，用以處理層間介電膜9的光阻圖案可以薄化，以及，可以精密地形成接點10a和10b。結果，結合電極8a和8b的尺寸縮小，可以容易地製造精密的半導體裝置1。
接著，說明本實施例的比較實施例。
圖7A、7B、8A、及8B是製程剖面視圖，顯示根據比較實施例之半導體裝置的製造方法。
在比較實施例中，如圖2A所示，硬掩罩材料膜11及光阻圖案12形成於半導體基底2上，然後，如圖7A所示，使用光阻圖案12作為掩罩以執行乾蝕刻。此處，僅有硬掩罩材料膜11被蝕刻，而半導體基底2未被蝕刻。亦即，在半導體基底2中未形成凹部2c(請參見圖2B)。
接著，執行與圖2C至4B所示的相同處理。如此，如圖7B所示，在區域A中形成非掩埋介電膜105，以及，在區域B中形成包含STI 7及通道區6的PMOS。與半掩埋介電膜5(請參見圖5A)相反，非掩埋介電膜105未具有掩埋於半導體基底2中的下部，而是完全地位於半導體基底2的上表面2a的上方。因此，未掩埋介電膜105的上表面105a的高度高於STI 7的上表面7a的高度。舉例而言，參考半導體基底2的上表面2a，未掩埋介電膜105的上表面105a的高度為60nm，而STI 7的上表面7a的高度為20nm，二者有40nm的高度差。在此情形中，假使導電膜18形成於半導體基底2上，則在未掩埋介電膜105上方的導電膜18的上表面18a的高度比STI 7上方的導電膜18的上表面18a的高度還高。在上述實施例中，高度差d1 約為40nm。
接著，執行與圖5B相同的處理，以圖型化導電膜18。如此，如圖8A所示，電極8a及8b分別形成於未掩埋介電膜105及STI 7之上。此處，電極8a的上表面比電極8b的上表面高。接著，如圖6A所示，使用光阻圖案19、電極8a、及未掩埋介電膜115(請參見圖8A)作為掩罩以佈植施體雜質。如此，n型區3形成於區域A中。
接著，如圖8B所示，在半導體基底2上形成層間介電膜9以遮蓋未掩埋介電膜105及STI 7。此處，未掩埋膜105正上方的層間介電膜9的上表面9a的高度高於STI 7正上方的層間介電膜9的上表面9a。在上述實施例中，高度差d2 約為40nm。
在本比較實施例中，如上所述，在圖7B中所示的製程中，未掩埋介電膜105正上方的導電膜18的上表面18a的高度高於STI 7正上方的導電膜18的上表面18a的高度。因此，當導電膜18被蝕刻以形成電極8a和8b時，圍繞電極8a之蝕刻終止的時間點與圍繞電極8b的蝕刻終止的時間點不同。足以避免導電材料殘餘的圍繞電極8a執行的蝕刻會圍繞著電極8b造成過蝕刻，使電極8b的形狀變差。另一方面，用於電極8b之蝕刻終止時間點會圍繞電極8a造成殘餘物。此外，由於無法執行準確的蝕刻，所以，難以精密地形成電極8a和8b。
此外，在本比較實施例中，在圖8B中所示的製程中，在未掩埋介電膜105正上方的層間介電膜9的上表面9a的高度比STI正上方的層間介電膜9的上表面9a的高度高。如此，巨觀而言，區域A中的上表面9a的高度比區域B中的上表面9a的高度高。結果，即使CMP或其它平坦化施加至層間介電膜9時，仍然難以消除區域A與區域B之間的上表面9a的高度差d2 。
留在上表面9a的高度差增加後續處理的難度。舉例而言，在層間介電膜9中形成接點10a和10b時對於導電材料的CMP的難度會增加，以及，導電材料餘留成為殘餘物。此外，由於精密微影術的困難度，所以，無法精密地形成接點10a和10b。另一方面，假使層間介電膜9形成為厚的以使上表面9a的高度差d2 最小化，則難以降低半導體裝置的輪廓。如此，比較實施例比上述第一實施例更難以縮小半導體裝置的尺寸。
接著，說明本發明的第二實施例。
圖9是剖面視圖，顯示根據本實施例之半導體裝置。如圖9所示，除了根據上述第一實施例之半導體裝置1的配置(請參見圖1)之外，根據本實施例的半導體裝置21又包含緩衝介電膜22以遮蓋半掩埋介電膜5的下部，亦即，掩埋於半導體基底2中的部份。緩衝介電膜22由與半掩埋介電膜5的介電材料不同的介電材料製成。舉例而言，半掩埋介電膜5由藉由HDP-CVD(高密度電漿化學汽相沈積)沈積的氧化矽(SiO2 )形成，而緩衝介電膜22由氮化矽(SiN)形成。上述以外的本實施例中的配置與上述第一實施例中的相同。
在本實施例中，設於半掩埋介電膜5與半導體基底2之間的緩衝介電膜22可以用以減輕半掩埋介電膜5與半導體基底2之間產生的應力。舉例而言，藉由HDP-CVD沈積氧化矽而形成的半掩埋介電膜5會在半掩埋介電膜5內部產生大的拉應力。另一方面，由氮化矽形成的緩衝介電膜22在緩衝介電膜22之內產生壓應力。如此，在半掩埋介電膜5之內的拉應力及緩衝介電膜22內的壓應力會抵消。結果，集中在半掩埋介電膜5的角落之應力減輕，以及，半導體裝置21的特徵製成更佳及更穩定。上述以外的本實施例中的操作及效果與上述第一實施例中的相同。
接著，說明根據本實施例之半導體裝置21的製造方法。
圖10A至10C是製程剖面視圖，顯示根據本實施例之半導體裝置的製造方法。
在下述中，將參考根據上述第一實施例之半導體裝置的製造方法，說明根據本實施例之半導體裝置的製造方法。
首先，執行圖2A至2C中所示的製程。更具體而言，硬掩罩材料膜11形成於半導體基底2上並作為掩罩以形成凹部2c及溝槽14。如此，如圖10A所示，在如此製造的結構中，硬掩罩材料膜11設於半導體基底2上，以及，凹部2c及溝槽14形成於硬掩罩材料膜11的開口11a的正下方。此處，硬掩罩材料膜11未形成於凹部2c之內及溝槽14之內。
接著，如圖10B所示，移除硬掩罩材料膜11。然後，如圖10C所示，在半導體基底2的整個上表面上新近地沈積硬掩罩材料膜23。硬掩罩材料膜23由氮化矽(SiN)形成，且其厚度相當於始於半導體基底2的上表面2a之STI 7的凸出高度(請參見圖9)。此處，硬掩罩材料膜23不僅形成於半導體基底2上，也形成於凹部2c的內表面及溝槽14的內表面上。
接著，執行圖3A至7B中所示的製程。此處，使用硬掩罩材料膜23取代第一實施例中的硬掩罩材料膜11。如此，如圖9所示，餘留在凹部2c及溝槽14中的硬掩罩材料膜23作為緩衝介電膜22。如此，製成半導體裝置21。
接著，說明本發明的第三實施例。
根據本實施例的半導體裝置是CMOS影像感測器。
圖11是平面視圖，顯示根據本實施例之半導體裝置。
圖12是平面視圖，顯示圖11中所示的成像區。
圖13是圖12的A-A’剖面視圖。
圖14是圖12的B-B’剖面視圖。
圖15是圖12的C-C’剖面視圖。
圖16是圖12的D-D’剖面視圖。
圖17是剖面視圖，顯示圖11中所示的成像區及處理區。
如圖11所示，在根據本實施例之CMOS影像感測器31中，用於將入射光轉換成電訊號的成像區32設於矽基底40的中心。此外，用於處理成像區32輸出的電訊號之處理區33設置成圍繞成像區32。在處理區33中，用於從成像區32接收電訊號的週邊電路區34中，設置在圍繞成像區32的框狀區中。在處理區33中的週邊電路區34的一側上，設置影像處理電路區35，用於根據電訊號以執行影像處理，以及，在週邊電路區34的另一側上，設置影像壓縮電路區36，用於壓縮影像。
如圖12所示，在成像區32中，當從上方觀視時，多個像素以矩陣配置。以二列及二行配置的四個像素41構成一胞42。舉例而言，屬於一胞42的每一像素41包含紅色、綠色、藍色、及藍色濾光器82(請參見圖17)。在下述中，在本實施例中，為了便於說明，像素41的配置方向稱為X方向及Y方向。
每一像素41包含光二極體43，用於將入射光轉換成電荷。此外，每一像素41包含轉移閘極44。轉移閘極44設於像素41的一角落且形狀如同平行六邊形，其係藉由延著像素41的角落，切掉三個直角角落而形成的。在成像區32中，具有設在+X+Y角落的轉移閘極44之像素41以及具有設在+X-Y角落的轉移閘極44之像素41延著X方向及Y方向交替地配置。
像素41由形成為如同格子的障壁區45隔離。在對應於格子點的障壁區45中的區域中，長方形重置閘極46設於包含位於對應於格子點的區域的正上方的部份中之區域中，所述格子點未與轉移閘44所處的角落相鄰。此外，在以小於一像素的距離與-X方向上的重置閘極46相間隔的位置處，置長方形放大器閘極47。此外，形成從上方觀視形狀如同方塊U的台面隔離區48，以延著在X方向上延伸的障壁區45的部份，圍繞重置閘極46及放大器閘極47。每一台面隔離區48中的方塊U形朝向-X方向開口。
如圖12至16所示，在CMOS影像感測器31中，在含有硼(B)的p型矽基底40上形成n型磊晶層50。矽基底40及磊晶層50構成半導體基底。此外，閘極氧化物膜52形成於磊晶層50上。上述光二極體43、障壁區45、及台面隔離區48形成於磊晶層50中。另一方面，上述轉移閘極44、重置閘極46、及放大器閘極47設於磊晶層50及閘極氧化物膜52上方。
光二極體43由形成於磊晶層50的上部中的n型光接收區43n(第一導電率型區)及形成於光接收區43n的最外表面部份中的p型反轉層43p構成。入射於光接收區43n上的光產生電荷。反轉層43p防止光接收區43n 的表面發生過量電荷。
如上所述，障壁層45使像素41後此隔離。在障壁區45中，由來自前側的硼離子佈植所形成的離子佈植層連接至從矽基底40擴散的硼所形成的擴散層。亦即，每一像素41由障壁區45及矽基底40以盒配置方式圍繞。但是，障壁區45未曝露至磊晶層50的表面，以及，p型像素井51形成於障壁區45與磊晶層50的表面之間。此外，p型井53形成於包含在與障壁區45相鄰之轉移閘極44的邊緣正下方的部份之區域中，所述邊緣與屬於相同像素41的光二極體43未相對立。
像素井51設於磊晶層50中的重置閘極46正下方並作為通道區。成對的n型源極/汲極區55形成於X方向上夾著此通道區的位置處，以及，n型擴散區56形成為圍繞源極/汲極區55。擴散區56具有較低的施體濃度以及比源極/汲極區55更小的深度。同樣地，像素井51也設於放大器閘極47的正下方以及作為通道區，以及，源極/汲極區55和擴散區56形成於其X方向上的二側。此外，p型通道層57形成在磊晶層50的最外表面部份中的轉移閘極的正下方。如此，在每一閘極的正下方實現電晶體結構。
台面隔離區48使設置於其二側上且與其接觸的區域彼此隔離。具體而言，台面隔離區48使光二極體43與形成於每一閘極正下方的電晶體結構隔離。亦即，如圖15所示，台面隔離區48使光二極體43與像素井51隔離，以及，如圖16所示，使光二極體43與源極/汲極區55隔離。在台面隔離區48中，如同所示，摻雜有硼的p型區(第二導電率型區)58形成於磊晶層50中，以及，半掩埋介電膜59的下部掩埋於磊晶層50中，以及，半掩埋介電膜59的上部從磊晶層50的上表面凸出。舉例而言，半掩埋介電膜59由氧化矽(SiO2 )形成。
另一方面，如圖17所示，處理區33包含類比電路及數位電路，以及，CMOS 61形成於數位電路的一部份中。CMOS 61包含P通道MOSFET(PMOS)62及N通道MOSFET(NMOS)63、以及圍繞PMOS 62和NMOS 63之STI 64。如此，藉由STI 64，PMOS 62和NMOS 63彼此隔離且與週圍相隔離。舉例而言，STI 64由氧化矽(SiO2 )形成。STI 64的上表面的高度大致上等於半掩埋介電膜59的上表面的高度。舉例而言，半掩埋介電膜59及STI 64自磊晶層50凸出的凸出量為20nm。
在PMOS 62中，N-井66形成於磊晶層50的上部中。在N-井66的上部中，形成彼此間隔的成對p型源極/汲極區67，以及，在源極/汲極區67之間形成n型通道區68。閘極介電膜69及閘極電極70設置於通道區68正上方的磊晶層50上，以及，側壁71設置於閘極電極70的橫向側上。
另一方面，在NMOS 63中，P井72形成於磊晶層50的上部中。彼此間隔之成對的n型源極/汲極區73形成於P井72的上部中，以及，p型通道區74形成於源極/汲極區73之間。閘極介電膜75及閘極電極76設置於通道區74正上方的磊晶層50上，以及，側壁77設置於閘極電極76的橫向側上。
此外，在磊晶層50上方，層間介電膜80設置遍及成像區32及處理區33，以及，在多個級中，互連81掩埋於層間介電膜80中。但是，金屬互連81未設於成像區32中的光二極體43的正上方。彩色濾光器82設置於光二極體43的正上方。此外，覆塗層83設置於層間介電膜80及彩色濾光器82上，以及，微透鏡84設置於光二極體43正上方的覆塗層83上。
接著，說明半掩埋介電膜59的掩埋深度。
圖18顯示光接收區、反轉層、及源極/汲極區的雜質濃度曲線，其中，水平軸代表延著深度的位置，垂直軸代表雜質濃度。在圖18的水平軸上，磊晶層50的上表面的位置設定為參考值(0μm)。
如圖16及18所示，半掩埋介電膜59的掩埋深度，亦即，半掩埋介電膜59的下表面的位置，較佳地滿足下述三項要求(1)至(3)。
(1)半掩埋介電膜59的下表面位於延著反轉層43p的深度之受體濃度曲線中受體濃度最大的位置(此後稱為「反轉層深度」)之下方。在圖18中所示的實施例中，反轉層深度約為20nm。
(2)半掩埋介電膜59的下表面位於延著相鄰於半掩埋介電膜59的源極/汲極區55的深度之雜質濃度曲線中雜質濃度最大的位置(此後稱為「SD深度」)之下方。在圖18中所示的實施例中，SD深度約為30nm。
(3)半掩埋介電膜59的下表面位於延著光接收區43n的深度之施體濃度曲線中施體濃度最大的位置(此後稱為「PD深度」)之上方。在圖18中所示的實施例中，PD深度約為20nm。
在下述中，說明上述要求的理由。
關於要求(1)：
如上所述，半掩埋介電膜59的上表面的位置與STI 64的上表面的位置大致上相符。因此，假使半掩埋介電膜59的下表面位於反轉層深度的上方，則半掩埋介電膜59薄化。然後，當使用半掩埋介電膜59作為掩罩以執行離子佈植而形成反轉層43p時，雜質穿透半掩埋介電膜59。這造成電荷從光二極體43洩漏至電晶體結構，容易造成色彩相混。
關於要求(2)：
類似於上述(1)，假使半掩埋介電膜59的下表面位於源極/汲極區55的SD深度的上方，則半掩埋介電膜59被薄化。然後，當使用半掩埋介電膜59作為掩罩以執行離子佈植而形成源極/汲極區55時，雜質穿透半掩埋介電膜59。這造成元件隔離能力變差。
為確認此現象，具有從磊晶層50的上表面向上凸出約20nm的凸出量之半掩埋介電膜5形成有不同掩埋深度。以半掩埋介電膜59及放大器閘極47作為掩罩以執行離子佈植，形成源極/汲極區55。然後，測量pn接面介面處的漏電流。測量結果顯示於表1中。在測量之後，剝除半掩埋介電膜59，以及，測量導入至半掩埋介電膜59的正下方的雜質濃度。結果顯示於圖19中。
圖19顯示半掩埋介電膜的正下方區的雜質濃度曲線，其中，水平軸代表延著深度的位置，垂直軸代表雜質濃度。在圖19的水平軸上，半掩埋介電膜5的下表面的位置設為參考值(0nm)。
如圖19所示，當半掩埋介電膜59的掩埋深度為0nm時，亦即，半掩埋介電膜59的整體厚度為20nm時，將雜質導入至半掩埋介電膜59的正下方達到約1 x 1015 cm-3 。相反地，當半掩埋介電膜59的掩埋深度為50nm時，亦即，半掩埋介電膜59的整體厚度為70nm時，將雜質導入至半掩埋介電膜59的正下方僅達到約1 x 1011 cm-3 ，此約為0nm掩埋深度時的濃度的1/10000。此外，當半掩埋介電膜59的掩埋深度為200nm時，亦即，半掩埋介電膜59的整體厚度為220nm時，將雜質導入至半掩埋介電膜59的正下方僅達到約1 x 108 cm-3 。
如此，當半掩埋介電膜59的掩埋深度比SD深度還淺時，例如0nm或20nm，用於佈植形成源極7汲極區的雜質穿透半掩埋介電膜59及在源極/汲極區的pn接面介面處造成漏電流。相反地，當半掩埋介電膜59的掩埋深度比SD深度還深時，例如50nm或200nm，雜質幾乎未穿透半掩埋介電膜59及造成漏電流。因此，半掩埋介電膜59的下表面較佳地位於與半掩埋介電膜59相鄰的源極/汲極區55的SD深度之下。
關於要求(3)：
假使半掩埋介電膜59的下表面位於PD深度之下，則半掩埋介電膜59侵入具有最大雜質濃度的光二極體43的部份中以及顯著地降低可用於光電轉換之雜質量。結果，像素的靈敏度降低。
為了確認此現象，執行光學模擬。此模擬假定半掩埋介電膜59具有不同的掩埋深度及從磊晶層50的上表面凸出的凸出量為20nm，以及，光二極體43具有200nm的PD深度。接著，參考掩埋深度為零的情形，計算回應入射於光二極體的光之光電轉換而產生的電子數Qsat 。
當半掩埋介電膜59的掩埋深度達到200nm時，亦即PD深度時，電子數Qsat 顯著地降低。如上所述，這是因為形成至PD深度的半掩埋介電膜59侵入具有最大雜質濃度的光二極體43的部份以及顯著地降低可用於光電轉換的雜質量。相反地，除非半掩埋介電膜59的下表面達到PD深度，否則，光電轉換所需的電子數目不會過度地降低。因此，半掩埋介電膜59的下表面較佳地位於光接收區43n的DP深度之上。
如此，較不佳的是，半掩埋介電膜59的掩埋深度太淺或太深，但是，掩埋深度具有適當的範圍。亦即，半掩埋介電膜59的厚度較佳地是使得用於佈植以形成反轉層及源極/汲極區之雜質不會穿過它，同時半掩埋介電膜59的上表面的高度與STI 64的上表面的高度相符，以及，半掩埋介電膜59的深度較佳的是使得其不會侵入具有高雜質濃度之光二極體的部份。具體而言，半掩埋介電膜59的下表面較佳地位於滿足上述(1)至(3)的位置。注意，在雜質佈植時與裝置完成後之間，上述反轉層深度、PD深度、及SD深度適當地保留不變。這是因為因熱過程而造成的雜質擴散並不會改變峰值位置，而是加寬曲線的峰值。
接著，說明半掩埋介電膜59的推拔角度。
如圖16所示，推拔角度θ界定為平行於磊晶層50的上表面及從半掩埋介電膜59的外邊緣指向其中心之方向與平行於半掩埋介電膜59的側表面平行之向下方向形成的角度。推拔角度θ較佳地為73°至90°。假使推拔角度θ超過90°，則形成於磊晶層50的上表面中的凹部的底部大於其開口，而難以將材料掩埋於其中。
另一方面，假使推拔角度θ小於90°，則半掩埋介電膜59的剖面形狀如同梯形，具有長的上邊及短的下邊，以及，半掩埋介電膜59具有在其二端部具有小厚度。因此，當使用半掩埋介電膜59作為掩罩以形成擴散區(例如，圖14中所示的源極/汲極區55或圖16中所示的光接收區43n)時，用於佈植形成擴散區的施體雜質穿透半掩埋介電膜59的二端部。結果，穿透的施體雜質抵消包含於p型區58的二端部中的受體雜質的效果並窄化p型區58的有效寬度。此外，假使推拔角度θ小於73°，則p型區58的有效寬度太窄，以及，流經p型區58的漏電流增加。這對p型區58而言，難以充分地隔離其二邊。舉例而言，假定半掩埋介電膜59的上端部具有0.16μm的寬度及55nm的厚度。則假使推拔角度θ小於73°時，半掩埋介電膜5的下端部的寬度小於0.12μm，增加流經p型區58的漏電流。
接著，說明根據本實施例之CMOS影像感測器31的操作。
當光從CMOS影像感測器31的外部入射於成像區32上時，光由微鏡84集光，透射過覆塗層83，在通過彩色濾光器82時波長被選取，透射過層間介電膜80，以及，入射於光二極體43上。如此，在光接收區43n中產生及累積電荷。
然後，週邊電路區34中的電路驅動轉移閘極44以致於累積於光接收區43n中的電荷經由通道層57(請參見圖13)轉移至形成於放大器閘極47正下方的電晶體結構，以及，被擷取為電訊號。此外，在週邊電路區34中的電路會驅動重置閘極46以消除電荷。由放大器閘極47擷取的電訊號由處理區33處理。更具體而言，其經由週邊電路區34輸入至影像處理電路區35，而於其中被施予影像處理。接著，資料在影像壓縮電路區36中被壓縮並從CMOS影像感測器31輸出。
接著，說明根據本實施例之CMOS影像感測器31的製造方法。
CMOS影像感測器31的製造方法在特徵上與根據上述第一實施例之半導體裝置的製造方法相同。更具體而言，磊晶層50形成於矽基底40上，接著，硬掩罩材料膜11(未顯示)形成於磊晶層50上。舉例而言，硬掩罩材料膜由氮化矽(SiN)形成。接著，藉由選擇性蝕刻，在要用於台面隔離區48的區域及要用於STI的區域中的硬掩罩材料膜11中形成開口，以及，在開口正下方的磊晶層50的上表面中形成凹部。然後，使用硬掩罩材料膜11作為掩罩以進一步處理處理區33的凹部以形成溝槽。
接著，使用硬掩罩材料膜作為掩罩以將硼或其它受體雜質植入成像區32以形成p型區58。然後，例如氧化矽等介電材料沈積於整個表面上，以及由濕蝕刻回蝕以將半掩埋介電膜59掩埋在成像區32的凹部中及處理區33的溝槽中的STI 64。如此，可以降低半掩埋介電膜59的凸出量，以及，可以將半掩埋介電膜59的上表面的高度製成大致上等於STI 64的上表面的高度。
接著，使用傳統的方法以在CMOS影像感測器31中製造其它元件。此製程也包含一步驟，以自行對準方式，使用半掩埋介電膜59作為掩罩以將磷(P)或其它施體雜質植入磊晶層50中，以致於光二極體43的光接收區43n形成於與p型區58相鄰的區域中。藉由處理相同的多晶矽膜，在成像區32中形成轉移閘極44、重置閘極46、及放大器閘極47，以及，在處理區33中形成閘極電極70和閘極電極76。
此處，半掩埋介電膜59的上表面的高度低且大致上與STI 64的上表面的高度相同。因此，根據與上述第一實施例相同的原理，可以容易地形成轉移閘極44、重置閘極46、放大器閘極47、閘極電極70、及閘極電極76，以及，這些閘極的上表面的高度可以製成大致上彼此相等。此外，層間介電膜80的上表面的高度可以製成在成像區32與處理區33之間大致上相等。這會降低用於層間介電膜80的CMP的難度以及便於形成精密結構。藉由上述方法，製成CMOS影像感測器31。
接著，說明本實施例的功能及效果。
在本實施例中，以台面隔離區48實現光二極體43與電晶體結構之間的隔離。如此，當相較於藉由STI以實現隔離的情形，可以降低隔離所需的面積。結果，可以增加光二極體43的面積。這會增加光電轉換期間飽合電子的數目及增進靈敏度，藉以增強影像特徵。
在下述中，詳述此效果。
圖20A是平面視圖，顯示根據本實施例的比較實施例之CMOS影像感測器中的一像素，圖20B是圖20A中的E-E’剖面視圖，圖20C是平面視圖，顯示根據本實施例之CMOS影像感測器中的一像素，圖20D是圖20C中的F-F’剖面視圖。
如圖20A及20B所示，在本實施例的比較實施例中，光二極體43藉由STI 107而與圍繞的電晶體隔離。在此情形中，與STI 107的形成相關連，晶體缺陷會導入矽基底中並產生未成對的電子對。因此，STI 107需要由像素井51包圍。這會因像素井51的邊緣而降低光二極體43的面積。
相反地，如圖20C及20D所示，在本實施例中，光二極體43藉由台面隔離結構48而與圍繞的電晶體結構相隔離，台面隔離結構48由p型區58及半掩埋介電膜59構成。此外，p型區58不僅形成在半掩埋介電膜59的正下方，也薄地形成於其橫向側上(未顯示)。因此，半掩埋介電膜59可以由p型區58薄地包圍。結果，可以防止與半掩埋介電膜59的形成相關連地被導入於矽基底中的晶體缺陷影響光二極體43的光電轉換。因此，與上述比較實施例相反，無需在台面隔離結構48的光二極體43側上設置像素井51，以及，使光二極體43的面積增加該數量。這會增加光電轉換期間飽合電子數目及增進靈敏度。結果，增強CMOS影像感測器31的性能。
舉例而言，假定圖20A中所示的比較實施例與圖20C及20D中所示的本實施例中具有相同尺寸及形狀的像素，則光二極體的面積在比較實施例中是0.41μm2 ，在本實施例中為0.72μm2 。亦即，根據本實施例，相對於比較實施例，光二極體的面積可以增加約1.76倍。
此外，在本實施例中，台面隔離結構與STI混合。更具體而言，如圖17所示，在成像區32中，光二極體43藉由台面隔離結構48而與週遭的電晶體結構相隔離，而在處理區33中藉由STI 64而隔離CMOS 61或其它元件。因此，在處理區33中，無需改變傳統的設計規則及製程。如此，可以容易地及以有效成本製造可靠裝置。
此外，構成台面隔離結構48的半掩埋介電膜59的下部掩埋於磊晶層50中，以致於半掩埋介電膜59可以具有所需的厚度，而半掩埋介電膜59的上表面的高度大致上可以等於STI 64的上表面的高度。這便於CMOS影像感測器31的製造及尺寸縮小。
注意，在本實施例中，如同上述第二實施例般，可以圍繞半掩埋介電膜59形成緩衝介電膜。這可以減緩半掩埋介電膜59施加至磊晶層50的應力。
在參考上述第一至第三實施例說明的實施例中，在一半導體裝置中，台面隔離結構與STI相混合。但是，本發明不限於此，而是能夠僅提供台面隔離結構。而且，在本情形中，可以降低隔離所需的面積，以及，裝置可以縮小尺寸。此外，可以降低半掩埋介電膜的凸出量，有利於製造。
已參考實施例說明本發明。但是，本發明不侷限於這些實施例。舉例而言，只要不悖離本發明的精神，習於此技藝者對上述實施例作任何元件的增加、免除或設計變更，或是任何製程的增加、省略、或條件改變也均落在本發明的範圍之內。
1．．．半導體裝置
2．．．半導體基底
2a．．．上表面
2b．．．下表面
2c．．．凹部
2g．．．閘極介電膜
3．．．n型區
4．．．p型區
5．．．半掩埋介電膜
5a．．．上表面
5b．．．下表面
6．．．通道區
7．．．淺溝槽隔離
7a．．．上表面
7b．．．下表面
8a．．．電極
8b．．．電極
9．．．層間介電膜
9a．．．上表面
10a．．．接點
10b．．．接點
11．．．硬掩罩材料膜
11a．．．開口
12．．．光阻圖案
12a．．．開口
13．．．光阻圖案
14．．．溝槽
15．．．光阻圖案
16．．．介電材料
18．．．導電膜
18a．．．上表面
18b．．．下表面
19．．．光阻圖案
20．．．區域
21．．．半導體裝置
22．．．緩衝介電膜
23．．．硬掩罩材料膜
31．．．CMOS影像感測器
32．．．成像區
33．．．處理區
34．．．週邊電路區
35．．．影像處理電路
36．．．影像壓縮電路區
40．．．矽基底
41．．．像素
42．．．胞
43．．．光二極體
43p．．．P型反轉區
43n．．．n型光接收區
44．．．轉移閘極
45．．．障壁區
46．．．長方形重置閘極
47．．．長方形放大器閘極
48．．．台面隔離區
50．．．N型磊晶層
51．．．p型像素井
52．．．閘極氧化物膜
53．．．p型井
55．．．N型源極/汲極區
56．．．N型擴散區
57．．．P型通道層
58．．．P型區
59．．．半掩埋介電膜
61．．．CMOS
62．．．PMOS
63．．．NMOS
64．．．淺溝槽隔離
66．．．N-井
67．．．P型源極/汲極區
68．．．N型通道區
69．．．閘極介電膜
70．．．閘極電極
71．．．側壁
72．．．P-井
73．．．n型源極/汲極區
74．．．p型通道區
75．．．閘極介電膜
76．．．閘極電極
77．．．側壁
80．．．層間介電膜
81．．．金屬互連
82．．．彩色濾光器
83．．．覆塗層
84．．．微透鏡
105．．．未掩埋介電膜
105a．．．上表面
107．．．淺溝槽隔離
圖1是剖面視圖，顯示根據本發明的第一實施例之半導體裝置；
圖2A至2C是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法；
圖3A及3B是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法；
圖4A及4B是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法；
圖5A及5B是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法；
圖6A及6B是製程剖面視圖，顯示根據本發明的第一實施例之半導體裝置的製造方法；
圖7A及7B是製程剖面視圖，顯示根據第一實施例的比較實施例之半導體裝置的製造方法；
圖8A及8B是製程剖面視圖，顯示根據第一實施例的比較實施例之半導體裝置的製造方法；
圖9是剖面視圖，顯示根據本發明的第二實施例之半導體裝置；
圖10A至10C是製程剖面視圖，顯示根據本發明的第MM實施例之半導體裝置的製造方法；
圖11是平面視圖，顯示根據本發明的第二實施例之半導體裝置；
圖12是平面視圖，顯示圖11中所示的成像區；
圖13是圖12的A-A’剖面視圖；
圖14是圖12的B-B’剖面視圖；
圖15是圖12的C-C’剖面視圖；
圖16是圖12的D-D’剖面視圖；
圖17是剖面視圖，顯示圖11中所示的成像區及處理區；
圖18顯示光接收區、反轉層、及源極/汲極區的雜質濃度曲線；
圖19顯示掩埋介電膜正下方區的雜質濃度曲線；及
圖20A是平面視圖，顯示根據第二實施例之比較實施例的CMOS影像感測器中的一像素，圖20B是圖20A中的E-E’剖面視圖，圖20C是平面視圖，顯示根據第二實施例之CMOS影像感測器中的一像素，圖20D是圖20C中的F-F’剖面視圖。
1．．．半導體裝置
2．．．半導體基底
2a．．．上表面
2g．．．閘極介電膜
3．．．n型區
4．．．p型區
5．．．半掩埋介電膜
5a．．．上表面
5b．．．下表面
6．．．通道區
7．．．淺溝槽隔離
7a．．．上表面
7b．．．下表面
8a．．．電極
8b．．．電極
9．．．層間介電膜
10a．．．接點
10b．．．接點
14．．．溝槽
20．．．區域

Claims (18)

  1. 一種半導體裝置，包含：半導體基底；第一導電率型區，形成於該半導體基底的上部中及具有第一導電率型；第二導電率型區，形成於該半導體基底的上部中、與該第一導電率型區接觸、及具有不同於第一導電率型之第二導電率型；半掩埋介電膜，設在該第二導電率型區的正上方、具有掩埋於該半導體基底中的下部、以及具有從該半導體基底的上表面凸出的上部，該第二導電率型區及該半掩埋介電膜使該第一導電率型區與跨過該第二導電率型區而在第一導電率型區的相對側上並接觸該第二導電率型區接觸之區域相隔離；及元件隔離膜，具有掩埋於該半導體基底中的下部、具有從該半導體基底的上表面凸出的上部、以及具有位於該半掩埋介電膜的下表面之下的下表面。
  2. 如申請專利範圍第1項之半導體裝置，其中，該半導體裝置是影像擷取裝置，包含成像區及處理區，該成像區配置成將入射光轉換成電訊號，以及，該處理區配置成處理該電訊號，該第一導電率型區構成設於該成像區中的光二極體， 及該元件隔離膜使設於該處理區中的元件彼此隔離。
  3. 如申請專利範圍第2項之半導體裝置，又包括：具有第二導電率型的反轉層，形成於該第一導電率型區的上部中；及電晶體，具有與該第二導電率型區以及該半掩埋介電膜相接觸的源極/汲極區，其中，該半掩埋介電膜的該下表面位於：延著該反轉層的深度之雜質濃度曲線中雜質濃度最大的位置之下，及延著該源極/汲極區的的深度之雜質濃度曲線中雜質濃度最大的位置之下，及延著該第一導電率型區的深度之雜質濃度曲線中雜質濃度最大的位置之上。
  4. 如申請專利範圍第1項之半導體裝置，其中，平行於該半導體基底的上表面及從該半掩埋介電膜的外邊緣朝向其中心的方向與平行於該半掩埋介電膜的側表面之向下方向形成的角度為73°至90°。
  5. 一種半導體裝置，包含：半導體基底；第一導電率型區，形成於該半導體基底的上部中及具有第一導電率型；第二導電率型區，形成於該半導體基底的上部中、與該第一導電率型區接觸、及具有不同於第一導電率型之第 二導電率型；半掩埋介電膜，設在該第二導電率型區的正上方、具有掩埋於該半導體基底中的下部、以及具有從該半導體基底的上表面凸出的上部，該第二導電率型區及該半掩埋介電膜使該第一導電率型區與跨過該第二導電率型區而在第一導電率型區的相對側上並接觸該第二導電率型區接觸之區域相隔離；緩衝介電膜，遮蓋該半掩埋介電膜的下部及由與該半掩埋介電膜的材料不同的介電材料形成；及元件隔離膜，具有掩埋於該半導體基底中的下部、具有從該半導體基底的上表面凸出的上部、以及具有位於該半掩埋介電膜的下表面之下的下表面。
  6. 如申請專利範圍第5項之半導體裝置，其中，該半掩埋介電膜由氧化矽形成，以及，該緩衝介電膜由氮化矽形成。
  7. 如申請專利範圍第5項之半導體裝置，其中，該半導體裝置是影像擷取裝置，包含成像區及處理區，該成像區配置成將入射光轉換成電訊號，以及，該處理區配置成處理該電訊號，該第一導電率型區構成設於該成像區中的光二極體，及該元件隔離膜使設於該處理區中的元件彼此隔離。
  8. 如申請專利範圍第7項之半導體裝置，又包括：具有第二導電率型的反轉層，形成於該第一導電率型 區的上部中；及電晶體，具有與該第二導電率型區以及該半掩埋介電膜相接觸的源極/汲極區，其中，該半掩埋介電膜的該下表面位於：延著該反轉層的深度之雜質濃度曲線中雜質濃度最大的位置之下，及延著該源極/汲極區的的深度之雜質濃度曲線中雜質濃度最大的位置之下，及延著該第一導電率型區的深度之雜質濃度曲線中雜質濃度最大的位置之上。
  9. 如申請專利範圍第5項之半導體裝置，其中，平行於該半導體基底的上表面及從該半掩埋介電膜的外邊緣朝向其中心的方向與平行於該半掩埋介電膜的側表面之向下方向形成的角度為73°至90°。
  10. 一種半導體裝置的製造方法，包含：在半導體基底上形成硬掩罩材料膜；藉由蝕刻，在該硬掩罩材料膜中形成開口以及在該開口的正下方之半導體基底的上表面中形成凹部；使用該硬掩罩材料膜作為掩罩，佈植離子，在該凹部的正下方之該半導體基底中形成第二導電率型區；將介電材料掩埋於該開口及該凹部中；藉由移除該硬掩罩材料膜，形成半掩埋介電膜，該半掩埋介電膜的下部掩埋於該半導體基底中及上部從該半導體基底的上表面凸出；以及， 藉由使用該半掩埋介電膜作為掩罩以佈植雜質，而在與該第二導電率型區接觸的該半導體基底的區域中形成第一導電率型區。
  11. 如申請專利範圍第10項之方法，又包括：使用該硬掩罩材料膜作為掩罩以執行蝕刻，進一步移除該凹部的一部份的底部，以形成溝槽，其中，該掩埋介電材料之步驟包含也將該介電材料掩埋於該溝槽中及設置於該溝槽正上方的該開口中，及該形成半掩埋介電膜之步驟也包含形成具有掩埋於該溝槽中的下部之元件隔離膜。
  12. 如申請專利範圍第11項之方法，其中該半導體裝置的製造方法是用於製造影像擷取裝置之方法，該影像擷取裝置包含成像區及處理區，該成像區配置成將入射光轉換成電訊號，以及，該處理區配置成處理該電訊號，該第一導電率型區構成設於該成像區中的光二極體，及該元件隔離膜使設於該處理區中的元件彼此隔離。
  13. 如申請專利範圍第12項之方法，又包括：在該第一導電率型區的上部中形成第二導電率型的反轉層；及形成電晶體，該電晶體具有與該第二導電率型區以及該半掩埋介電膜相接觸的源極/汲極區，其中，在該形成反轉層的步驟中，延著該反轉層的深 度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之上，在該形成電晶體的步驟中，延著該源極/汲極區的深度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之上，及在該形成第一導電率型區的步驟中，延著該第一導電率型區的深度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之下。
  14. 一種半導體裝置的製造方法，包含：在半導體基底上形成第一硬掩罩材料膜；藉由蝕刻，在該第一硬掩罩材料膜中形成開口以及在該開口的正下方之該半導體基底的上表面中形成凹部；移除該第一硬掩罩材料膜；在該半導體基底上及該凹部的內表面上形成第二硬掩罩材料膜；使用該第二硬掩罩材料膜作為掩罩，佈植離子，在該凹部的正下方之該半導體基底中形成第二導電率型區；將介電材料掩埋於該開口及該凹部中；藉由移除沈積於該半導體基底的上表面上的第二硬掩罩材料膜以及留下沈積於該凹部的內表面上的第二硬掩罩材料膜，形成半掩埋介電膜及遮蓋掩埋於該凹部中的該半掩埋介電膜的一部份之緩衝介電膜，該半掩埋介電膜的下部掩埋於該半導體基底中及上部從該半導體基底的上表面凸出；以及， 藉由使用該半掩埋介電膜作為掩罩以佈植雜質，而在與該第二導電率型區接觸的半導體基底的區域中形成第一導電率型區。
  15. 如申請專利範圍第14項之方法，又包括：使用該硬掩罩材料膜作為掩罩以執行蝕刻，進一步移除該凹部的一部份的底部，以形成溝槽，其中，該掩埋介電材料之步驟包含也將該介電材料掩埋於該溝槽中及設置於該溝槽正上方的該開口中，及該形成半掩埋介電膜之步驟也包含形成具有掩埋於該溝槽中的下部之元件隔離膜。
  16. 如申請專利範圍第14項之方法，其中，藉由沈積氮化矽以形成該第二硬掩罩材料膜，以及，該介電材料由氧化矽形成。
  17. 如申請專利範圍第14項之方法，其中該半導體裝置的製造方法是用於製造影像擷取裝置之方法，該影像擷取裝置包含成像區及處理區，該成像區配置成將入射光轉換成電訊號，以及，該處理區配置成處理該電訊號，該第一導電率型區構成設於該成像區中的光二極體，及該元件隔離膜使設於該處理區中的元件彼此隔離。
  18. 如申請專利範圍第17項之方法，又包括：在該第一導電率型區的上部中形成第二導電率型的反轉層；及 形成電晶體，該電晶體具有與該第二導電率型區以及該半掩埋介電膜相接觸的源極/汲極區，其中，在該形成反轉層的步驟中，延著該反轉層的深度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之上，在該形成電晶體的步驟中，延著該源極/汲極區的深度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之上，及在該形成第一導電率型區的步驟中，延著該第一導電率型區的深度之雜質濃度曲線中雜質濃度最大的位置位於該凹部的底部之下。
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