CN115831989A - 具有深沟隔离结构的图像传感器像素 - Google Patents

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CN115831989A CN202211106008.7A CN202211106008A CN115831989A CN 115831989 A CN115831989 A CN 115831989A CN 202211106008 A CN202211106008 A CN 202211106008A CN 115831989 A CN115831989 A CN 115831989A
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Abstract

本申请实施例公开了一种图像传感器装置。该图像传感器装置包括具有多个像素区的衬底。两个相邻的像素区通过深沟槽隔离结构光电隔离。示例性形成深沟槽隔离结构的方法包括：接收工件，该工件包括形成于衬底前侧中的第一隔离结构；形成延伸穿过第一隔离结构和衬底的沟槽；形成电介质衬层以衬在沟槽中；在形成电介质衬层后，在工件的上方共形地沉积导电层；以及，在导电层的上方沉积介电填充层以填充沟槽。介电填充层的折射率可以小于导电层的折射率。本申请还包括用于在衬底的背侧形成隔离结构的另一方法。

Description

具有深沟隔离结构的图像传感器像素
技术领域
本申请涉及半导体技术领域，特别涉及一种具有深沟隔离结构的图像传感器像素。
背景技术
图像传感器的应用已经无处不在。图像传感器可以包括以二维方式排列的像素阵列。每个像素包括光电二极管或其他合适的光电元件。可以在光电二极管上方形成微透镜。微透镜将光线聚焦到光电二极管上，光电二极管将光线转换为电信号。电信号从图像传感器输出到主机电子设备(例如，数码相机、手机、计算机、安全摄像头、汽车产品、医疗配件或其他电子设备)的其他组件，以形成一个图像。
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步已经产生了几代IC，每一代的IC都比上一代更小、更复杂。用于制造图像传感器的技术，例如，互补金属氧化物半导体(CMOS)图像传感器技术，也在不断进步。对更高分辨率和更低功耗的需求推动了图像传感器进一步小型化和集成化的趋势。图像传感器中的相应像素因此缩小化。这种缩小化工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小化也增加了处理和制造IC的复杂性。例如，随着像素尺寸的不断减小，像素之间的光串扰和干扰可能会更频繁地发生。已提出深沟槽隔离(DTI)结构来将像素彼此隔离。尽管现有的DTI结构通常足以满足其预期目的，但是它们不是在所有方面都已完全令人满意。
发明内容
本申请实施例提供一种形成图像传感器的方法及半导体器件，以实现图像传感器中相邻像素的光电隔离，进而提高量子效率，并减少光串扰。因此，可以提高信噪比，并且可以提高图像完整性。
第一方面，本申请实施例提供一种形成图像传感器的方法，包括：
接收包括第一隔离结构的工件，第一隔离结构形成于衬底的前侧中；
形成延伸穿过第一隔离结构和部分衬底的沟槽；
形成电介质衬层以衬在沟槽中；
在形成电介质衬层后，在工件的上方共形地沉积导电层；以及，
在导电层的上方沉积介电填充层以填充沟槽。
在一些实施例中，导电层的折射率大于介电填充层的折射率。
在一些实施例中，导电层包括掺杂多晶硅、氮化钛、铝或钨。
在一些实施例中，介电填充层包括氧化硅、氮化硅或碳化硅。
在一些实施例中，还包括：
在衬底的前侧的上方形成互连结构，互连结构包括层间介电层和位于层间介电层中的导电部件，其中导电部件电耦接到导电层；以及，
经由导电部件向导电层施加偏置电压。
在一些实施例中，沉积介电填充层包括：
在导电层的上方共形地沉积第一介电填充层；以及，
在第一介电填充层的上方共形地沉积第二介电填充层，其中，第二介电填充层的成分不同于第一介电填充层的成分。
在一些实施例中，还包括：
回蚀导电层和介电填充层，以在沟槽中形成凹槽；
在工件的上方沉积介电层以填充凹槽；以及，
对工件执行平坦化工艺。
在一些实施例中，工件还包括形成在衬底的前侧之上的保护层，其中保护层的顶面与第一隔离结构的顶面共面；以及，其中，执行平坦化工艺包括：去除保护层上的多余材料。
在一些实施例中，还包括：
在沉积介质填充层后，翻转工件；以及，
对衬底的背侧执行平坦化工艺以暴露介电填充层，衬底的背侧与衬底的前侧相对。
在一些实施例中，还包括：
在对衬底的背侧执行平坦化工艺之前，在衬底中形成第一感光元件和第二感光元件，其中，第一感光元件与第二感光元件通过电介质衬层、导电层及介电填充层隔离。
在一些实施例中，形成电介质衬层包括：
对工件进行热氧化；
其中，在沉积导电层之后，导电层的第一部分与电介质衬层直接接触，且导电层的第二部分与第一隔离结构直接接触。
在一些实施例中，形成电介质衬层包括:
对工件执行沉积工艺；
其中，导电层与第一隔离结构之间通过电介质衬层间隔开。
在一些实施例中，形成沟槽包括：
在工件的上方形成图案化硬掩模层，图案化硬掩模层包括暴露部分第一隔离结构的开口；以及，
以图案化硬掩模层作为蚀刻掩模执行蚀刻工艺，以去除部分第一隔离结构和部分衬底，其中，部分衬底位于部分第一隔离结构的正下方。
第二方面，本申请实施例提供一种形成图像传感器的方法，包括：
接收包括第一隔离结构的工件，第一隔离结构形成于衬底的前侧中；
形成延伸穿过第一隔离结构与部分衬底的沟槽；
沿着沟槽的侧壁和底表面形成掺杂区，掺杂区包括与衬底具有相同掺杂极性的掺杂剂；
在形成掺杂区之后，形成电介质衬层以衬在沟槽中；
在形成电介质衬层后，在工件的上方共形地沉积导电层；以及，
在导电层的上方沉积介电填充层以填充沟槽。
第三方面，本申请实施例提供一种半导体器件，包括：
具有前侧表面和背侧表面的衬底；
设置于衬底内的第一感光元件与第二感光元件；以及，
隔离结构，隔离结构延伸穿过衬底，并设置于第一感光元件和第二感光元件之间；
其中，隔离结构包括上部和位于上部正下方的下部，其中，上部比下部更靠近前侧表面，且其中，下部包括：
从上部延伸至背侧表面的第一介电层；
围绕第一介电层的侧壁表面的导电层；以及，
围绕导电层的侧壁表面的第二介电层，其中，第一介电层与第二介电层通过导电层间隔开。
在一些实施例中，导电层被偏置到预定电压。
在一些实施例中，导电层的折射率大于第一介电层的折射率。
在一些实施例中，还包括：
设置于第一感光元件下方的第一滤色器；以及，
设置于第二感光元件下方的第二滤色器。
在一些实施例中，导电层包括掺杂多晶硅，并且第一介电层包括氧化硅。
在一些实施例中，下部还包括：
围绕第二介电层的侧壁表面的掺杂区；
其中，掺杂区包括具有第一掺杂极性的掺杂剂，并且第一感光元件和第二感光元件包括具有与第一掺杂极性相反的第二极性的另一掺杂区。
本申请实施例提供的形成图像传感器的方法及半导体器件，通过形成混合DTI结构，可以实现图像传感器中相邻像素的光电隔离，从而提高了量子效率，并减少了光串扰。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本申请的各个实施例的用于制造具有深沟槽隔离(DTI)结构的半导体器件的示例性方法的流程图。
图2至图14是根据本申请的各个方面显示工件在根据图1所示方法实施例的制造过程中的局部截面图。
图15是根据本申请的各个实施例的用于制造具有深沟槽隔离(DTI)结构的半导体器件的另一示例性方法的流程图。
图16至图22是根据本申请的各个方面显示工件在根据图15所示方法实施例的制造过程中的局部截面图。
具体实施方式
以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可能未直接接触的实施例。另外，本申请可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
此外，在随后的本申请中的在另一个部件上形成部件、形成连接到另一个部件的部件，及/或形成与另一个部件耦接的部件可以包括部件以直接接触形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成附加部件的实施例，使得部件可以不直接接触。另外，为了便于本发明描述一个部件与另一部件的关系，使用空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“向上”、“向下”、“顶部”、“底部”等及其衍生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对术语旨在涵盖包括部件的器件的不同取向。
此外，当用“约”、“近似”等来描述数值或数值范围时，考虑如本领域的普通技术人员所理解的在制造期间固有地出现的变化，该术语旨在涵盖合理范围内的数值。例如，基于与制造具有与该数值相关联的特性的部件相关联的已知制造公差，数值或数值范围涵盖包括所描述的数值的合理范围，诸如在所描述的数值的+/-15％内。例如，具有“约5纳米”厚度的材料层可以涵盖从4.25纳米到5.75纳米的尺寸范围，其中与沉积材料层相关的制造公差被本领域的普通技术人员已知为+/-15％。更进一步地，本申请可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的个实施例和/或配置之间的关系。
深沟槽隔离(DTI)结构，例如，BDTI(背侧DTI)结构和FDTI(前侧DTI或称为全深度DTI)结构，已被选为一种有前途的CMOS图像传感器的像素间隔离方法。通常，DTI结构定义出具有单位大小的单元。每个单元提供一个像素区以容纳一个像素的元件。然而，随着缩小化的激进步伐，两个相邻像素之间的光串扰变得越来越严重。
本申请总体上涉及图像传感器，并且更具体地涉及具有深沟槽隔离(DTI)结构的互补金属氧化物半导体(CMOS)图像传感器，深沟槽隔离(DTI)结构定义像素区阵列，用于让像素的组件驻留在其中。在一些实施例中，DTI结构是一个延伸穿过衬底的混合结构并且包括上部和下部，其包括被一个第二层夹在中间的一个第一层。该第一层通过该第二层与该衬底隔开。该第一层的折射率可以小于该第二层的折射率，使得至少一部分入射光可以被反射到相应的像素。该第二层可以是导电层，且通过该导电层能够施加偏置电压到这个DTI结构以引起载流子积聚并因此减少暗电流。在一些实施例中，该第二层通过介电层与该衬底间隔开。通过形成上述混合DTI结构，可以实现相邻像素电隔离和光学隔离，可以增加量子效率，并且可以减少光串扰。
现在将参考附图更详细地描述本申请的各个方面。在这方面，图1是根据本申请实施例的形成具有前侧深沟槽隔离(FDTI)结构的半导体器件的方法100的流程图。方法100在下面结合图2至图14进行描述。图2至图14是根据方法100的实施例在不同制造阶段的工件200的局部截面图。图15包括图示根据本申请实施例的形成具有背侧深沟槽隔离(BDTI)结构的半导体器件的另一方法300的流程图。方法300在下面结合图16至图22进行描述。图16至图22是根据方法300的实施例在不同制造阶段的工件400的局部截面图。方法100和方法300仅是示例并且不旨在将本申请内容限制于其中明确示出的内容。可以在方法100和/或方法300之前、期间和之后提供附加步骤，并且对于该方法的其他实施例，可以替换、去除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。由于工件200/400在本制造工艺结束时将被制造成半导体器件200/400或图像传感器200/400，因此根据上下文的需要，工件200/400可被称为半导体器件200/400或图像传感器200/400。方法100和方法300可用于在堆叠硅CMOS图像传感器、非堆叠图像传感器和其他合适的结构中形成深沟槽隔离结构。为免生疑问，图中X、Y、Z方向相互垂直，且各图一致。贯穿本申请，除非另有说明，否则相同的附图标记表示相同的特征。
参照图1和图2，方法100包括接收工件200的步骤102。工件200包括第一衬底202。在一个实施例中，第一衬底202是量产硅衬底(即，包括量产单晶硅)。在各种实施例中，第一衬底202可以包括其他半导体材料，例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合。在一些替代实施例中，第一衬底202可以是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底，且包括载体、位于载体上的绝缘体和位于绝缘体上的半导体层。第一衬底202包括彼此相对的第一表面202a和第二表面202b。在图2所示的实施例中，第一表面202a为第一衬底202的顶面或前侧表面(front-side surface)，且第二表面202b为第一衬底202的底面或背侧表面(back-side surface)。工件200包括用于形成像素的多个像素区1000和用于形成隔离结构的多个隔离区2000。在方法100中的制作工艺结束后，在隔离区2000中形成的隔离结构(例如，图13中所示的隔离结构240)将隔离相邻的像素区1000。隔离区2000可设置在每个像素区1000的边缘，使得每个像素区1000可以定义为俯视时有待形成的隔离结构(例如，图13中所示的隔离结构240)的壁围成的封闭空间。
工件200包括形成在隔离区2000的前侧(front side)中的多个第一隔离结构204。参照图2，工件200还包括形成在每个像素区1000中的一个或多个第二隔离结构206，以隔离同一像素区1000中的相邻组件(例如，晶体管和光电二极管)。需要注意的是，在像素包括连续有源区的实施例中，工件200可以不包括该像素区1000中的第二隔离结构206。第一隔离结构204和第二隔离结构206也可以分别称为第一浅沟槽隔离(STI)结构204和第二STI结构206。在一些实施例中，第一STI结构204和第二STI结构206可以包括氧化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料、它们的组合和/或其他合适的材料。第一STI结构204和第二STI结构206可以同时或以任意顺序依次形成。
在一个实施例中，第一STI结构204和第二STI结构206的形成包括：在第一衬底202的第一表面202a上形成保护层203；对保护层203执行图案化工艺以形成暴露部分第一衬底202的多个开口；去除被开口暴露的部分第一衬底202以形成多个沟槽；在第一衬底202的上方形成一个或多个介电层以填充沟槽，并执行平坦化工艺(例如，化学机械抛光(CMP)工艺)以去除保护层203上的多余材料而形成第一STI结构204和第二STI结构206。在一些实施例中，平坦化工艺可以在到达保护层203的顶面时停止，且保护层203用于在平坦化工艺中保护第一衬底202。对保护层203应用的图案化工艺可以包括多个工艺，例如，可以包括：在保护层203上方形成光刻胶层(未示出)，并使用光掩模将光刻胶层暴露于辐射源，随后对光刻胶层进行显影以形成图案化的光刻胶层，然后可以以图案化的光刻胶层作为蚀刻掩模来蚀刻保护层203以形成多个开口。保护层203可以包括氮化硅、碳氮化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、其他合适的材料或者它们的组合，并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、其他合适的方法或它们的组合形成。
参考图1、图3和图4，方法100包括去除部分第一STI结构204以及位于第一STI结构204正下方的部分第一衬底202以形成第一沟槽212的步骤104。如图3所示，第一沟槽212的形成包括在工件200上方形成图案化硬掩模层208。图案化硬掩模层208包括暴露部分第一STI结构204的开口210。在图3所示的实施例中，开口210沿X方向跨越的宽度小于第一STI结构204的宽度。在一些其他实施例中，代替使用图案化硬掩模层208，可以使用其他合适的掩模膜来促进第一沟槽212的形成。现在参考图4，以图案化硬掩膜层208为蚀刻掩模，执行蚀刻工艺以垂直向下延伸开口210，而形成第一沟槽212。更具体地，蚀刻工艺去除由开口210暴露的部分第一STI结构204以及位于该部分第一STI结构204正下方的部分第一衬底202，以形成第一沟槽212。在图4所示的实施例中，第一沟槽212延伸穿过第一STI结构204。此外，第一沟槽212基本延伸穿过第一衬底202，但未到达第一衬底202的第一表面202a。第一沟槽212可以是如图4所示的锥形沟槽，或者可以是具有基本垂直的侧壁的沟槽。蚀刻工艺可以是使用合适蚀刻剂的干蚀刻工艺、湿蚀刻工艺或它们的组合。在一个实施例中，在形成第一沟槽212之后，选择性地去除图案化硬掩模层208。在另一个实施例中，代替在形成第一沟槽212之后立即去除图案化硬掩模层208，可以通过后续蚀刻工艺224(图9)去除图案化硬掩模层208。
参考图1和图5(图5示出了在形成第一沟槽212之后去除图案化硬掩模层208的实施例)，方法100包括沿着第一沟槽212的侧壁和底表面形成掺杂区214的步骤106。可以执行等离子体掺杂工艺(例如，等离子体浸入离子注入)以形成掺杂区214。等离子体掺杂工艺通过第一沟槽212的侧壁和底表面将一种或多种离子物质注入部分第一衬底202。掺杂区214的掺杂极性与第一衬底202的掺杂极性相同，也即，掺杂区214的掺杂极性与第一衬底202中待形成的感光元件的掺杂极性相反，且掺杂区214的掺杂浓度高于第一衬底202的掺杂浓度。在第一衬底202是p型衬底的实施例中，待形成的感光元件(未示出)包括形成在p型衬底202中的n型区，掺杂区214是p型掺杂区(例如由硼掺杂)，使得空穴将在第一沟槽212的侧壁处积聚，从而隔离第一衬底202和第一沟槽212之间的界面处的悬空键和/或缺陷，以减少暗电流和白色像素。在第一衬底202为n型衬底且待形成的感光元件(未示出)包括形成于n型衬底202中的p型区的实施例中，掺杂区214为n型掺杂区214，等离子体注入物质可以包括例如磷，并且电子将在第一沟槽212的侧壁处积聚。
参考图1和图6，方法100包括在第一沟槽212中形成电介质衬层216以将待形成的导电层218与第一衬底202电隔离的步骤108。在一些实施例中，电介质衬层216可以包括氧化硅、氮化硅、碳氮氧化硅、碳氮化硅、氮氧化硅、其他合适的材料或它们的组合。电介质衬层216可以使用合适的方法形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、热氧化或其他合适的方法。在图6所示的实施例中，电介质衬层216是通过热氧化形成的，因此仅形成在由第一沟槽212暴露的第一衬底202的表面上。也就是说，电介质衬层216不沿着由第一沟槽212暴露的第一STI结构204的侧壁面延伸。在第一衬底202包括硅的实施例中，电介质衬层216包括氧化硅。电介质衬层216部分填充第一沟槽212。在电介质衬层216通过沉积工艺形成的实施例中，电介质衬层216可以形成在工件200之上，包括形成在第一沟槽212的侧壁和底表面之上、以及第一STI结构204、第二STI结构206和保护层203的顶面之上。
参考图1和图7，方法100包括在工件200的上方共形地形成导电层218的步骤110，其中，在工件200的上方共形地形成导电层218包括：在保护层203、第二STI结构206和第一STI结构204的顶面以及第一STI结构204和电介质衬层216的侧壁的上方，共形地形成导电层218，以部分填充第一沟槽212。为了便于本申请描述在各个区域的上方具有基本均匀厚度的层，可以使用术语“共形地”。在一些实施例中，导电层218可以包括掺杂多晶硅、氮化钛、铝、钨、其他合适的材料或它们的组合，并且可以使用诸如CVD、ALD或其他合适的工艺来沉积。在一个实施例中，导电层218包括掺杂多晶硅，且导电层218的掺杂极性与掺杂区214的掺杂极性相同。例如，当第一衬底202为p型衬底，且掺杂区214为p型区时，导电层218可为p型掺杂多晶硅。多晶硅可能会吸收入射光，导致量子效率降低。在像素和DTI结构具有小尺寸以实现所需密度的实施例中，多晶硅的沉积厚度将太小以至于入射光可能穿透多晶硅并进入相邻像素，导致光串扰。为了在保证导电层218提供的电学性能的同时提高DTI结构的光学性能，导电层218特意形成为部分填充第一沟槽212，并且待形成的填充层220(见图8)将用于将光反射回相应的像素。
参考图1和图8，方法100包括在工件200的上方形成填充层220以基本填充第一沟槽212的步骤112。在本实施例中，填充层220被配置为与导电层218具有不同的成分。填充层220的折射率小于导电层218的折射率，使得入射光可以基本或完全反射回像素区1000中后续将形成的像素，从而，可以增加量子效率，并且可以有利地减少或基本上消除相邻像素之间的光串扰。因此，可以提高信噪比，并且可以提高图像完整性。在一些实施例中，填充层220可以包括氧化硅、氮化硅、碳化硅、它们的组合或者其他合适的材料，并且可以通过任何合适的方法形成，包括CVD、ALD、其他方法或者它们的组合。在一个实施例中，导电层218包括掺杂多晶硅，且填充层220包括氧化硅。在一些实施例中，如图8所示，工件200可以包括被填充层220密封或包围的缝隙(或气隙或空隙)217。在一些实施例中，填充层220可以是多层结构。例如，填充层220的沉积可以包括在导电层218的上方共形地沉积第一填充层以及在第一填充层的上方共形地沉积第二填充层。第二填充层的成分不同于第一填充层的成分，例如，以增加待形成的复合DTI结构228的反射率。
参考图1和图9，方法100包括通过蚀刻工艺224回蚀导电层218和填充层220的步骤114。在一个实施例中，蚀刻工艺224选择性地蚀刻导电层218和填充层220位于第一表面202a的上方的部分以及导电层218和填充层220位于第一沟槽212的上部中的部分，以在基本上不蚀刻保护层203的情况下形成第二沟槽226。在通过沉积工艺形成电介质衬层216的实施例中，蚀刻工艺224也可以使电介质衬层216凹陷。蚀刻工艺224可以是使用合适蚀刻剂的干蚀刻工艺、湿蚀刻工艺或它们的组合。凹陷的导电层218、凹陷的填充层220、(凹陷的)电介质衬层216和掺杂区214可以统称为深沟槽隔离(DTI)结构228，DTI结构228形成在第一沟槽212的下部中。在一些实施例中，DTI结构228可以包括缝隙217。在图9所示的实施例中，导电层218通过电介质衬层216与第一衬底202间隔开，并且填充层220通过导电层218与电介质衬层216间隔开。换言之，填充层220是嵌入在导电层218中的，导电层218是嵌入在电介质衬层216中的，且DTI结构228的顶面包括导电层218的顶面和填充层220的顶面。第二沟槽226的深度可以通过蚀刻工艺224的持续时间来控制。在图9所示的实施例中，第二沟槽226的深度基本上等于第一STI结构204的深度，以防止或减少工件200前侧的任何电流泄漏。也就是说，第一STI结构204的底面可以与DTI结构228的顶面基本共面。在第一STI结构204和第二STI结构206与填充层220之间存在低蚀刻选择比(etch selectivity)的实施例中，第一STI结构204和第二STI结构206可以被蚀刻工艺224轻微蚀刻。
参考图1和图10，方法100包括在工件200的上方沉积介电层230以重新填充第二沟槽226的步骤116。介电层230可以被称为再填充层230。介电层230使用合适的方法(例如ALD、CVD或其他合适的方法)沉积在工件200的上方和第二沟槽226中。介电层230可以包括氧化硅、氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅、金属氮化物或合适的介电材料。在一些实施例中，介电层230的成分可以与第一STI结构204的成分相同。例如，第一STI结构204和介电层230都可以包括氧化硅。在一些实施例中，介电层230的成分可以不同于第一STI结构204的成分。例如，第一STI结构204可以包括氧化硅，并且介电层230可以包括氮化硅。
仍参考图1和图10，方法100包括执行平坦化工艺以去除保护层203上方的介电层230的多余介电材料而将介电层230留在第二沟槽226中的步骤118。平坦化工艺可以包括CMP工艺，且当CMP工艺到达保护层203的顶面时，可以停止CMP工艺。DTI结构228中的导电层218因此被介电层230覆盖，以减少电流泄漏。在第一STI结构204和第二STI结构206被蚀刻工艺224轻微回蚀的实施例中，如图10所示，介电层230也形成在凹陷的第一STI结构204和凹陷的第二STI结构206上。形成于第二沟槽226中的第一STI结构204和介电层230可统称为第一STI结构204'。
参考图11，可以选择性地去除保护层203(例如，使用包括磷酸的蚀刻剂)以暴露第一衬底202的第一表面202a。在一些实施例中，在形成DTI结构228之后，可以形成诸如光电二极管231和多个晶体管(例如，转移晶体管、复位晶体管、源极跟随器)的组件，以在每个像素区1000中形成像素(未明确示出)。在一些其他实施方式中，每个像素可以包括光电二极管231，并且两个或两个以上的像素可以共享多个晶体管中的一个或多个。像素中的每个晶体管可以包括形成在像素区1000中第一衬底202的第一表面202a上方的栅极结构(例如图11中所示的栅极结构233)。尽管未明确示出，但栅极结构233可以包括栅极介电层和位于栅极介电层上方的栅电极层。应当理解，光电二极管231仅用于说明目的，并不旨在将本公开内容限制为其中明确说明的内容。
参考图12，在形成像素区1000中的像素的光电二极管231和晶体管之后，在衬底202的第一表面202a上方形成第一互连结构232。在一些实施例中，第一互连结构232可以包括多个层间介电(ILD)层和位于每个ILD层中的多个金属线或接触通孔。每个ILD层中的金属线和接触通孔可以由金属(例如铝、钨、钌或铜)形成。因为第一互连结构232形成在工件200的前侧上方，所以第一互连结构232也可以称为前侧互连结构232。在第一衬底202是p型衬底的实施例中，可以向导电层218施加负电压以在DTI结构228的侧壁处引起空穴积聚而隔离第一衬底202和DTI结构228之间的界面处的悬空键和/或缺陷，从而减少暗电流和白色像素。可以通过第一互连结构232中的金属线和接触通孔向导电层218施加负电压。在第一衬底202是n型衬底的实施例中，可以向导电层218施加正电压以在DTI结构228的侧壁处引起电子积聚。
参照图13，在形成第一互连结构232之后，将第二衬底234接合或附接至第一互连结构232。在一些实施例中，第二衬底234可以通过熔接、使用粘合层或它们的组合而结合到工件200。在一些示例中，第二衬底234可以是载体衬底，并且可以包括半导体材料(例如硅)、蓝宝石、玻璃、聚合材料或其他合适的材料。在一些实施例中，第二衬底234可以包括专用集成电路(ASIC)。
参照图1和图13，方法100包括将工件200翻转过来的步骤120，如图13所示，从而使得第一衬底202在顶部并且设置在第一互连结构232上方。然后，将工件200从第二表面202b减薄、平坦化、凹陷或研磨，直到暴露DTI结构228中的填充层220。DTI结构228和第一STI结构204'的组合(包括第一STI结构204和填充层230)完全延伸穿过第一衬底202，可以统称为DTI结构240。因此，形成在像素区1000中的像素通过DTI结构240与相邻像素区1000中的像素电隔离和光学隔离。
参考图1和图14，方法100包括执行进一步的工艺的步骤122。这种进一步的工艺可以包括在第二表面202b上方形成覆盖工件200的光电二极管的滤色器244，并在滤色器244上方形成微透镜248。可以进一步执行其他合适的工艺以完成半导体器件200的制造，在一个实施例中，半导体器件200是背照式图像传感器。
在以上参考图1至图14描述的实施例中，DTI结构228从第一衬底202的前侧(例如，第一表面202a)形成。在参考图15至图22描述的实施例中，从第一衬底202的背侧(例如，第二表面202b)形成DIT结构。除非另有说明，相同的附图标记表示相同的特征，并且为简单起见省略重复的描述。
现在参考图15和图16，方法300包括接收工件400的步骤302。工件400包括具有像素区1000和隔离区2000的第一衬底202。如上文参考图2所述，每个隔离区2000设置在两个相邻的像素区1000之间。工件400还包括多个像素。每个像素形成在对应的像素区1000中，并且可以包括与上文参考图11描述的光电二极管231类似的光电二极管405以及具有栅极结构233的一个或多个晶体管。需要注意的是，图16中所示的光电二极管405仅用于说明目的，并不旨在将本公开内容限制为其中明确说明的内容。工件400还包括多个第一STI结构204，并且每个第一STI结构204形成在对应的隔离区2000中。第一STI结构204包括底表面204b。工件400还包括多个第二STI结构206，并且每个第二STI结构206形成在对应的像素区1000中，以隔离像素中的相邻组件(例如，晶体管)。像素区1000中的第二STI结构206的数量仅是一个示例，并不用于限制。例如，在一些实施例中，工件400中的一些像素可能不包括第二STI结构206。工件400还包括形成在第一衬底202的第一表面202a上方的第一互连结构232。
参照图15和图17，方法300包括将工件400翻转过来并减薄至预定厚度以形成令人满意的背侧沟槽隔离结构的步骤304。在图17中所示的实施例中，在形成第一互连结构232之后，将第二衬底234接合或附接到第一互连结构232，然后将工件400翻转过来，并将工件200从第二表面202b平坦化、凹陷或研磨。然后，如图17所示，在第一衬底202的第二表面202b上方形成图案膜410，并图案化图案膜410以形成暴露部分第一衬底202的多个开口。图案膜410可以是类似于硬掩膜层208的硬掩膜层，也可以是光刻胶层。
参照图15和图17，方法300包括执行蚀刻工艺蚀刻第一衬底202的背侧以形成暴露第一STI结构204的沟槽41的步骤306。以图案化的图案膜410作为蚀刻掩模来执行蚀刻工艺以形成从第一衬底202的底表面202b向第一STI结构204延伸的多个沟槽415。即，沟槽415暴露部分第一STI结构204。在图17中所示的实施例中，沟槽415暴露第一STI结构204的部分底面204b。在一些其他实施例中，沟槽415还可以暴露第一STI结构204的侧壁表面。蚀刻工艺可以是使用合适蚀刻剂的干蚀刻工艺、湿蚀刻工艺或它们的组合。需要说明的是，因为像素的光电二极管405和晶体管已经形成在像素区1000中，所以为了确保像素的组件(诸如光电二极管405和晶体管等)的可靠性，没有执行高温工艺(例如退火)来激活掺杂剂以对沟槽415进行离子掺杂。
参考图15和图18，方法300包括在沟槽415的侧壁和底表面上以及工件400上方形成第一电介质衬层420的步骤308。在一个实施例中，第一电介质衬层420被共形地沉积，以使其在工件400的顶表面上方具有大致均匀的厚度并且部分填充沟槽415。因为像素的组件(诸如光电二极管405和晶体管等)已经形成在像素区1000中，所以第一电介质衬层420在低温下形成，以使得第一电介质衬层420的形成不会显著损坏像素区1000中的组件。例如，第一电介质衬层420在400℃以下形成。在一些实施例中，第一电介质衬层420可以通过等离子体氧化工艺、CVD工艺或其他合适的工艺形成。第一电介质衬层420可以由氧化硅、氮化硅、氮氧化硅、碳氮化硅、氮氧化硅、TEOS、掺杂氧化硅(例如，BPSG、FSG、PSG、BSG等)或其他合适的材料形成。在一个实施例中，第一电介质衬层420由低k介电层形成。
仍参考图15和图18，方法300包括在第一电介质衬层420的上方和沟槽415之中共形地形成第二电介质衬层425的步骤310。可以通过执行沉积工艺(诸如CVD工艺、ALD工艺或其他合适的沉积工艺)来形成第二电介质衬层425。第二电介质衬层425可以包括高k(介电常数大于氧化硅的介电常数，约为3.9)介电材料，例如氧化铪、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、氧化锆、氧化锆(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、铪镧氧化物(HfLaO)、镧硅氧化物(LaSiO)、铝硅氧化物(AlSiO)、铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、它们的组合或其他合适的材料。形成高k第二电介质衬层425可以增强在沟槽415的侧壁处的载流子积聚，从而减少暗电流和白色像素。值得注意的是，第二电介质衬层425是可选的，并且在一些实施例中，可以省略用于形成第二电介质衬层425的相关操作(即，图15的步骤310中的操作)。
参考图15和图19，方法300包括在第二电介质衬层425的上方和沟槽415之中共形地形成导电层430的步骤312。第一电介质衬层420和第二电介质衬层425将导电层430与第一衬底202间隔开。第一电介质衬层420和第二电介质衬层425也将导电层430与第一STI结构204间隔开。与参考图7描述的实施例不同，在形成像素的光电二极管405和晶体管之后，形成不包括掺杂多晶硅的导电层430，因而无需执行高温工艺(例如退火工艺)来激活掺杂多晶硅中的掺杂剂。在一些实施例中，导电层430可以包括氮化钛(TiN)、氮化钽(TaN)、铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、铜(Cu)或其他合适的金属材料或它们的组合。在各种实施例中，导电层430可以通过ALD、PVD、CVD或其他合适的工艺形成。在一些实施例中，可以向导电层430施加偏置电压以引起载流子积聚，从而减少暗电流。
参考图15、图20和图21，方法300包括在工件400上方沉积填充层435以基本填充沟槽415的步骤314。在一些实施例中，导电层430可以吸收一部分入射光和/或仅将一部分入射光反射到相应的像素。填充层435的折射率可以小于导电层430的折射率，使得填充层435可以将大部分入射光反射到相应的像素。因而，可以增加量子效率，并且可以有利地减少或基本上消除相邻像素之间的光串扰。填充层435可以包括氧化硅、氮化硅、碳化硅、它们的组合或者其他合适的材料，并且可以通过任何合适的方法(包括CVD、ALD、其他方法或者它们的组合)形成。第一电介质衬层420、第二电介质衬层425、导电层430和填充层435可统称为隔离结构440。在一些实施例中，工件400可包括被填充层435密封或包围的缝隙(或气隙或气隙)437，例如图20中右侧的隔离结构440中所示。
参考图21，在形成隔离结构440之后，可以执行平坦化工艺以去除多余的材料，并完成隔离结构440的最终结构。例如，平坦化工艺可以去除图案化的图案膜410和位于图案化的图案膜410上方的材料。隔离结构440和第一STI结构204的组合完全延伸穿过第一衬底202。因此，形成在相邻像素区1000中的相邻像素可以通过隔离结构440和第一STI结构204的组合而彼此电隔离和光学隔离。
参考图15和图22，方法300包括执行进一步的工艺的框步骤316。该进一步的工艺可包括在第二表面202b上方形成覆盖工件400的光电二极管的滤色器445。该进一步的工艺可包括在滤色器445上方形成微透镜450。可进一步执行其他合适的工艺以完成半导体器件400的制造。
尽管不旨在进行限制，但本申请的一个或多个实施例为图像传感器和成像系统提供了许多益处。例如，通过形成混合DTI结构，像素可以与其相邻像素电隔离和光学隔离。可以有利地减少甚至基本上消除光串扰，并且可以有利地增加量子效率。此外，所公开的方法可以容易地集成到现有的半导体制造工艺中。
本申请提供了许多不同的实施例。本申请公开了半导体结构及其制造方法。在一个示例性方面，本申请涉及一种用于形成图像传感器的方法。该方法包括接收包括第一隔离结构的工件，第一隔离结构形成于衬底的前侧(front side)中；形成延伸穿过第一隔离结构和部分衬底的沟槽；形成电介质衬层以衬在沟槽中；在形成电介质衬层后，在工件的上方共形地沉积导电层；以及，在导电层的上方沉积介电填充层以填充沟槽。
在一些实施例中，导电层的折射率大于介电填充层的折射率。在一些实施例中，导电层包括掺杂多晶硅、氮化钛、铝或钨。在一些实施例中，介电填充层包括氧化硅、氮化硅或碳化硅。在一些实施例中，该方法还可以包括：在衬底的前侧的上方形成互连结构，互连结构包括层间介电层和位于层间介电层中的导电部件，其中导电部件电耦接到导电层；以及，经由导电部件向导电层施加偏置电压。在一些实施例中，沉积介电填充层包括：在导电层的上方共形地沉积第一介电填充层；以及，在第一介电填充层的上方共形地沉积第二介电填充层，其中，第二介电填充层的成分不同于第一介电填充层的成分。在一些实施例中，该方法还可以包括：回蚀导电层和介电填充层，以在沟槽中形成凹槽；在工件上沉积介电层以填充凹槽；以及，对工件执行平坦化工艺。在一些实施例中，工件还包括形成在衬底的前侧之上的保护层，其中保护层的顶面与第一隔离结构的顶面共面；以及，其中，执行平坦化工艺包括：去除保护层上的多余材料。在一些实施例中，该方法还可以包括：在沉积介质填充层后，翻转工件；以及，对衬底的背侧(back side)执行平坦化工艺以暴露介电填充层，衬底的背侧与衬底的前侧相对。在一些实施例中，该方法还可以包括：在对衬底的背侧执行平坦化工艺之前，在衬底中形成第一感光元件和第二感光元件，其中，第一感光元件与第二感光元件通过电介质衬层、导电层及介电填充层隔离。在一些实施例中，形成电介质衬层包括：对工件进行热氧化；其中，在沉积导电层之后，导电层的第一部分与电介质衬层直接接触，且导电层的第二部分与第一隔离结构直接接触。在一些实施例中，形成电介质衬层包括:对工件执行沉积工艺；其中，导电层与第一隔离结构之间通过电介质衬层间隔开。在一些实施例中，形成沟槽包括：在工件的上方形成图案化硬掩模层，图案化硬掩模层包括暴露部分第一隔离结构的开口；以及，以图案化硬掩模层作为蚀刻掩模执行蚀刻工艺，以去除部分第一隔离结构和部分衬底，其中，部分衬底位于部分第一隔离结构的正下方。
在另一个示例性方面，本公开涉及一种用于形成图像传感器的方法。该方法包括接收包括第一隔离结构的工件，第一隔离结构形成于衬底的前侧中；形成延伸穿过第一隔离结构与部分衬底的沟槽；沿着沟槽的侧壁和底表面形成掺杂区，掺杂区包括与衬底具有相同掺杂极性的掺杂剂；在形成掺杂区之后，形成电介质衬层以衬在沟槽中；在形成电介质衬层后，在工件的上方共形地沉积导电层；以及，在导电层的上方沉积介电填充层以填充沟槽。
在又一个示例性方面，本公开涉及一种半导体器件。半导体器件包括：具有前侧表面(front-side surface)和背侧表面(back-side surface)的衬底；设置于衬底内的第一感光元件与第二感光元件；以及，隔离结构，隔离结构延伸穿过衬底，并设置于第一感光元件和第二感光元件之间；其中，隔离结构包括上部和位于上部正下方的下部，其中，上部比下部更靠近前侧表面，且其中，下部包括：从上部延伸至背侧表面的第一介电层；围绕第一介电层的侧壁表面的导电层；以及，围绕导电层的侧壁表面的第二介电层，其中，第一介电层与第二介电层通过导电层间隔开。
在一些实施例中，导电层被偏置到预定电压。在一些实施例中，导电层的折射率大于第一介电层的折射率。在一些实施例中，该半导体器件还可以包括：设置于第一感光元件下方的第一滤色器；以及，设置于第二感光元件下方的第二滤色器。在一些实施例中，导电层包括掺杂多晶硅，并且第一介电层包括氧化硅。在一些实施例中，下部还包括：围绕第二介电层的侧壁表面的掺杂区；其中，掺杂区包括具有第一掺杂极性的掺杂剂，并且第一感光元件和第二感光元件包括具有与第一掺杂极性相反的第二极性的另一掺杂区。
前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本申请作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成图像传感器的方法，其特征在于，包括：
接收包括第一隔离结构的工件，所述第一隔离结构形成于衬底的前侧中；
形成延伸穿过所述第一隔离结构和部分所述衬底的沟槽；
形成电介质衬层以衬在所述沟槽中；
在形成所述电介质衬层后，在所述工件的上方共形地沉积导电层；以及，
在所述导电层的上方沉积介电填充层以填充所述沟槽。
2.根据权利要求1所述的方法，其特征在于，所述导电层的折射率大于所述介电填充层的折射率。
3.根据权利要求1所述的方法，其特征在于，所述导电层包括掺杂多晶硅、氮化钛、铝或钨。
4.根据权利要求1所述的方法，其特征在于，所述介电填充层包括氧化硅、氮化硅或碳化硅。
5.根据权利要求1所述的方法，其特征在于，还包括：
在所述衬底的前侧的上方形成互连结构，所述互连结构包括层间介电层和位于所述层间介电层中的导电部件，其中所述导电部件电耦接到所述导电层；以及，
经由所述导电部件向所述导电层施加偏置电压。
6.根据权利要求1所述的方法，其特征在于，所述沉积所述介电填充层包括：
在所述导电层的上方共形地沉积第一介电填充层；以及，
在所述第一介电填充层的上方共形地沉积第二介电填充层，其中，所述第二介电填充层的成分不同于所述第一介电填充层的成分。
7.根据权利要求1所述的方法，其特征在于，还包括：
回蚀所述导电层和所述介电填充层，以在所述沟槽中形成凹槽；
在所述工件的上方沉积介电层以填充所述凹槽；以及，
对所述工件执行平坦化工艺。
8.根据权利要求7所述的方法，其特征在于，所述工件还包括形成在所述衬底的所述前侧之上的保护层，其中所述保护层的顶面与所述第一隔离结构的顶面共面；以及，其中，所述执行所述平坦化工艺包括：去除所述保护层上的多余材料。
9.根据权利要求1所述的方法，其特征在于，还包括：
在沉积所述介质填充层后，翻转所述工件；以及，
对所述衬底的背侧执行平坦化工艺以暴露所述介电填充层，所述衬底的所述背侧与所述衬底的所述前侧相对。
10.根据权利要求9所述的方法，其特征在于，还包括：
在对所述衬底的所述背侧执行平坦化工艺之前，在所述衬底中形成第一感光元件和第二感光元件，其中，所述第一感光元件与所述第二感光元件通过所述电介质衬层、所述导电层及所述介电填充层隔离。
11.根据权利要求1所述的方法，其特征在于，所述形成所述电介质衬层包括：
对所述工件进行热氧化；
其中，在沉积所述导电层之后，所述导电层的第一部分与所述电介质衬层直接接触，且所述导电层的第二部分与所述第一隔离结构直接接触。
12.根据权利要求1所述的方法，其特征在于，所述形成所述电介质衬层包括:
对所述工件执行沉积工艺；
其中，所述导电层与所述第一隔离结构之间通过所述电介质衬层间隔开。
13.根据权利要求1所述的方法，其特征在于，所述形成所述沟槽包括：
在所述工件的上方形成图案化硬掩模层，所述图案化硬掩模层包括暴露部分所述第一隔离结构的开口；以及，
以所述图案化硬掩模层作为蚀刻掩模执行蚀刻工艺，以去除所述部分第一隔离结构和所述部分衬底，其中，所述部分衬底位于所述部分第一隔离结构的正下方。
14.一种形成图像传感器的方法，包括：
接收包括第一隔离结构的工件，所述第一隔离结构形成于衬底的前侧中；
形成延伸穿过所述第一隔离结构与部分所述衬底的沟槽；
沿着所述沟槽的侧壁和底表面形成掺杂区，所述掺杂区包括与所述衬底具有相同掺杂极性的掺杂剂；
在形成所述掺杂区之后，形成电介质衬层以衬在所述沟槽中；
在形成所述电介质衬层后，在所述工件的上方共形地沉积导电层；以及，
在所述导电层的上方沉积介电填充层以填充所述沟槽。
15.一种半导体器件，其特征在于，包括：
具有前侧表面和背侧表面的衬底；
设置于所述衬底内的第一感光元件与第二感光元件；以及，
隔离结构，所述隔离结构延伸穿过所述衬底，并设置于所述第一感光元件和所述第二感光元件之间；
其中，所述隔离结构包括上部和位于所述上部正下方的下部，其中，所述上部比所述下部更靠近所述前侧表面，且其中，所述下部包括：
从所述上部延伸至所述背侧表面的第一介电层；
围绕所述第一介电层的侧壁表面的导电层；以及，
围绕所述导电层的侧壁表面的第二介电层，其中，所述第一介电层与所述第二介电层通过所述导电层间隔开。
16.根据权利要求15所述的半导体器件，其特征在于，所述导电层被偏置到预定电压。
17.根据权利要求15所述的半导体器件，其特征在于，所述导电层的折射率大于所述第一介电层的折射率。
18.根据权利要求15所述的半导体器件，其特征在于，还包括：
设置于所述第一感光元件下方的第一滤色器；以及，
设置于所述第二感光元件下方的第二滤色器。
19.根据权利要求15所述的半导体器件，其特征在于，所述导电层包括掺杂多晶硅，并且所述第一介电层包括氧化硅。
20.根据权利要求15所述的半导体器件，其特征在于，所述下部还包括：
围绕所述第二介电层的侧壁表面的掺杂区；
其中，所述掺杂区包括具有第一掺杂极性的掺杂剂，并且所述第一感光元件和第二感光元件包括具有与所述第一掺杂极性相反的第二极性的另一掺杂区。
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