KR101412883B1 - 이미지 디바이스 및 그 형성방법 - Google Patents
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Abstract
이미지 센서 디바이스를 형성하는 방법은 픽셀 영역과 주변 영역을 갖는 기판을 포함한다. 주변 영역에서 복수의 제1 트렌치들이 에칭된다. 제1 트렌치들 각각은 깊이(D1)를 갖는다. 마스크층이 기판 위에서 형성된다. 픽셀 영역에서 마스크층은 복수의 개구들을 갖는다. 스페이서가 각각의 개구의 내면에서 형성된다. 픽셀 영역에서 스페이서를 갖는 각각의 개구를 통해 복수의 제2 트렌치들이 에칭된다. 제2 트렌치들 각각은 깊이(D2)를 갖는다. 깊이(D1)는 깊이(D2)보다 크다.
Description
본 발명개시는 이미지 센서 디바이스에 관한 것이며, 보다 구체적으로는 이미지 센서 디바이스를 형성하는 방법에 관한 것이다.
이미지 센서 디바이스는 디지털 정지 또는 비디오 카메라와 같은 디지털 이미징 시스템에서의 빌딩 블록들 중 하나이다. 이미지 센서 디바이스는 광을 검출하고 검출된 광의 세기(밝기)를 기록하기 위한 픽셀 어레이(또는 그리드)를 포함한다. 픽셀 어레이는 전하를 축적시킴으로써 광에 응답을 하는데, 예컨대 광이 많을수록, 전하는 높아진다. 그 후 축적된 전하는 디지털 카메라와 같은 적절한 응용에서의 이용을 위한 색상과 밝기를 제공하기 위해 (예컨대 다른 회로에 의해) 이용될 수 있다. 한가지 유형의 이미지 센서 디바이스는 후측면 조명(backside illuminated; BSI) 이미지 센서 디바이스이다. BSI 이미지 센서 디바이스들은 (BSI 이미지 센서 디바이스의 이미지 센서 회로를 지지하는) 기판의 후측 표면쪽으로 투사된 광의 양을 감지하기 위해 이용된다. 픽셀 그리드는 기판의 전측면에 위치하며, 기판의 후측면쪽으로 투사된 광이 픽셀 그리드에 도달할 수 있도록 기판은 충분히 얇다.
집적 회로(integrated circuit; IC) 기술들은 끊임없이 개선되고 있는 중이다. 이러한 개선들은 보다 낮은 제조 비용, 보다 높은 디바이스 집적 밀도, 보다 높은 속도, 및 보다 나은 성능을 달성하기 위해 디바이스 기하학적 구조를 스케일링 다운하는 것을 빈번히 수반한다. 기하학적 크기를 감소시키는 것으로부터 실현된 장점들과 더불어, IC 디바이스들에 대해 직접적으로 개선들이 취해지고 있는 중이다. 이러한 한가지 IC 디바이스는 이미지 센서 디바이스이다.
디바이스 스케일링으로 인해, BSI 이미지 센서 디바이스의 이미지 퀄리티를 한층 더 개선시키기 위한 BSI 기술에 대한 개선들이 계속해서 취해지고 있는 중이다. 기존의 BSI 이미지 센서 디바이스들 및 BSI 이미지 센서 디바이스들을 제조하는 방법은 대체적으로 각자의 의도된 목적들에 적당해왔지만, 디바이스 스케일링 다운이 계속됨에 따라, 이러한 것들은 모든 측면에서 완전히 만족스럽지는 않았다.
본 발명개시의 하나의 양태는 이미지 센서 디바이스를 형성하는 방법을 설명한다. 기판은 픽셀 영역과 주변 영역을 포함한다. 주변 영역에서 복수의 제1 트렌치들이 에칭된다. 제1 트렌치들 각각은 깊이(D1)를 갖는다. 마스크층이 기판 위에서 형성된다. 픽셀 영역에서 마스크층은 복수의 개구들을 갖는다. 스페이서가 각각의 개구의 내면에서 형성된다. 픽셀 영역에서 스페이서를 갖는 각각의 개구를 통해 복수의 제2 트렌치들이 에칭된다. 제2 트렌치들 각각은 깊이(D2)를 갖는다. 깊이(D1)는 깊이(D2)보다 크다.
본 발명개시의 추가적인 양태는 이미지 센서 디바이스를 형성하는 방법을 설명한다. 기판은 전면부와 후면부, 및 픽셀 영역과 주변 영역을 포함한다. 주변 영역에서 복수의 제1 트렌치들이 전면부로부터 에칭된다. 제1 트렌치들 각각은 기판 내로 깊이(D1)를 갖는다. 마스크층이 기판의 전면부 위에서 형성된다. 픽셀 영역에서 마스크층은 복수의 개구들을 갖는다. 각각의 개구는 마스크층에서 좁아진다. 픽셀 영역에서 복수의 제2 트렌치들은 각각의 좁아진 개구를 통해 에칭된다. 제2 트렌치들 각각은 기판 내로 깊이(D2)를 갖는다. 깊이(D1)는 깊이(D2)보다 크다. 적어도 하나의 광검출기가 픽셀 영역의 기판에서 형성된다. 적어도 하나의 광검출기가 복수의 제2 트렌치들에 의해 둘러싸여진다. 기판의 후면부 위에서 칼라 필터와 렌즈가 형성된다. 칼라 필터와 렌즈는 적어도 하나의 광검출기와 정렬된다.
본 발명개시는 또한 이미지 센서 디바이스의 양태를 설명한다. 이미지 센서 디바이스는 픽셀 영역과 주변 영역을 갖는 기판을 포함한다. 주변 영역에서 복수의 제1 격리 피처들이 존재한다. 제1 격리 피처들 각각은 깊이(D1)를 갖는다. 픽셀 영역에서 복수의 제2 격리 피처들이 존재한다. 제2 격리 피처들 각각은 깊이(D2)를 갖는다. 깊이(D1)는 깊이(D2)보다 크다. 픽셀 영역에서 제2 격리 피처들에 의해 둘러싸여진 적어도 하나의 광검출기가 존재한다.
보다 작은 에칭 손상들로 인해, 이미지 센서 디바이스의 암전류를 감소시키거나 또는 백색 픽셀 결함들을 감소시킨다.
본 발명개시의 양태들은 첨부 도면들과 아래의 상세한 설명으로부터 이해될 수 있다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스에서의 픽셀 영역의 확대된 평면도이다.
도 1b는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스의 주변 영역과 도 1a에서 A-A' 라인에 따른 픽셀 영역의 단면도이다.
도 2는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스를 형성하는 방법의 흐름도이다.
도 3 내지 도 8은 도 2의 방법의 다양한 실시예들에 따른 다양한 제조 단계들에서의 이미지 센서 디바이스의 단면도들이다.
도 1a는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스에서의 픽셀 영역의 확대된 평면도이다.
도 1b는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스의 주변 영역과 도 1a에서 A-A' 라인에 따른 픽셀 영역의 단면도이다.
도 2는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스를 형성하는 방법의 흐름도이다.
도 3 내지 도 8은 도 2의 방법의 다양한 실시예들에 따른 다양한 제조 단계들에서의 이미지 센서 디바이스의 단면도들이다.
아래의 발명개시는 본 발명개시의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화시키기 위해 컴포넌트들의 특정한 예시들인 장치들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 뿐만 아니라, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 또한, "위", "앞", "바닥", 및 "뒤"와 같은 상대적인 용어들에 대한 언급들은 엘리먼트들 사이의 상대적인 관계를 제공하기 위해 이용된 것일 뿐이며 어떠한 절대적인 방향을 나타내는 것을 의도한 것은 아니다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
칩 영역들 사이에 선들을 그음으로써 기판상에서 복수의 반도체 칩 영역들은 분할된다. 이미지 센서 디바이스들을 형성하기 위해 기판은 다양한 세정, 레이어링, 패턴화, 에칭 및 도핑 단계들을 거칠 것이다. 여기서 용어 "기판"은 일반적으로 다양한 층들과 디바이스 구조물들이 형성될 수 있는 벌크 기판을 가리킨다. 몇몇의 실시예들에서, 기판은 GaAs, InP, Si/Ge, 또는 SiC와 같은 실리콘 또는 화합물 반도체를 포함한다. 이러한 층들의 예시들은 유전체층들, 도핑층들, 폴리실리콘층들 또는 도전층들을 포함한다. 디바이스 구조물들의 예시들에는 트랜지스터, 저항기, 및/또는 캐패시터가 포함되며, 이들은 상호연결층들을 통해 추가적인 집적 회로들에 상호연결될 수 있다.
본 발명개시의 일 실시예에 따르면 이미지 센서 디바이스(100)는 픽셀 영역과 주변 영역을 갖는다. 도시된 실시예에서, 이미지 센서 디바이스(100)는 후측면 조명(BSI) 이미지 센서 디바이스이다. 이미지 센서 디바이스(100)는 설계 요건들에 따라 다양한 도핑 구성들을 갖는 기판(예컨대, p형 기판 또는 n형 기판)을 포함한다. 몇몇의 실시예들에서, p형이란 반도체 물질에서 정공들을 다수 전하 캐리어들로서 취하는 것을 말하며, n형이란 반도체 물질에서 전자들을 다수 전하 캐리어들로서 취하는 것을 말한다.
도 1a는 (도 1b에서 도시된) 기판(104)상의 이미지 센서 디바이스(100)에서의 픽셀 영역(101)의 확대된 평면도이다. 이미지 센서 디바이스(100)는 도 1a에서 도시된 픽셀들(101)의 어레이를 포함한다. 각각의 픽셀 영역(101)은 행과 열로 배열된다. 픽셀 영역(101)이란 전자기 방사선을 전기적 신호로 변환시키기 위한 다양한 회로들과 적어도 하나의 광검출기(106)를 포함한 단위 셀을 말한다. 도시된 실시예에서, 광검출기(106)는 광(방사선)의 세기 또는 밝기를 기록하기 위한 광다이오드를 포함한다. 픽셀 영역(101)은 전송 트랜지스터(110), 리셋 트랜지스터(112), 소스 팔로워 트랜지스터(114), 선택 트랜지스터(116) 또는 다른 적절한 트랜지스터, 또는 이들의 조합을 포함한 다양한 트랜지스터들을 포함할 수 있다. 픽셀 영역(101)은 또한 기판에서 다양한 도핑 영역들, 예컨대 도핑 영역(118A, 118B, 120)을 포함할 수 있다. 도핑 영역들(118A, 118B, 120)은 이전에 언급한 트랜지스터들의 소스/드레인 영역들로서 구성된다. 도핑 영역(120)은 또한 플로우팅 확산 영역(120)이라고 칭해지며, 이것은 전송 트랜지스터(110)와 리셋 트랜지스터(112) 사이에 위치한다. 도전성 피처(132)는 소스 팔로워 트랜지스터(114)의 게이트 스택의 일부분과 오버랩되며 플로우팅 확산 영역(120)에 연결된다. 이미지 센서 디바이스(100)는 또한 기판의 다양한 영역들을 격리시키기 위해 기판에서 형성된 다양한 격리 피처들을 포함한다. 도시된 실시예에서, 격리 피처(108)는 광검출기(106), 전송 트랜지스터(110), 리셋 트랜지스터(112), 소스 팔로워 트랜지스터(114) 및 선택 트랜지스터(116)를 격리시키기 위해 픽셀 영역(101)에서 형성된다. 픽셀 영역(101)을 위한 동작 환경을 제공하고 픽셀 영역(101)과의 외부 통신을 지원하기 위해 주변 영역에서의 추가적인 회로, 입력부, 및/또는 출력부가 픽셀 어레이에 결합될 수 있다. 예를 들면, 픽셀 어레이는 주변 영역에 있는 판독 회로 및/또는 제어 회로와 결합될 수 있다. 단순화를 위해, 본 발명개시에서는 단일 픽셀 영역(101)을 포함한 이미지 센서 디바이스들을 설명하지만, 일반적으로 이러한 픽셀들의 어레이는 도 1a에서 도시된 이미지 센서 디바이스(100)를 형성할 수 있다.
도 1b는 이미지 센서 디바이스(100)의 주변 영역(102)과 도 1a에서의 A-A' 라인에 따른 픽셀 영역(101)의 단면도이다. 이미지 센서 디바이스(100)는 전면부(104A)와 후면부(104B)를 갖는 기판(104)을 포함한다. 도시된 실시예에서, 기판(104)은 실리콘을 포함한 반도체 기판이다. 대안적으로 또는 추가적으로, 기판(104)은 게르마늄 및/또는 다이아몬드; 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합과 같은 또다른 원소 반도체를 포함한다. 기판(104)은 반도체 온 절연체(semiconductor on insulator; SOI)일 수 있다. 도시된 실시예에서, 기판(104)은 p형 기판이다. 기판(104)에 도핑되는 p형 도펀트들은 붕소, 갈륨, 인듐, 다른 적절한 p형 도펀트들, 또는 이들의 조합을 포함한다. 기판(104)은 대안적으로 n형 도핑된 기판일 수 있다. 기판(104)에 도핑될 수 있는 n형 도펀트들은 인, 비소, 다른 적절한 n형 도펀트들, 또는 이들의 조합을 포함한다. 도핑은 다양한 단계들 및 기술들에서 이온 주입 또는 확산과 같은 공정을 이용하여 이행될 수 있다.
픽셀 영역(101)은 광감지 영역(106A)과 핀(pinned) 층(106B)을 포함하는, 광다이오드와 같은, 적어도 하나의 광검출기(106)를 포함한다. 광감지 영역(106A)은 기판(104)에서 형성된, 특히 기판(104)의 전면부(104A)를 따라 형성된 n형 및/또는 p형 도펀트들을 갖는 도핑 영역이다. 도시된 실시예에서, 광감지 영역(106A)은 n형 도핑 영역이다. 핀 층(106B)은 기판(104)의 전면부(104A)에서 광감지 영역(106A)과 오버랩하면서 배치된 도핑층이다. 도시된 실시예에서, 핀 층(106B)은 p형 주입층이다.
픽셀 영역(101)은 전송 트랜지스터(110), 리셋 트랜지스터(112), 소스 팔로워 트랜지스터(114)(도 1a에서 도시됨) 및 선택 트랜지스터(116)(도 1a에서 도시됨)와 같은 다양한 트랜지스터들을 더 포함한다. 각각의 트랜지스터는 기판(104)의 전면부(104A) 위에 배치된 대응하는 게이트 스택을 갖는다. 전송 트랜지스터(110)의 게이트 스택은 광감지 영역(106A)의 일부분 위에 놓여있다. 픽셀 영역(101)은 또한 기판(104)에서 다양한 도핑 영역들을 포함한다. 도핑 영역들은 소스/드레인 영역들로서 이전에 언급한 트랜지스터들의 게이트 스택들에 대응한다. 예를 들어, 도핑 영역들(120, 118A)은 리셋 트랜지스터(112)의 소스/드레인 영역들이다. 도핑 영역(120)은 플로우팅 확산 영역(120)이라고도 칭해진다. 플로우팅 확산 영역(120)은 전송 트랜지스터(110)와 리셋 트랜지스터(112) 사이에 위치한다. 플로우팅 확산 영역(120)은 광검출기(106)로부터의 축적된 전하들을 (도 1a에서 도시된) 소스 팔로워 트랜지스터(114)를 위한 전압 신호들로 변환시킬 수 있다. 도시된 실시예에서, 플로우팅 확산 영역(120)은 n형 도핑 영역이다. 각각의 트랜지스터의 게이트 스택은 게이트 유전체층과 게이트 전극층을 포함한다. 게이트 유전체층은 실리콘 산화물, 하이k 유전체 물질과 같은 유전체 물질, 다른 유전체 물질, 또는 이들의 조합을 포함한다. 하이k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금 또는 이들의 조합을 포함한다. 게이트 전극층은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN 또는 이들의 조합을 포함한 금속 및/또는 폴리실리콘을 포함한다.
주변 영역(102)은 픽셀 영역(101)을 위한 동작 환경을 제공하기 위해 픽셀 영역(101)에 결합된 판독 회로 및/또는 제어 회로를 포함할 수 있다. 도시된 실시예에서는, PMOS 트랜지스터(122)와 NMOS 트랜지스터(124)가 도시된다. PMOS 트랜지스터(122)는 n형 웰(122C)에서 형성된 게이트 스택(122A) 및 소스/드레인 영역들(122B)을 포함한다. NMOS 트랜지스터(124)는 p형 웰(124C)에서 형성된 게이트 스택(124A) 및 소스/드레인 영역들(124B)을 포함한다.
이미지 센서 디바이스(100)는 주변 영역(102)의 기판(104)에서 형성된 복수의 제1 격리 피처들(126)과 픽셀 영역(101)의 기판(104)에서 형성된 복수의 제2 격리 피처들(108)을 더 포함한다. 제1 격리 피처들(126)과 제2 격리 피처들(108)은 기판(104)의 다양한 영역들을 격리시킨다. 도시된 실시예에서, 제1 격리 피처들(126)과 제2 격리 피처들(108)은 PMOS 트랜지스터(122)와 NMOS 트랜지스터(124), 광검출기(106), 전송 트랜지스터(110), 리셋 트랜지스터(112), 소스 팔로워 트랜지스터(114)(도 1a에서 도시됨) 및 선택 트랜지스터(116)(도 1a에서 도시됨)를 격리시킨다. 제1 격리 피처들(126)과 제2 격리 피처들(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이와 다른 절연 물질, 또는 이들의 조합을 포함한다. 제1 격리 피처들(126) 각각은 전면부(104A)로부터 기판(104)내로 연장하는 깊이(D1)를 갖는다. 깊이(D1)는 약 2000Å 내지 약 3500Å의 범위에 있다. 제2 격리 피처들(108) 각각은 전면부(104A)로부터 기판(104)내로 연장하는 깊이(D2)를 갖는다. 깊이(D2)는 약 1000Å 내지 약 1500Å의 범위에 있다. 깊이(D1)는 깊이(D2)보다 크다.
이미지 센서 디바이스(100)는 광검출기(106) 위를 비롯하여, 기판(104)의 전면부(104A) 위에 배치된 다중층 상호연결부(multilayer interconnect; MLI)(128)를 더 포함한다. 이미지 센서 디바이스(100)의 다양한 컴포넌트들이 조명된 광(이미징 방사선)에 적절하게 응답하도록 동작하기 위해, MLI(128)는 광검출기(106)와 같은, 이미지 센서 디바이스(100)의 다양한 컴포넌트들에 결합된다. MLI(128)는 콘택트들 및/또는 비아들(130)과 같은 수직 상호연결부들(130), 및 라인들(132)과 같은 수평 상호연결부들(132)일 수 있는 다양한 도전성 피처들을 포함한다. 다양한 도전성 피처들(130, 132)은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합과 같은 도전성 물질들을 포함한다.
MLI(128)의 다양한 도전성 피처들(130, 132)은 층간 유전체(interlayer dielectric; ILD) 층(134) 내에 임베딩된다. ILD 층(134)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS(tetraethylorthosilicate) 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, BLACK DIAMOND®(캘리포니아 산타 클라라에 위치한 Applied Materials사), 비정질 불화 탄소, 로우k 유전체 물질, 폴리이미드, 또는 이들의 조합들을 포함할 수 있다. ILD 층(134)은 다중층 구조물을 가질 수 있다.
캐리어 웨이퍼(136)는 기판(104)의 전면부(104A) 위에 배치된다. 도시된 실시예에서, 캐리어 웨이퍼(136)는 MLI(128)에 접합된다. 캐리어 웨이퍼(136)는 실리콘 또는 유리를 포함한다. 캐리어 웨이퍼(136)는 기판(104)의 전면부(104A)상에서 형성된 (광검출기(106)와 같은) 다양한 피처들을 위한 보호를 제공할 수 있고, 또한 기판(104)의 후면부(104B)를 처리하기 위한 기계적 강도와 지지를 제공할 수 있다.
이미지 센서 디바이스(100)는 기판(104)의 후면부(104B)에 배치된 도핑층(138)을 더 포함한다. 도핑층(138)은 주입 공정, 확산 공정, 어닐링 공정 또는 이들의 조합에 의해 형성된다. 도시된 실시예에서, 도핑층(138)은 붕소, 갈륨, 인듐 또는 이들의 조합과 같은 p형 도펀트들을 포함한다. 도핑층(138)은 기판(104)의 후면부(104B)로부터 기판(104)내로 연장하는 도펀트 깊이(d)를 갖는다. 양자 효율을 증가시키고, 암전류를 감소시키거나 또는 백색 픽셀 결함들을 감소시킴으로써 이미지 퀄리티를 최적화하도록 도핑층(138)의 도펀트 깊이, 도펀트 농도, 도펀트 프로파일, 또는 이들의 조합이 선택될 수 있다.
이미지 센서 디바이스(100)는 기판(104)의 후면부(104B) 위에 배치된 반사방지층(140), 칼라 필터(142) 및 렌즈(144)를 더 포함할 수 있다. 반사방지층(140)은 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전체 물질을 포함한다.
칼라 필터(142)는 반사방지층(140) 위에 배치되고, 광검출기(106)의 광감지 영역(106A)과 정렬된다. 칼라 필터(142)는 미리결정된 파장의 광을 필터링 투과시키도록 설계된다. 예를 들어, 칼라 필터(142)는 적색 파장, 녹색 파장, 또는 청색 파장의 가시광을 광검출기(106)에 투과시키도록 필터링할 수 있다. 예시에서, 칼라 필터(142)는 특정한 주파수 대역(예컨대, 희망하는 광파장)을 필터링 차단하기 위한 염료계(또는 안료계) 폴리머를 포함한다.
렌즈(144)는 칼라 필터(142) 위에 배치되고, 또한 광검출기(106)의 광감지 영역(106A)과 정렬된다. 렌즈(144)가 입사 방사선(146)을 광검출기(106)의 광감지 영역(106A)에 포커싱하도록, 렌즈(144)는 광검출기(106) 및 칼라 필터(142)와 다양한 위치적 배열을 가질 수 있다. 대안적으로, 렌즈(144)가 반사방지층(140)과 칼라 필터(142) 사이에 배치되도록, 칼라 필터층(142)과 렌즈(144)의 위치는 반전될 수 있다.
하나 이상의 실시예들에 따른 동작에서, 이미지 센서 디바이스(100)는 기판(104)의 후면부(104B)쪽으로 이동하는 방사선(146)을 수신하도록 설계된다. 렌즈(144)는 칼라 필터(142)에 입사 방사선(146)을 조사시킨다. 그런 후 입사 방사선(146)은 칼라 필터(142)로부터 반사방지층(140)을 통과하여 기판(104) 및 대응하는 광검출기(106), 특히 광감지 영역(106A)으로 이동한다. 광검출기(106)는, 입사 방사선(146)에 노출되는 경우, 전하를 축적시킴으로써 입사 방사선(146)에 응답한다. 전송 트랜지스터(110)의 게이트가 턴 온되면, 전하들은 광검출기(106)로부터 플로우팅 확산 영역(120)으로 이송된다. (도 1a에서 도시된) 도전성 피처(132)의 연결을 통해, 소스 팔로워 트랜지스터(114)는 플로우팅 확산 영역(120)으로부터의 전하들을 전압 신호들로 변환시킬 수 있다. 선택 트랜지스터(116)는 픽셀 어레이의 단일 행이 판독 전자장치들에 의해 판독될 수 있게 해줄 수 있다. 리셋 트랜지스터(112)는 플로우팅 확산 영역(120)을 리셋하기 위한 스위치로서 역할을 한다. 리셋 트랜지스터(112)가 턴 온될 때, 플로우팅 확산 영역(120)은 모든 집적된 전하들이 제거되도록 전력 공급기에 실제로 연결된다.
도 2는 본 발명개시의 하나 이상의 실시예들에 따른 이미지 센서 디바이스를 형성하는 방법(200)의 흐름도이다. 방법(200)의 흐름도에서 도시된 바와 같이, 동작(201)에서 픽셀 영역과 주변 영역을 갖는 기판이 제공된다. 다음으로, 방법(200)은 복수의 제1 트렌치들이 주변 영역에서 에칭되는 동작(202)으로 이어진다. 제1 트렌치들 각각은 깊이(D1)를 갖는다. 방법(200)은 마스크층이 기판 위에서 형성되는 동작(203)으로 이어진다. 마스크층은 픽셀 영역에서 복수의 개구들을 갖는다. 방법(200)은 각각의 개구의 내면에서 스페이서가 형성되는 동작(204)으로 이어진다. 방법(200)은 픽셀 영역에서 스페이서를 갖는 각각의 개구를 통해 복수의 제2 트렌치들이 에칭되는 동작(205)으로 이어진다. 제2 트렌치들 각각은 깊이(D2)를 갖는다. 깊이(D1)는 깊이(D2)보다 크다. 몇몇의 실시예들에서, 방법(200)은 동작들(201, 203, 204, 205, 202)의 시퀀스를 거칠 수 있다. 동작(202)은 동작(205) 이후에 최종 동작으로서 수행될 수 있다. 더나아가, 추가적인 단계들이 방법(200) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것이 이해된다.
도 3 내지 도 8은 도 2의 방법의 다양한 실시예들에 따른 다양한 제조 단계들에서의 이미지 센서 디바이스(100)의 단면도들이다. 다양한 도면들은 본 발명개시의 발명적 개념들의 보다 나은 이해를 위해 단순화되었다.
방법(200)은 동작(201)으로부터 진행하여 동작(202)으로 계속된다. 도 3은 동작들(201, 202)을 수행한 후의 이미지 센서 디바이스(100)의 단면도이다. 기판(104)은 전면부(104A)와 후면부(104B)를 갖는다. 기판(104)에서 픽셀 영역(101)과 주변 영역(102)이 할당된다. 기판(104)은 실리콘을 포함한 반도체 기판이다. 도시된 실시예에서, 기판(104)은 p형 실리콘 기판이다. 기판(104)에 도핑되는 p형 도펀트들은 붕소, 갈륨, 인듐, 다른 적절한 p형 도펀트들, 또는 이들의 조합을 포함한다. 대안적으로, 기판(104)은 앞서 언급한 적절한 물질들을 포함한다.
하드 마스크층(105)이 기판(104)의 전면부(104A) 위에서 형성된다. 하드 마스크층(105)은 다중층 구조물을 가질 수 있다. 도시된 실시예에서, 하드 마스크층(105)은 패드층(미도시됨), 패드층 위의 유전체층(미도시됨), 및 유전체층 위의 이미징 강화층(미도시됨)을 포함한다. 산화물층과 같은 패드층은 기판(104)과 그 위에 있는 유전체층 사이에서 응력 버퍼층으로서 역할을 한다. 유전체층은 실리콘 질화물 또는 실리콘 산화질화물과 같은 질소 함유 물질을 포함한다. 이와 달리, 유전체층은 비정질 탄소 물질, 실리콘 카바이드 또는 TEOS(tetraethylorthosilicate)를 포함한다. 이미징 강화층은 유기층, 폴리머 물질 또는 실리콘 다량함유 산화물(silicon-rich oxide; SRO)을 포함할 수 있다. 이미징 강화층은 위에 위치한 포토레지스트층으로부터의 이미지 전송의 정확도를 강화시킬 수 있다. 하드 마스크층(105)은 화학적 기상 증착(chemical vapor deposition; CVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)과 같은 공정을 통해 형성된다. 그런 후, 하드 마스크층(105)은 적절한 포토리소그래피 및 에칭 공정들을 통해 패턴화되어 복수의 구멍들(107A)이 형성되고 주변 영역(102)에서 기판(104)의 전면부(104A)의 일부분은 노출된다.
구멍들(107A)을 통한 기판(104)의 노출된 부분은 반응 이온 에칭(reactive ion etching; REI)과 같은 적절한 에칭 공정에 의해 제거되고 주변 영역(102)에서 복수의 제1 트렌치들(107B)이 형성된다. 제1 트렌치들(107B) 각각은 전면부(104A)로부터 기판(104)내로 연장하는 깊이(D1)를 갖는다. 깊이(D1)는 약 2000Å 내지 약 3500Å의 범위에 있다.
방법(200)은 마스크층이 기판 위에서 형성되는 동작(203)으로 이어진다. 마스크층은 픽셀 영역에서 복수의 개구들을 갖는다. 마스크층은 복수의 개구들을 갖는다. 도 4는 동작(203)을 수행한 후의 이미지 센서 디바이스(100)의 단면도이다. 마스크층(109)은 하드 마스크층(105) 위에서 형성된다. 마스크층(109)은 하드 마스크층(105)의 윗면(105A)보다 높은 레벨까지 제1 트렌치들(107B)과 구멍들(107A)을 넘쳐나도록 채운다. 마스크층(109)에서 복수의 개구들(111A)이 형성되고 픽셀 영역(101)에서 하드 마스크층(105)의 윗면(105A)의 일부분을 노출시킨다. 개구들(111A) 각각은 내면과 폭(W1)을 갖는다. 마스크층(109)은 아래에 위치한 하드 마스크층(105)에 대한 상이한 에칭 저항도를 갖는 포토레지스트 물질 또는 유전체 물질을 포함한다. 마스크층은 적절한 포토리소그래피 및/또는 에칭 공정들을 통해 패턴화되어 복수의 개구들(111A)이 형성된다.
도시된 실시예에서는, 제1 포토레지스트층(미도시됨)이 형성되고 패턴화된다. 제1 포토레지스트층은 제1 트렌치들(107B)과 구멍들(107A)을 넘쳐나도록 채우고 픽셀 영역(101)에서 하드 마스크층(105)을 노출시킨다. 다음으로, 제2 포토레지스트층이 제1 포토레지스트층과 노출된 하드 마스크층(105) 상에서 형성된다. 제2 포토레지스트층이 적절한 포토리소그래피 공정들을 통해 패턴화되어 복수의 개구들(111A)이 형성된다. 유리하게도, 제1 포토레지스트층은 주변 영역(102)에서 제1 트렌치들(107B)과 구멍들(107A)을 채워서 부드러운 표면을 형성한다. 제1 포토레지스트층의 부드러운 표면은 노출된 하드 마스크층(105)의 윗면(105A)에 대한 실질적인 평탄면을 이룬다. 제1 포토레지스트층의 부드러운 표면은 개구들(111A)을 형성하기 위한 제2 포토레지스트층의 리소그래피 공정의 보다 나은 해상도를 달성하는 능력을 증대시킨다.
방법(200)은 각각의 개구의 내면에서 스페이서가 형성되는 동작(204)으로 이어진다. 도 5와 도 6은 스페이서를 형성하는 단면도들을 도시한다. 도 5는 도 4에서 도시된 이미지 센서 디바이스(100) 상에서 스페이서층(113A)이 형성된 후의 이미지 센서 디바이스(100)의 단면도이다. 스페이서층(113A)은 마스크층(109)의 윗면과 각각의 개구(111A)의 내면상에서 형성된다. 개구(111A)는 좁아져서 폭(W2)을 갖는 개구(111B)가 된다. 폭(W2)은 폭(W1)보다 작다. 스페이서층(113A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 PSG를 포함할 수 있다. 스페이서층(113A)은 화학적 기상 증착(CVD) 또는 플라즈마 강화 화학적 기상 증착(PECVD) 또는 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDPCVD)과 같은 공정을 통해 형성된다.
도 6은 스페이서층(113A)이 에칭되어 스페이서들(113B)을 형성한 후의 이미지 센서 디바이스(100)의 단면도이다. 스페이서층(113A)은 이방성 에칭되어 각각의 개구(111B)의 내면에서 스페이서들(113B)이 형성된다. 방법(200)은 스페이서들(113B)과 마스크층(109)에 의해 덮혀지지 않은 기판(104)의 일부분과 하드 마스크층(105)의 일부분을 제거하기 위한 에칭 마스크로서 스페이서들(113B)과 마스크층(109)이 이용되는 동작(205)으로 이어진다. 제거 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함한다. 개구들(111B)을 통한 기판(104)의 제거된 부분은 픽셀 영역(101)에서 복수의 제2 트렌치들(115)을 형성한다. 제2 트렌치들(115) 각각은 전면부(104A)로부터 기판(104)내로 연장하는 깊이(D2) 및 폭(W2)을 갖는다. 깊이(D2)는 약 1000Å 내지 약 1500Å의 범위에 있다. 스페이서들(113B)과 마스크층(109)은 제2 트렌치들(115)의 형성 이후 제거된다.
도 7은 복수의 제1 격리 피처들(126)이 주변 영역(102)에서 형성되고 제2 격리 피처들(108)이 픽셀 영역(101)에서 형성된 후의 이미지 센서 디바이스(100)의 단면도이다. 적어도 하나의 실시예에서, 복수의 제1 트렌치들(107B), 복수의 제2 트렌치들(115) 및 하드 마스크층(105)을 넘쳐나도록 채우면서 유전체 물질이 형성된다. 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정 및/또는 에칭 공정과 같은, 평탄화 공정이 유전체 물질에 적용되어 유전체 물질의 두께를 감소시키고 이로써 하드 마스크층(105)의 윗면(105A)을 노출시킨다. 복수의 제1 격리 피처들(126)과 제2 격리 피처들(108)은 대응하는 복수의 제1 트렌치들(107B)과 복수의 제2 트렌치들(115)에서 형성된다. 몇몇의 실시예들에서, 하드 마스크층(105)은 평탄화 공정 이후에 제거된다. 제1 격리 피처들(126)과 제2 격리 피처들(108)은 한층 더 평탄화되어 기판(104)의 윗면(104A)에 대한 실질적인 평탄면을 이룬다. 제1 격리 피처들(126)과 제2 격리 피처들(108)은 기판(104)에서의 다양한 영역들을 전기적으로 격리시킨다.
추가적인 단계들이 방법(200)의 동작(205) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것이 이해된다. 예를 들어, 도 8은 동작(205) 후의 이미지 센서 디바이스(100)의 단면도이다. 적어도 하나의 광검출기(106)가 픽셀 영역(101)에서 형성된다. 광검출기(106)는 광감지 영역(106A)과 핀(pinned) 층(106B)을 포함한다. 도시된 실시예에서, 광감지 영역(106A)은 기판(104)의 전면부(104A)를 따라 n형 종(n-type species)으로 도핑된다. 핀 층(106B)은 기판(104)의 전면부(104A)에서 광감지 영역(106A)과 오버랩하면서 p형 종으로 도핑된다. 플로우팅 확산 영역(120)이 픽셀 영역(101)에서 형성된다. 도시된 실시예에서, 플로우팅 확산 영역(120)은 n형 도핑 영역이다.
주변 영역(102)에서, n형 웰(122C)과 p웰(124C)이 주입법들에 의해 기판(104)에서 형성된다. 소스/드레인 영역들(122B) 및 소스/드레인 영역들(124B)이 주입법들에 의해 대응하는 n형 웰(122C)과 p웰(124)에서 형성된다.
복수의 게이트 스택들(110, 112, 122A, 124B)이 기판(104)의 전면부(104A) 상에서 형성된다. 픽셀 영역(101)에서 게이트 스택(110)은 광감지 영역(106A)의 일부분 위에 놓여있는 전송 트랜지스터에 대응한다. 픽셀 영역(101)에서 게이트 스택(112)은 리셋 트랜지스터에 대응한다. 주변 영역(102)에서 게이트 스택들(122A, 124B)은 n형 웰(122C)과 p웰(124C)에 대응한다. n형 웰(122C)에서 게이트 스택들(122A)과 소스/드레인 영역들(122B)은 PMOS 트랜지스터를 구축한다. 마찬가지로, p형 웰(124C)에서 게이트 스택들(124A)과 소스/드레인 영역들(124B)은 NMOS 트랜지스터를 구축한다. 게이트 스택들(110, 112, 122A, 124B)은 증착, 리소그래피 패턴화, 및 에칭 공정들을 포함한 적절한 공정에 의해 형성된다.
이미지 센서 디바이스(100)는 기판(104)의 전면부(104A) 위에 배치된 다중층 상호연결부(multilayer interconnect; MLI)(128)를 더 포함한다. 이미지 센서 디바이스(100)의 다양한 컴포넌트들이 조명된 광(이미징 방사선)에 적절하게 응답하도록 동작하기 위해, MLI(128)는 광검출기(106)와 같은, 이미지 센서 디바이스(100)의 다양한 컴포넌트들에 결합된다. MLI(128)는 콘택트들 및/또는 비아들(130)과 같은 수직 상호연결부들, 및 라인들(132)과 같은 수평 상호연결부들일 수 있는 다양한 도전성 피처들을 포함한다. 도전성 피처들(130, 132)은 수직 및 수평 상호연결부들을 형성하기 위한 증착, 리소그래피 패턴화, 및 에칭 공정들을 포함한 적절한 공정에 의해 형성된다.
MLI(128)의 다양한 도전성 피처들(130, 132)은 층간 유전체(interlayer dielectric; ILD) 층(134)에 배치된다. ILD 층(134)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 로우k 유전체 물질, 또는 이들의 조합들을 포함할 수 있다. ILD 층(134)은 다중층 구조물을 가질 수 있다. ILD 층(134)은 스핀 온 코팅, 화학적 기상 증착(CVD) 또는 플라즈마 강화 화학적 기상 증착(PECVD)을 포함한, 적절한 공정에 의해 형성될 수 있다. 하나의 예시에서, MLI(128) 및 ILD 층(134)은 다마신 공정을 포함한 통합 공정에서 형성될 수 있다.
몇몇의 실시예들에서, MLI(128) 형성 이후 추가적인 공정 단계들이 포함된다. 도 1b에서 도시된 바와 같이, 캐리어 웨이퍼(136)는 MLI(128)에 접합된다. 캐리어 웨이퍼(136)는 기판(104)의 후면부(104B)를 처리하기 위한 기계적 강도 및 지지를 제공한다. 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 공정이 기판(104)의 후면부(104B)에 적용되어 기판(104)의 두께를 감소시킨다. 도핑층(138)은 주입 공정, 확산 공정, 어닐링 공정 또는 이들의 조합에 의해 후면부(104B)를 통해 형성된다. 도핑층(138)은 평탄화 공정 동안 후면부(104B) 손상을 수선할 수 있고, 암전류와 백색 픽셀들을 감소시킬 수 있다. 몇몇의 실시예들에서, 기판(104)의 후면부(104B) 위에 배치된 반사방지층(140), 칼라 필터(142) 및 렌즈(144)가 또한 형성된다. 칼라 필터(142)와 렌즈(144)는 광검출기(106)의 광감지 영역(106A)과 정렬된다.
위에서 도시된 실시예들에서, 이미지 센서 디바이스(100)는 p형 도핑 기판(104)을 포함한다. 위에서 설명한 광감지 영역들(106A), 핀 층(106B) 및 플로우팅 확산 영역(120)과 같은, 다양한 피처들을 위한 다양한 도핑 구성들은 p형 도핑 기판에서 이미지 센서 디바이스를 형성하는 것과 일치하는 도핑 구성들을 가져야 한다. 대안적으로, 이미지 센서 디바이스(100)는 n형 도핑 기판(104) 또는 기판(104) 내의 n형 물질을 포함할 수 있다. 위에서 설명한 다양한 피처들을 위한 다양한 도핑 구성들은 n형 도핑 기판에서 이미지 센서 디바이스를 형성하는 것과 일치하는 도핑 구성들을 가져야 한다.
본 개시내용의 다양한 실시예들은 이미지 센서 디바이스의 성능을 향상시키기 위해 이용될 수 있다. 예를 들어, 스페이서(113B)는 픽셀 영역(101)에서 개구(111A)의 폭(W1)을 개구(111B)의 폭(W2)으로 감소시킨다. 따라서, 후속하여 형성되는 제2 격리 피처(108)는 감소된 폭(W2)을 갖는다. 픽셀 영역(101)에서 감소된 제2 격리 피처(108)는 광검출기(106)에 대한 과잉의 기능적 공간을 얻는다. 뿐만 아니라, 픽셀 영역(101)에서의 제2 트렌치들(115)은 주변 영역(102)에서의 제1 트렌치들(107B)의 깊이(D1)보다 작은 깊이(D2)를 갖는다. 대응하는 제2 격리 피처(108)의 제2 트렌치들(115)을 형성할 때, 픽셀 영역(101)은 주변 영역(102)보다 작은 에칭 손상을 겪는다. 보다 작은 에칭 손상들로 인해, 본 발명개시는 이미지 센서 디바이스의 암전류를 감소시키거나 또는 백색 픽셀 결함들을 감소시킨다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.
Claims (10)
- 이미지 센서 디바이스를 형성하는 방법에 있어서,
픽셀 영역과 주변 영역을 갖는 기판을 제공하는 단계;
상기 주변 영역에서 복수의 제1 트렌치들을 에칭하는 단계로서, 상기 제1 트렌치들 각각은 깊이(D1)를 갖는 것인, 상기 복수의 제1 트렌치 에칭 단계;
상기 기판 위에서 마스크층을 형성하는 단계로서, 상기 마스크층은 상기 픽셀 영역에서 복수의 개구들을 갖는 것인, 상기 마스크층 형성 단계;
각각의 개구의 내면에서 스페이서를 형성하는 단계; 및
상기 픽셀 영역에서 상기 스페이서를 갖는 각각의 개구를 통해 복수의 제2 트렌치들을 에칭하는 단계
를 포함하고, 상기 제2 트렌치들 각각은 깊이(D2)를 가지며, 상기 깊이(D1)는 상기 깊이(D2)보다 큰 것인, 이미지 센서 디바이스 형성 방법. - 제1항에 있어서, 상기 스페이서를 형성하는 단계는,
상기 픽셀 영역에서의 각각의 개구의 내면에서 스페이서층을 형성하는 단계; 및
상기 스페이서층을 이방성 에칭하여 각각의 개구의 내면에서 상기 스페이서를 형성하는 단계를 포함한 것인, 이미지 센서 디바이스 형성 방법. - 제1항에 있어서, 상기 마스크층 형성 단계는,
상기 복수의 제1 트렌치들을 넘쳐나도록 채우는 제1 포토레지스트층을 형성하고 상기 픽셀 영역을 노출시키는 단계;
상기 제1 포토레지스트층과 상기 노출된 픽셀 영역 상에서 제2 포토레지스트층을 형성하는 단계; 및
상기 제2 포토레지스트층을 패턴화하여 상기 복수의 개구들을 형성하는 단계를 포함한 것인, 이미지 센서 디바이스 형성 방법. - 제1항에 있어서,
상기 복수의 제1 트렌치들과 상기 복수의 제2 트렌치들에 유전체 물질을 채우는 단계; 및
상기 유전체 물질을 평탄화하여 복수의 제1 격리 피처들과 복수의 제2 격리 피처들을 각각 형성하는 단계
를 더 포함하는, 이미지 센서 디바이스 형성 방법. - 제4항에 있어서,
상기 복수의 제2 격리 피처들에 의해 둘러싸여진 상기 픽셀 영역에서 적어도 하나의 광감지 영역을 형성하는 단계; 및
상기 적어도 하나의 광감지 영역과 오버랩하는 핀(pinned) 층을 형성하는 단계
를 더 포함하는, 이미지 센서 디바이스 형성 방법. - 이미지 센서 디바이스를 형성하는 방법에 있어서,
전면부와 후면부, 및 픽셀 영역과 주변 영역을 갖는 기판을 제공하는 단계;
상기 주변 영역에서 상기 전면부로부터 복수의 제1 트렌치들을 에칭하는 단계로서, 상기 제1 트렌치들 각각은 상기 기판 내로 깊이(D1)를 갖는 것인, 상기 복수의 제1 트렌치 에칭 단계;
상기 기판의 상기 전면부 위에서 마스크층을 형성하는 단계로서, 상기 마스크층은 상기 픽셀 영역에서 복수의 개구들을 갖는 것인, 상기 마스크층 형성 단계;
상기 마스크층에서 각각의 개구를 좁히는 단계;
상기 픽셀 영역에서 상기 좁아진 개구를 통해 복수의 제2 트렌치들을 에칭하는 단계로서, 상기 제2 트렌치들 각각은 상기 기판 내로 깊이(D2)를 가지며, 상기 깊이(D1)는 상기 깊이(D2)보다 큰 것인, 상기 복수의 제2 트렌치 에칭 단계;
상기 픽셀 영역의 기판에서 적어도 하나의 광검출기를 형성하는 단계로서, 상기 적어도 하나의 광검출기는 상기 복수의 제2 트렌치들에 의해 둘러싸여진 것인, 상기 적어도 하나의 광검출기 형성 단계; 및
상기 기판의 상기 후면부 위에 칼라 필터와 렌즈를 형성하는 단계로서, 상기 칼라 필터와 상기 렌즈는 상기 적어도 하나의 광검출기와 정렬된 것인, 상기 칼라 필터와 렌즈 형성 단계
를 포함하는, 이미지 센서 디바이스 형성 방법. - 제6항에 있어서, 상기 적어도 하나의 광검출기 형성 단계 이전에,
상기 복수의 제1 트렌치들과 상기 복수의 제2 트렌치들에 유전체 물질을 채우는 단계; 및
복수의 제1 격리 피처들과 복수의 제2 격리 피처들을 각각 형성하기 위해 상기 유전체 물질을 평탄화하는 단계
를 더 포함하는, 이미지 센서 디바이스 형성 방법. - 제7항에 있어서, 상기 유전체 물질을 평탄화하는 단계 이후에,
상기 적어도 하나의 광검출기의 일부분 위에 놓여있는 상기 전면부상에서 전송 트랜지스터의 게이트 스택을 형성하는 단계
를 더 포함하는, 이미지 센서 디바이스 형성 방법. - 제6항에 있어서, 상기 적어도 하나의 광검출기 형성 단계 이후에,
상기 기판의 상기 전면부 위에 다중층 상호연결부를 형성하는 단계
를 더 포함하며, 상기 다중층 상호연결부는 수직 도전성 상호연결부들과 수평 도전성 상호연결부들을 포함한 것인, 이미지 센서 디바이스 형성 방법. - 이미지 센서 디바이스에 있어서,
픽셀 영역과 주변 영역을 갖는 기판;
상기 주변 영역에 있는 복수의 제1 격리 피처들로서, 상기 제1 격리 피처들 각각은 깊이(D1)를 갖는 것인, 상기 복수의 제1 격리 피처들;
상기 픽셀 영역에 있는 복수의 제2 격리 피처들로서, 상기 제2 격리 피처들 각각은 깊이(D2)를 가지며, 상기 깊이(D1)는 상기 깊이(D2)보다 큰 것인, 상기 복수의 제2 격리 피처들; 및
상기 픽셀 영역에서 제2 격리 피처들에 의해 둘러싸여진 적어도 하나의 광검출기
를 포함하는, 이미지 센서 디바이스.
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