CN110416152A - 深槽隔离结构及工艺方法 - Google Patents

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Abstract

本发明公开了一种深槽隔离结构，在半导体衬底的表层具有多个STI沟槽，且所述的STI沟槽之间还具有重掺杂N型区；每一个STI沟槽中均具有深槽隔离结构的沟槽；所述的深槽隔离结构的沟槽向下深入到衬底中；深槽隔离结构的沟槽之间的衬底中形成N型深阱。N型深阱的侧边界与所述深槽隔离结构的沟槽抵靠接触；所述的N型深阱下方还具有N型埋层，N型埋层的侧边界也与所述深槽隔离结构的沟槽抵靠接触；STI沟槽的中深槽隔离结构为双槽结构。本发明将单沟槽结构改为双沟槽结构，能够优化电场分布，使器件的击穿电压特性更好。在工艺方面，可以减少单根沟槽的宽度，从而优化深槽隔离结构的填充工艺，节省工艺成本，同时优化沟槽填充的形貌。

Description

深槽隔离结构及工艺方法
技术领域
本发明涉及半导体器件制造领域，特别是指一种适用于80～200V电压的深槽隔离结构。
本发明还涉及所述深槽隔离结构的工艺方法。
背景技术
深槽隔离技术(deep trench isolation：DTI)采用的是固定宽度的深槽，一般典型的深槽尺寸是宽度在65nm～0.5um之间，深度在2～5nm之间。较窄的槽宽度对存储器电路特别有吸引力。深槽工艺是从标准的LOCOS结构开始的。
深槽隔离工艺是在形成氮化硅图案后，进行槽的刻蚀。深槽隔离技术对刻蚀工艺的要求非常严格。刻蚀后沟槽的侧壁必须光滑，与晶圆片平面之间的夹角不得大于85度。沟槽斜度大一些则更合乎要求。刻蚀沟槽的典型工艺是进行硅的各向异性刻蚀的同时淀积SiO2。这会在沟槽顶部形成一个SiO2的小尖角。这个尖角的厚度随时间而增加，从而形成预期的沟槽斜度。沟槽侧壁不能在掩蔽膜下进行横向钻刻，而且侧墙终端必须形成圆形的槽底。槽底的尖角将氧化过程中产生过大的应力，并最终在氧化层中形成缺陷。沟槽刻蚀后接着进行场注。随着深槽的深宽比的增大，防止侧壁反型变得越来越困难。因此，这次场注入的一个重要特点就是离子流要垂直于晶圆片的表面。
场注完成后，接下来是进行局部的薄氧化层生长。在那些将沟槽填充物用做存储电荷的电容的电路中，为了增加电容量，实际上所使用的氧化层厚度非常薄。最后，淀积一层多晶硅或二氧化硅并进行回刻。如果该多晶硅或二氧化硅层足够厚，它将填满整个凹槽。把该层回刻衬底，将正好留下填充在凹槽中的多晶。进行第二次热氧化，这次氧化工艺将凹槽中多晶硅的上面一部分氧化，从而完成深槽工艺。
深槽隔离制作非常困难，而且深槽隔离技术难以与必须使用任意的器件间距的随机逻辑电路技术集成在一起。目前80～200V 工艺isolation主要采用DTI结构进行隔离。
DTI的沟槽的深度和宽度是根据击穿电压BV的要求来选择的。目前都是单DTI槽结构，也就是只有一个沟槽。如图1所示，是一个包含DTI结构的剖面视图，图中在P型衬底上具有一层外延层，多个DTI沟槽从外延层表面深入到下方的P型衬底中，DTI沟槽之间形成N型深阱，DTI沟槽中填充多晶硅。所述N型深阱在外延层中，N型深阱的底部具有N型埋层，且N型埋层位于外延层与衬底的交界处。DTI沟槽的开口处位于外延层表面处的STI槽中，且STI槽之间还具有重掺杂的N型区，形成N型深阱的引出。DTI沟槽的深度及宽度是重要的工艺参数，DTI沟槽的深度d取决于外延的厚度、N型深阱、N型埋层和P型衬底的结BV的需求，而DTI沟槽的宽度w取决于N型深阱/N型埋层对N型深阱/N型埋层之间穿通击穿电压的需求。在80～200V 工艺中，DTI沟槽的宽度取值在3～6um。
发明内容
本发明所要解决的技术问题在于提供一种深槽隔离结构及工艺方法，能够优化填充工艺，降低工艺成本。
为解决上述问题，本发明所述的深槽隔离结构，提供一半导体衬底，在所述半导体衬底的表层具有多个STI沟槽，且所述的STI沟槽之间还具有重掺杂N型区；每一个STI沟槽中均具有深槽隔离结构的沟槽；所述的深槽隔离结构的沟槽向下深入到衬底中；深槽隔离结构的沟槽之间的衬底中形成N型深阱。N型深阱的侧边界与所述深槽隔离结构的沟槽抵靠接触；所述的STI沟槽之间的重掺杂N型区作为N型深阱的引出区。
所述的N型深阱下方还具有N型埋层，N型埋层的侧边界也与所述深槽隔离结构的沟槽抵靠接触。
所述的STI沟槽的中深槽隔离结构为双槽结构，每个STI沟槽中包含有两个沟槽，沟槽之间间隔一定距离，在横向上形成沟槽-衬底-沟槽的结构。
进一步地，所述的半导体衬底上或者还包含有外延层，所述的深槽隔离结构的沟槽穿过外延层底部位于半导体衬底中；所述的N型埋层位于下层的衬底与上层的外延层之间，所述的N型深阱的深度不超过外延层的厚度。
进一步地，所述的半导体衬底为硅衬底。
进一步地，所述的深槽隔离结构的沟槽内填充的材质为多晶硅或者氧化硅。
进一步地，所述的深槽隔离结构的双沟槽，双沟槽包含间距的总宽度为3～6μm，单沟槽的宽度为1.5～2.5μm，沟槽之间的间距为0.8～1.5μm。
为解决上述问题，本发明提供上述深槽隔离结构的工艺方法，包含如下的工艺步骤：
第一步，在半导体衬底上淀积形成刻蚀深槽隔离结构的硬掩膜层。
第二步，以光刻胶定义出深槽隔离结构的图案，通过对硬掩膜层进行刻蚀，将光刻胶的图案转移到硬掩膜层上，然后去除光刻胶。
第三步，以图案化的硬掩膜层为遮挡，刻蚀形成深槽隔离结构的沟槽。
第四步，对深槽隔离结构的进行离子注入。
第五步，淀积形成深槽隔离结构的衬垫氧化层。
第六步，对深槽隔离结构的沟槽进行填充。
第七步，对填充满的沟槽进行化学机械平坦化工艺。
进一步地，所述第一步中，半导体衬底为硅衬底，同时，还可选择性地在半导体衬底上再淀积一层外延层。
进一步地，所述第一步中，采用低压TEOS法形成刻蚀深槽隔离结构的硬掩膜层。
进一步地，所述第六步中，填充沟槽的材质为多晶硅或者氧化硅；当采用多晶硅填充沟槽时，所述多晶硅的淀积方法为低压多晶硅沉积法；当采用氧化硅填充沟槽时，采用低压TEOS工艺进行填充。
进一步地，所述第六步中，沟槽宽度越大，填充的多晶硅或者氧化硅得厚度也越大，工艺时间及工艺成本也会增加，且布局对填充形貌的影响也越大。
本发明所述的深槽隔离结构及工艺方法，将传统的深槽隔离结构的单沟槽结构改为多指型（双沟槽）结构，能够优化电场分布，使器件的击穿电压特性更好。在工艺方面，在保证N性深阱/N型埋层与N型深阱/N型埋层的穿通击穿电压不变得情况下，可以减少单根沟槽的宽度，从而优化深槽隔离结构的填充工艺，节省工艺成本，同时优化沟槽填充的形貌。
附图说明
图1 是传统的单槽DTI结构示意图。
图2 是本发明双槽DTI结构的示意图。
图3 是本发明工艺方法的流程图。
附图标记说明
1是衬底，2是外延层，3是N型深阱，4是N型埋层，5是DTI深槽，6是STI，7是重掺杂N型区。
具体实施方式
本发明所述的深槽隔离结构，在涉及80～200V工作电压下的功率器件中形成隔离结构，所述的深槽隔离结构如图2所示，在半导体衬底的表层具有多个STI沟槽，所述的STI沟槽中填充氧化硅，且所述的STI沟槽之间还具有重掺杂N型区；每一个STI沟槽中均具有深槽隔离结构的沟槽；所述的深槽隔离结构的沟槽向下深入到衬底中；深槽隔离结构的沟槽之间的衬底中形成N型深阱。N型深阱的侧边界与所述深槽隔离结构的沟槽抵靠接触；所述的STI沟槽之间的重掺杂N型区作为N型深阱的引出区。
所述的N型深阱下方还具有N型埋层，N型埋层的侧边界也与所述深槽隔离结构的沟槽抵靠接触。所述的STI沟槽的中深槽隔离结构为双槽结构，每个STI沟槽中包含有两个沟槽，沟槽之间间隔一定距离，在横向上形成沟槽-衬底-沟槽的结构。
在另一个实施例中，所述的半导体衬底上还可以包含有外延层，所述的深槽隔离结构，其沟槽穿过外延层，底部位于外延层下方的衬底中。N型深阱的底部的N型埋层位于外延层与衬底之间的交界处。所述的外延层可以在N型深阱注入及推进之后再选择性地在半导体衬底上额外淀积。图2中所示的实施例包含有外延层。
针对工作电压在80～200V的功率器件，其制造工艺步骤包括：
第一步，在半导体衬底上进行N型埋层的离子注入，注入完成后进行热推进；在第一步及第二步之间，还可选择地加入N型或者P型的外延层淀积步骤，在半导体衬底上淀积一层外延层。
第二步，进行N型深阱的注入，注入完成后进行热推进。注入的N型杂质为磷或者砷。
第三步，在半导体衬底表面形成浅槽隔离结构。
第四步，在半导体衬底中形成深槽隔离结构。
第五步，以光刻胶定义出阱区，进行离子注入。
第六步，淀积形成栅氧化层，以及形成栅极的多晶硅层。
第七步，对多晶硅层及栅氧化层进行刻蚀，形成多晶硅栅极结构。
第八步，形成栅极的侧墙。
第九步，以光刻胶定义出重掺杂N型区，进行N型离子的重掺杂注入。
第十步，以光刻胶定义出重掺杂P型区，进行P型离子的重掺杂注入。
第十一步，进行后端工序。
在上述工艺步骤中，本发明的重点在于第4步的深槽隔离结构的制作，将传统的单槽结构修改为多指型的双槽结构。其具体工艺再分为：
第一步，在半导体衬底上采用低压TEOS法淀积一层硬掩膜层，该硬掩膜层用于刻蚀深槽隔离结构时的掩膜层。
第二步，在硬掩膜层上涂覆光刻胶及曝光后，以光刻胶定义出深槽隔离结构的图案，通过对硬掩膜层进行刻蚀，将光刻胶的图案转移到硬掩膜层上，然后去除光刻胶。
第三步，以图案化的硬掩膜层为遮挡，刻蚀形成深槽隔离结构的沟槽；所述沟槽为多指型沟槽，比如为双沟槽结构。需要注意的是，所述多沟槽的总宽度，包含沟槽之间的间距，与传统的单沟槽结构的宽度相当，如图2中的总宽度A，对于80～200V工作电压的功率器件的深槽隔离结构来说，总宽度A为3～6μm，与传统单槽结构相同，沟槽之间的间距c为0.8～1.5μm，单个沟槽的宽度为1.5～2.5μm。
第四步，对深槽隔离结构的沟槽进行离子注入。
第五步，淀积形成深槽隔离结构的衬垫氧化层，所述衬垫氧化层覆盖于沟槽内壁。
第六步，对深槽隔离结构的沟槽进行填充。填充的材质为多晶硅或者氧化硅。当采用多晶硅填充沟槽时，所述多晶硅的淀积方法为低压多晶硅沉积法；当采用氧化硅填充沟槽时，采用低压TEOS工艺进行填充。沟槽宽度越大，填充的多晶硅或者氧化硅得厚度也越大，工艺时间及工艺成本也会增加，且布局对填充形貌的影响也越大。即深槽隔离结构的沟槽的宽度越大 , 则需要用更厚的低压多晶硅来填充，一般沟槽宽度小的填充形貌也会好于沟槽宽度大的。如果采用传统的单沟槽设计宽度是4um时，双沟槽的就可以设计成1.5um+ 1um + 1.5um；其中1.5um 是沟槽的宽度。
第七步，对填充满的沟槽进行化学机械平坦化工艺，使深槽隔离结构的表面平整。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种深槽隔离结构，提供一半导体衬底，在所述半导体衬底的表层具有多个STI沟槽，且所述的STI沟槽之间还具有重掺杂N型区；每一个STI沟槽中均具有深槽隔离结构的沟槽；所述的深槽隔离结构的沟槽向下深入到衬底中；深槽隔离结构的沟槽之间的衬底中形成N型深阱；N型深阱的侧边界与所述深槽隔离结构的沟槽抵靠接触；所述的STI沟槽之间的重掺杂N型区作为N型深阱的引出区；
所述的N型深阱下方还具有N型埋层，N型埋层的侧边界也与所述深槽隔离结构的沟槽抵靠接触；
其特征在于：所述的STI沟槽的中深槽隔离结构为双槽结构，每个STI沟槽中包含有两个沟槽，沟槽之间间隔一定距离，在横向上形成沟槽-衬底-沟槽的结构。
2.如权利要求1所述的深槽隔离结构，其特征在于：所述的半导体衬底上或者还包含有外延层，所述的深槽隔离结构的沟槽穿过外延层底部位于半导体衬底中；所述的N型埋层位于下层的衬底与上层的外延层之间，所述的N型深阱的深度不超过外延层的厚度。
3.如权利要求1或2所述的深槽隔离结构，其特征在于：所述的半导体衬底为硅衬底。
4.如权利要求1所述的深槽隔离结构，其特征在于：所述的深槽隔离结构的沟槽内填充的材质为多晶硅或者氧化硅。
5.如权利要求1所述的深槽隔离结构，其特征在于：所述的深槽隔离结构的双沟槽，双沟槽包含间距的总宽度为3～6μm，单沟槽的宽度为1.5～2.5μm，沟槽之间的间距为0.8～1.5μm。
6.一种制造如权利要求1所述的深槽隔离结构的工艺方法，其特征在于：包含如下的工艺步骤：
第一步，在半导体衬底上淀积形成刻蚀深槽隔离结构的硬掩膜层,
第二步，以光刻胶定义出深槽隔离结构的图案，通过对硬掩膜层进行刻蚀，将光刻胶的图案转移到硬掩膜层上，然后去除光刻胶；
第三步，以图案化的硬掩膜层为遮挡，刻蚀形成深槽隔离结构的沟槽；
第四步，对深槽隔离结构的进行离子注入；
第五步，淀积形成深槽隔离结构的衬垫氧化层；
第六步，对深槽隔离结构的沟槽进行填充；
第七步，对填充满的沟槽进行化学机械平坦化工艺。
7.如权利要求6所述的深槽隔离结构的工艺方法，其特征在于：所述第一步中，半导体衬底为硅衬底，同时，还可选择性地在半导体衬底上再淀积一层外延层。
8.如权利要求6所述的深槽隔离结构的工艺方法，其特征在于：所述第一步中，采用低压TEOS法形成刻蚀深槽隔离结构的硬掩膜层。
9.如权利要求6所述的深槽隔离结构的工艺方法，其特征在于：所述第六步中，填充沟槽的材质为多晶硅或者氧化硅；当采用多晶硅填充沟槽时，所述多晶硅的淀积方法为低压多晶硅沉积法；当采用氧化硅填充沟槽时，采用低压TEOS工艺进行填充。
10.如权利要求6所述的深槽隔离结构的工艺方法，其特征在于：所述第六步中，沟槽宽度越大，填充的多晶硅或者氧化硅得厚度也越大，工艺时间及工艺成本也会增加，且布局对填充形貌的影响也越大。
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