CN101257039A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法。通过向初始半导体衬底的区域进行掺杂剂的离子注入，然后外延生长半导体材料，形成位于超出常规离子注入范围的深度处的远次集电极或埋置掺杂半导体层。通过从沉积在与远次集电极邻接的至少一个深沟槽中的掺杂材料层向外扩散掺杂剂来形成到达该远次集电极的穿通区域。可以围绕所述至少一个深沟槽或仅在所述至少一个深沟槽的一侧形成所述穿通区域。如果所述至少一个沟槽的内部与所述穿通区域电连接，则可以在所述至少一个沟槽内的掺杂填充材料上形成金属接触件。如果所述至少一个沟槽的内部不与所述穿通区域电连接，则在接触所述穿通区域的辅助穿通区域上形成金属接触件。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体结构，且尤其涉及具有远次集电极(farsubcollector)和基于深沟槽的远次集电极穿通件(reachthrough)的半导体结构及其制造方法。
背景技术
一些高性能的无源半导体器件受益于埋置掺杂层在半导体衬底内增加了的深度。例如，双极晶体管中次集电极深度的增加提供了击穿电压增加的优点。对于另一示例，其中本征半导体区域被夹在p型掺杂的半导体区域和n型掺杂区域之间的正-本征-负(PIN)二极管的操作频率随埋置掺杂层深度而增加，该埋置掺杂层用作PIN二极管的一个端子。
根据常规半导体制造方法，埋置掺杂层的深度典型地受形成到达该埋置掺杂层的穿通件的能力的限制。尽管通过对半导体区域进行注入然后外延例如大于2微米的显著厚度的半导体材料可以形成深的埋置掺杂层，但是可以通过离子注入形成的穿通件的深度受注入的离子的投影射程的限制。例如，在1.0MeV的加速下，硼离子在硅中的投影射程仅为1.8微米。在1.0MeV的加速下，磷离子和砷离子的投影射程甚至更小，分别为仅1.2微米和0.6微米。另外，埋置掺杂层通常需要5.0×1020/cm3量级的重掺杂浓度以获得低的电阻。这种高能量和这种高剂量的掺杂剂注入需要高性能离子注入机上的长注入时间，并因此，需要高的工艺成本。而且，即使采用了这些工艺步骤，除非离子注入能量被进一步增加(商业可得的离子注入机难以实现)，埋置掺杂层的深度不超过2.0微米。
在现有技术中已经知道通过采用多级穿通件在比离子注入的投影射程更深的地方形成埋置掺杂层或“远次集电极”的方法。根据该方法，在初始半导体衬底上形成掺杂区域。在初始半导体衬底的表面上生长第一外延半导体层达到这样的厚度，通过该厚度，可以通过离子注入形成穿通件，即，该厚度为后续离子注入工艺的离子的投影射程的厚度。在第一外延生长层内形成第一穿通件之后，在该第一外延生长层上生长第二外延半导体层。通过离子注入在第二外延生长层中形成第二穿通件。根据该现有技术，半导体层的每一轮外延生长将埋置半导体层的深度延伸后续离子注入的投影射程，即，延伸随后在其中形成的穿通件的深度。由于可用离子注入机的能量限制，埋置掺杂层的深度的增加实际上被限制为小于约1.2～1.8微米。此外，用于半导体材料的外延的高温要求导致埋置掺杂层中的掺杂剂的体扩散，由此减少了埋置掺杂层的深度，而且还减小了掺杂密度，并相应地，减小了埋置掺杂层的导电性。
因此，需要提供一种半导体结构及其制造方法，该半导体结构具有位于超出离子注入工艺的典型投影射程的深度处的埋置掺杂层或“远次集电极”、以及将该远次集电极电连接到半导体衬底的表面处的结构的穿通件。
此外，需要提供一种具有远次集电极以及到达远次集电极的穿通件的半导体结构以及使用最小附加工艺步骤和工艺成本制造该半导体结构的方法。
发明内容
本发明通过提供具有与至少一个深沟槽的壁上和壁外部形成的穿通区域接触的远次集电极的半导体结构和这种半导体结构的制造方法解决上述需要。
具体而言，本发明在初始半导体衬底的表面上形成远次集电极，接着是半导体材料的厚外延生长。初始半导体衬底和外延生长的半导体部分共同地形成半导体衬底。在远次集电极的部分上方形成至少一个深沟槽，并且该至少一个深沟槽与次远集电极邻接。在该至少一个深沟槽的壁上沉积掺杂材料层。在驱入式退火过程中，掺杂剂从该至少一个深沟槽的壁上的掺杂材料层扩散到半导体衬底中。由所述至少一个深沟槽的外壁上的掺杂半导体区域形成到达远次集电极的穿通区域。可以制备到穿通区域的接触件。备选地，可以形成辅助穿通区域并对其制备接触件。
根据本发明的第一实施例，一种半导体结构包括：
远次集电极，位于半导体衬底中且被掺杂以一种导电类型的掺杂剂；
至少一个深沟槽，位于所述半导体衬底中；
穿通区域，位于所述至少一个深沟槽的壁上和壁外部，邻接所述远次集电极，且被掺杂以所述一种导电类型的掺杂剂；以及
至少一个辅助穿通区域，位于所述穿通区域上，接触半导体衬底的顶表面，且被掺杂以所述一种导电类型的掺杂剂。
根据本发明的第一实施例，该半导体结构优选地包括位于穿通区域上方和内部的电介质层。该半导体结构优选地进一步包括：
所述电介质层内的填充材料；以及
所述填充材料之上的浅沟槽隔离，其中所述电介质层和填充材料直接位于浅沟槽隔离下方。
所述电介质层可以是氮化硅、氧化硅和氧氮化硅。所述电介质层可以被掺杂以所述一种导电类型的掺杂剂。所述电介质层可以选自硼硅玻璃(BSG)、磷硅玻璃(PSG)和砷硅玻璃(ASG)。
该半导体结构还可以进一步包括保护环区域，该保护环区域直接位于所述至少一个深沟槽下方并被掺杂以与所述一种导电类型不同的另一种导电类型的掺杂剂。在这种情况下，穿通区域可以与圆环面拓扑同胚，即，通过连续的拉伸和弯曲，穿通区域可以变换成圆环面。
该半导体结构还可以进一步包括位于所述至少一个辅助穿通区域上的金属接触件。
根据本发明的第二实施例，一种半导体结构包括：
远次集电极，位于半导体衬底中且被掺杂以一种导电类型的掺杂剂；
至少一个深沟槽，位于所述半导体衬底中；
穿通区域，位于所述至少一个深沟槽的壁上和壁外部，邻接所述远次集电极，且被掺杂以所述一种导电类型的掺杂剂；
掺杂填充材料，位于所述至少一个深沟槽中，且被掺杂以所述一种导电类型的掺杂剂；以及
位于所述掺杂填充材料上的金属接触件。
根据本发明的第二实施例，该半导体结构优选地包括位于所述至少一个深沟槽的壁上和壁内部的电介质层，其中所述电介质层和穿通区域与球形拓扑同胚，即通过连续的拉伸和弯曲，穿通区域可以被变换成球形。优选地，所述电介质层位于所述至少一个深沟槽的一侧上，而该穿通区域位于所述至少一个深沟槽的相对一侧上。
该半导体结构还可以进一步包括浅沟槽隔离，其中所述电介质层和穿通区域直接位于浅沟槽隔离下。
所述电介质层可以是氮化硅、氧化硅和氧氮化硅。所述电介质层可以被掺杂以所述一种导电类型的掺杂剂。所述电介质层可以选自硼硅玻璃(BSG)、磷硅玻璃(PSG)和砷硅玻璃(ASG)。
该半导体结构还可以进一步包括保护环区域，该保护环区域直接位于所述至少一个深沟槽下方并被掺杂以与所述一种导电类型相反的另一种导电类型的掺杂剂。
根据本发明的这两个实施例，半导体衬底优选地包括与远次集电极邻接的外延生长的半导体部分。次集电极优选地位于超过常规离子注入投影射程的深度，且更优选地位于从半导体衬底的顶表面测量约1.0微米至约8.0微米的范围，且更优选地位于2.0微米至5.0微米的范围。
根据本发明的这两个实施例，所述一种导电类型的掺杂剂可以是p型的，或可替换地是n型的。如果所述一种导电类型的掺杂剂是p型的，则另一种导电类型的掺杂剂是n型。如果所述一种导电类型的掺杂剂是n型的，则另一种导电类型的掺杂剂是p型的。
根据本发明，形成本发明的第一实施例的半导体结构的方法包括：
在半导体衬底中形成远次集电极，其中所述远次集电极被掺杂以一种导电类型的掺杂剂；
在所述半导体衬底中形成至少一个深沟槽，其中所述至少一个深沟槽邻接所述远次集电极；
在所述至少一个深沟槽的壁上和壁外部形成穿通区域，其中所述穿通区域被掺杂以所述一种导电类型的掺杂剂，且邻接所述远次集电极；以及
形成辅助穿通区域，其中所述辅助穿通区域被掺杂以所述一种导电类型的掺杂剂，接触所述半导体衬底的顶表面，并邻接所述至少一个深沟槽。
优选地，通过对初始半导体衬底的一部分进行离子注入，然后在初始半导体衬底上外延生长半导体材料，来形成半导体衬底中的远次集电极。
可以直接在所述至少一个深沟槽下方形成保护环区域，且该保护环区域被掺杂以与所述一种导电类型相反的另一种导电类型的掺杂剂。在这种情况下，穿通区域与圆环面拓扑同胚。
掺杂材料层可以沉积在所述至少一个深沟槽内部，其中掺杂材料层包含所述一种导电类型的掺杂剂，且来自于掺杂材料层的所述一种导电类型的掺杂剂可以在退火步骤中被驱入半导体衬底中。
可以在穿通区域上方和内部形成电介质层。穿通区域上方和内部的电介质层可以通过热氧化掺杂材料层形成。备选地，电介质层可以在去除掺杂材料层之后通过沉积形成。
此外，可以在电介质层围绕的容积中形成填充材料，且此后可以在填充材料之上形成浅沟槽隔离，其中所述浅沟槽隔离直接在所述电介质层和填充材料上形成。根据本发明的填充材料可以是掺杂的，也可以是不掺杂的。
可以在所述至少一个辅助穿通区域上形成金属接触件。
根据本发明，形成本发明的第二实施例的半导体结构的方法包括：
在半导体衬底中形成远次集电极，其中所述远集电极被掺杂以一种导电类型的掺杂剂；
在所述半导体衬底中形成至少一个深沟槽，其中所述至少一个深沟槽邻接远次集电极；
在所述至少一个深沟槽的壁上和壁外部形成穿通区域，其中所述穿通区域被掺杂以所述一种导电类型的掺杂剂，且邻接所述远次集电极；
在所述至少一个深沟槽中形成掺杂填充材料，且掺杂以所述一种导电类型的掺杂剂；以及
形成位于所述掺杂填充材料上的金属接触件。
优选地，通过对初始半导体衬底的一部分进行离子注入，然后在初始半导体衬底上外延生长半导体材料，形成半导体衬底中的远次集电极。
可以直接在所述至少一个深沟槽下形成保护环区域，且该保护环区域被掺杂以与所述一种导电类型相反的另一种导电类型的掺杂剂。
可以在穿通区域上方和内部形成电介质层，其中电介质层和穿通区域都与球形拓扑同胚。在这种情况下，可以使用光致抗蚀剂对所述电介质层进行光刻构图，且可以蚀刻电介质层的暴露部分。
此外，可以直接在所述电介质层和穿通区域之上形成浅沟槽隔离。
掺杂材料层可以选自硼硅玻璃(BSG)、磷硅玻璃(PSG)和砷硅玻璃(ASG)。备选地，掺杂材料层可以选自掺杂的多晶硅、掺杂的非晶硅、包含合金的掺杂多晶硅以及包含合金的掺杂非晶硅。穿通区域上方和内部的电介质层可以通过热氧化或氮化掺杂材料层形成。
附图说明
图1-3是根据本发明的第一和第二实施例的示例结构的按顺序的垂直截面图。
图4-10是根据本发明的第一实施例的示例结构的按顺序的垂直截面图。
图11-17是根据本发明的第二实施例的示例结构的按顺序的垂直截面图。
具体实施方式
如上所述，本发明涉及下面参考附图详细描述的具有远次集电极和基于深沟槽的远次集电极穿通件的半导体结构及其制造方法。
参考图1，示出了初始半导体衬底10的垂直截面图。根据本发明，光致抗蚀剂5被涂敷于初始半导体衬底10的顶表面且被光刻构图以在光致抗蚀剂5中限定开孔。对初始半导体衬底10的暴露部分进行离子注入以形成注入掺杂区域11。尽管图1示出了延伸到初始半导体衬底10的表面的注入掺杂区域11，初始半导体衬底10的表面之下的注入掺杂区域11的形成可以备选地根据在此明确预期的后续结构中的相应变化进行。
注入掺杂区域11的掺杂可以是p型或n型的。优选地，掺杂浓度为约1.0×1020/cm3至约5.0×1021/cm3，且优选地为约3.0×1020/cm3至约2.0×1021/cm3，以在注入掺杂区域11中获得典型地为约1.0×10-3Ω-cm量级或更小的低电阻率。
参考图2，然后去除已构图的光致抗蚀剂5。在诸如氢氟酸(HF)中的湿法蚀刻之类的适当的表面清洗之后，进行半导体材料的外延生长以形成外延生长的半导体部分20。由于在外延生长过程中半导体材料的添加，注入掺杂区域11被埋置在外延生长的半导体部分20之下以形成远次集电极12。由于形成具有低缺陷密度的外延生长的半导体部分20所需的典型的高温，注入掺杂区域11中的掺杂剂经历体扩散，且因此，图2中的远次集电极12的厚度典型地超过图1中的注入掺杂区域11的厚度。初始半导体衬底10和外延生长的半导体部分20共同地形成了半导体衬底24，其中嵌入了远次集电极12。
初始半导体衬底10和外延生长的半导体部分20可以包括相同或不同的半导体材料，只要这两种材料之间的晶格失配足够小以允许外延生长的半导体部分20在初始半导体衬底10上的外延生长。包括初始半导体衬底10和外延生长的半导体部分20中每一个的半导体材料的非限制示例可以是下面材料之一：硅、锗、硅-锗合金、硅碳合金、硅-锗-碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料以及其它化合物半导体材料。
初始半导体衬底10和外延生长的半导体部分20二者的掺杂浓度都足够低以防止经过半导体材料本身的高水平的漏电流。例如，在初始半导体衬底10和外延生长的半导体部分20中，掺杂浓度可以都低于5.0×1017/cm3，优选地，低于5.0×1016/cm3。
可选但优选地，垫(pad)层30被沉积在半导体衬底24上。垫层30可以包括氧化硅层、氮化硅层或氧化硅层和氮化硅层的叠层。
参考图3，通过涂敷和光刻构图光致抗蚀剂(未示出)并将光致抗蚀剂中的图案转移到可选的垫层30和半导体衬底24中，在半导体衬底24中形成至少一个深沟槽31。形成深度超过2.0微米的深沟槽的方法在现有技术中已知。深沟槽可以具有约2.0微米到约8.0微米的深度。所述至少一个深沟槽31的至少一个壁邻接远次集电极12，即，所述至少一个深沟槽31在对至少一个深沟槽31的蚀刻过程中与远次集电极12相交。
可选但优选地，可以通过注入与远次集电极12中的掺杂剂相反导电类型的掺杂剂，直接在所述至少一个深沟槽31下方形成保护环区域32。可以在去除用于深沟槽蚀刻的光致抗蚀剂之后进行离子注入，或优选地在去除该光致抗蚀剂之前进行离子注入，使得在离子注入过程中仅所述至少一个深沟槽31的底部被注入了掺杂剂。与远次集电极12或随后形成的穿通区域具有相反掺杂剂类型的保护环区域32提供了pn结，使得可以防止闩锁。保护环区域32中的掺杂剂浓度足够高，使得随后进行的掺杂剂从掺杂材料层的向外扩散不反转保护环区域32中的掺杂类型的极性。保护环区域32中的掺杂浓度为约1.0×1020/cm3至约5.0×1021/cm3，且优选地为约5.0×1020/cm3至约2.0×1020/cm3。
根据本发明的第一实施例，如图4所示，在所述至少一个深沟槽31的壁上沉积掺杂材料层50。如果存在可选的垫层30，掺杂材料层50也在可选的垫层30上沉积。掺杂材料层50内的掺杂剂与远次集电极12中的掺杂剂具有相同的导电类型。掺杂材料层50可以选自硼硅玻璃(BSG)、磷硅玻璃(PSG)和砷硅玻璃(ASG)。备选地，掺杂材料层可以选自掺杂的多晶硅、掺杂的非晶硅、包含合金的掺杂多晶硅以及包含合金的掺杂非晶硅。
参考图5，进行热退火以驱动掺杂剂从掺杂材料层50进入到半导体衬底24以形成穿通区域54。进行驱入式退火的方法在现有技术中已知。穿通区域54内的掺杂剂与远次集电极12中的掺杂剂的导电类型相同，而与保护环区域32中的掺杂剂的导电类型相反。穿通区域54中的峰值掺杂浓度为约1.0×1019/cm3至约1.0×1021/cm3，且优选地，为约5.0×1019/cm3至约5.0×1020/cm3，其中掺杂浓度从所述至少一个深沟槽31的中心沿径向递减。由于保护环区域32中的掺杂剂的足够高的掺杂水平，在驱入式退火之后保护环区域32维持相同类型的掺杂。
如果形成保护环区域32，根据本发明的第一实施例的穿通区域54可以具有渐缩柱体的形状，且因此可以与圆环面拓扑同胚，即，穿通区域可以通过连续的拉伸和弯曲而被变换成圆环面。如果不形成保护环区域32，根据本发明的第一实施例的穿通区域54可以具有杯子的形状，且因此，可以与球形拓扑同胚，即，穿通区域可以通过连续的拉伸和弯曲而被变换成球形。尽管本发明的说明提到了“穿通区域”54，但是本发明对于多个穿通区域54的实现是简单明了的且在此被明确预期。多个穿通区域54在需要时可以彼此邻接。
参考图6，在所述至少一个深沟槽31的壁上形成电介质层62。如果掺杂材料层50选自硼硅玻璃(BSG)、磷硅玻璃(PSG)和砷硅玻璃(ASG)，电介质层62可以是驱入式退火之后掺杂材料层50的剩余物。备选地，如果掺杂材料层50选自掺杂的多晶硅、掺杂的非晶硅、包含合金的掺杂多晶硅以及包含合金的掺杂非晶硅，那么在驱入式退火之后可以通过氧化或氮化掺杂材料层50来形成电介质层62。根据另一备选方法，可以例如在去除掺杂材料层50之后通过化学汽相沉积(CVD)或交替层沉积(ALD)来沉积电介质层62。电介质层62是不导电的绝缘体。
参考图7，填充材料64填充所述至少一个深沟槽31。填充材料64可以是掺杂或不掺杂的，且可以包括多晶硅、非晶硅、包含合金的多晶硅或包含合金的非晶硅。而且，填充材料64可以包括电介质材料，例如，氧化硅、氮化硅或氧氮化硅。填充材料64可以是导体或绝缘体。优选地，填充材料64具有共形阶梯覆盖，且在所述至少一个深沟槽31的中心处形成最小尺寸接合。
参考图8，通过蚀刻(例如湿法蚀刻或活性离子反应蚀刻(RIE))使填充材料64凹进，或通过化学机械抛光(CMP)使其平整化。如果存在可选的垫层30，可以用可选的垫层30作为蚀刻停止层或CMP停止层。此后，可以去除可选的垫层30。由于可选的垫层30中有限的厚度，包括一部分电介质层62和一部分填充材料64的柱子可以从半导体衬底24的表面突出。可以通过采用使电介质层62和填充材料64凹陷的活性离子蚀刻来减小和消除这种突出。
参考图9，通过常规方法，例如，通过光致抗蚀剂(未示出)的涂敷和光刻构图、在半导体衬底24中蚀刻浅沟槽、使用绝缘体填充浅沟槽并平整化所得的半导体结构的顶表面，形成浅沟槽隔离70。从半导体衬底24的顶表面看，可以只由遮蔽掩模和与浅沟槽隔离70结合的遮蔽掩模限定用于辅助穿通区域72的区域。辅助穿通区域72的深度由离子注入的能量和注入核素限定，且可以高于、低于或与浅蚀刻隔离70的底部一样高。辅助穿通区域72部分地重叠原始穿通区域54，或邻接排除了辅助穿通区域72和原始穿通区域54之间的重叠区域的减少的穿通区域54’(此后称为“穿通区域54’”)。辅助穿通区域72中的掺杂剂与远次集电极12的掺杂剂的导电类型相同。
此时可以通过对光致抗蚀剂(未示出)的适当构图和离子注入形成不同于辅助穿通区域72的掺杂区域74。例如，如果掺杂区域74在被所述至少一个深沟槽31围绕的外延生长的半导体部分20中形成且具有与远次集电极12的掺杂相反的掺杂类型，整体结构形成了PIN二极管。
参考图10，优选地在辅助穿通件72上形成金属接触件80。金属接触件80还可以在诸如掺杂区域74之类的其它结构上形成。金属接触件可以包括金属硅化物。此后，线中间(MOL，middle-of-line)电介质88被沉积和平整化，接着形成随后被填充以接触通路90的接触通路孔。金属布线92与接触通路90相连。
根据本发明的第二实施例，如图11所示，在所述至少一个深沟槽31的壁上沉积电介质层40。如果存在可选的垫层30，还在该可选的垫层30上形成电介质层40。电介质层40优选地阻挡掺杂剂的扩散。电介质层40可以包括氧化硅层、氮化硅层、氧氮化硅层或其叠层。优选地，电介质层40包括氮化硅层。
参考图12，光致抗蚀剂41被涂敷到半导体衬底24的顶表面且被构图，使得所述至少一个深沟槽31中每一个的仅一部分被光致抗蚀剂41遮蔽，而所述至少一个深沟槽31中每一个的剩余部分暴露。通过湿法蚀刻或通过活性离子蚀刻(RIE)蚀刻所述至少一个深沟槽31的暴露部分。优选地，该湿法蚀刻或活性离子蚀刻相对于半导体衬底24中的下面的半导体材料和可选的垫层30有选择性。
参考图13，光致抗蚀剂41被去除。如图13所示，掺杂材料层52被沉积在所述至少一个深沟槽31中且填充所述至少一个深沟槽31。掺杂材料层52是导体。如果存在可选的垫层30，在可选的垫层30上也沉积掺杂材料层52。掺杂材料层52中的掺杂剂与远次集电极12的掺杂剂的导电类型相同。掺杂材料层52可以选自掺杂的多晶硅、掺杂的非晶硅、包含合金的掺杂多晶硅以及包含合金的掺杂非晶硅。优选地，掺杂材料层52具有共形阶梯覆盖，且在所述至少一个深沟槽31的中心处形成最小尺寸接合。
参考图14，通过蚀刻(例如湿法蚀刻或活性离子反应蚀刻(RIE))使掺杂材料层52凹进，或通过化学机械抛光(CMP)使掺杂材料层52平整化，以形成掺杂填充材料52’。可以用电介质层40作为蚀刻停止层或CMP停止层。如果存在可选的垫层30，则也可以用可选的垫层30作为蚀刻停止层或CMP停止层。如图14所示，可以采用活性离子蚀刻以使掺杂填充材料52’的顶部凹陷到可选垫层30的顶表面之下。
进行热退火以将掺杂剂从掺杂材料层50驱入半导体层24，从而形成穿通区域54。因为所述至少一个深沟槽31的一侧具有不让掺杂剂扩散通过的电介质层40，仅所述至少一个深沟槽31的没有电介质层40的一侧允许掺杂剂的向外扩散。因此，仅在所述至少一个深沟槽31的一侧形成穿通区域54。穿通区域54中的掺杂剂与远次集电极12中的掺杂剂具有相同的导电类型，而与保护环区域32中的掺杂剂具有相反的导电类型。穿通区域54内的峰值掺杂浓度为约1.0×1019/cm3至约1.0×1021/cm3，且优选地，为约5.0×1019/cm3至约5.0×1020/cm3，其中掺杂浓度从所述至少一个深沟槽31的中心开始沿径向递减。由于保护环区域32中的掺杂剂的足够高的掺杂水平，驱入式退火之后，保护环区域32维持相同导电类型的掺杂。
因此，根据本发明的第二实施例的穿通区域54仅在所述至少一个深沟槽31的一侧形成，且可以具有沿着柱体的长度裂开的部分渐缩的柱体形状，且因此可以与球形拓扑同胚。尽管本发明提到“穿通区域54”，本发明对于多个穿通区域54的实现是简单明了的且在此被明确预期。多个穿通区域54在需要时可以彼此邻接。
参考图15，可以通过活性离子蚀刻(RIE)或优选地通过湿法蚀刻来去除电介质层40的半导体衬底24的顶表面上方的部分和可选的垫层30。
参考图16，通过常规方法，例如，通过光致抗蚀剂(未示出)的涂敷和光刻构图、在半导体衬底24中蚀刻浅沟槽、使用绝缘体填充浅沟槽并平整化所得的半导体结构的顶表面，形成浅沟槽隔离70。优选地，浅沟槽隔离70不覆盖所述至少一个深沟槽31的顶表面的部分，使得随后可以在其上形成金属接触件。
此时可以通过光致抗蚀剂的适当构图和离子注入形成不同于辅助穿通区域72的掺杂区域74。例如，如果掺杂区域74在被所述至少一个深沟槽31围绕的外延生长半导体部分20中形成且具有与远次集电极12的掺杂相反的掺杂类型，则整体结构形成了PIN二极管。
参考图17，优选地在掺杂填充材料52’上形成金属接触件80。金属接触件80还可以在诸如掺杂区域74之类的其它结构上形成。金属接触件可以包括金属硅化物。此后，线中间(MOL)电介质88被沉积和平整化，接着形成随后被填充以接触通路90的接触通路孔。金属布线92与接触通路90相连。
根据本发明的两个实施例，在形成了这样的导电路径，该导电路径从优选地埋置在比常规离子注入的投影射程深的位置的远次集电极12开始，穿过接触该远次集电极的穿通区域(54或54’)和可选地通过辅助穿通区域72，到达半导体衬底24表面上的金属接触件80。
尽管已经根据特定实施例描述了本发明，很明显，考虑上述描述，对于本领域技术人员而言，各种替换、修改和变化是显而易见的。因此，本发明意在包括落在本发明和所附权利要求的范围和精神内的所有这些替换、修改和改变。

Claims (20)

1.一种半导体结构，包括：
远次集电极，位于半导体衬底中且被掺杂以一种导电类型的掺杂剂；
至少一个深沟槽，位于所述半导体衬底中；
穿通区域，位于所述至少一个深沟槽的壁上和壁外部，邻接所述远次集电极，且被掺杂以所述一种导电类型的掺杂剂；以及
至少一个辅助穿通区域，位于所述穿通区域上，接触所述半导体衬底的顶表面，且被掺杂以所述一种导电类型的掺杂剂。
2.根据权利要求1的半导体结构，其中所述半导体衬底包括与所述远次集电极邻接的外延生长的半导体部分。
3.根据权利要求1的半导体结构，进一步包括保护环区域，该保护环区域直接位于所述至少一个深沟槽下方并被掺杂以另一种导电类型的掺杂剂，其中所述另一种导电类型与所述一种导电类型相反，且所述穿通区域与圆环面拓扑同胚。
4。根据权利要求1的半导体结构，进一步包括位于所述穿通区域上方和内部的电介质层。
5.根据权利要求4的半导体结构，进一步包括：
由所述电介质层围绕的填充材料；以及
所述填充材料之上的浅沟槽隔离，其中所述电介质层和所述填充材料直接位于所述浅沟槽隔离下方。
6.根据权利要求1的半导体结构，进一步包括位于所述至少一个辅助穿通区域上的金属接触件。
7.一种半导体结构，包括：
远次集电极，位于半导体衬底中且被掺杂以一种导电类型的掺杂剂；
至少一个深沟槽，位于所述半导体衬底中；
穿通区域，位于所述至少一个深沟槽的壁上和壁外部，邻接所述远次集电极，且被掺杂以所述一种导电类型的掺杂剂；
掺杂填充材料，位于所述至少一个深沟槽中，且被掺杂以所述一种导电类型的掺杂剂；以及
位于所述掺杂填充材料上的金属接触件。
8.根据权利要求7的半导体结构，其中所述半导体包括与所述远次集电极邻接的外延生长的半导体部分。
9.根据权利要求7的半导体结构，进一步包括保护环区域，该保护环区域直接位于所述至少一个深沟槽下方并被掺杂以另一种导电类型的掺杂剂，其中所述另一种导电类型与所述一种导电类型相反。
10.根据权利要求7的半导体结构，进一步包括位于所述至少一个深沟槽的所述壁上和壁内部的电介质层，其中所述电介质层和所述穿通区域都与球形拓扑同胚。
11.根据权利要求10的半导体结构，进一步包括浅沟槽隔离，其中所述电介质层和所述穿通区域直接位于所述浅沟槽隔离下方。
12.一种制造半导体结构的方法，包括：
在半导体衬底中形成远次集电极，其中所述远次集电极被掺杂以一种导电类型的掺杂剂；
在所述半导体衬底中形成至少一个深沟槽，其中所述至少一个深沟槽邻接所述远次集电极；
在所述至少一个深沟槽的壁上和壁外部形成穿通区域，其中所述穿通区域被掺杂以所述一种导电类型的掺杂剂，且邻接所述远次集电极；以及
形成辅助穿通区域，其中所述辅助穿通区域被掺杂以所述一种导电类型的掺杂剂，接触所述半导体衬底的顶表面，并邻接所述至少一个深沟槽。
13.根据权利要求12的方法，其中通过对初始半导体衬底的一部分进行离子注入，然后在所述初始半导体衬底上外延生长半导体材料，来形成所述半导体衬底中的所述远次集电极。
14.根据权利要求12的方法，进一步包括形成保护环区域，所述保护环区域直接位于所述至少一个深沟槽下方并被掺杂以另一种导电类型的掺杂剂，其中所述另一种导电类型与所述一种导电类型相反，且所述穿通区域与圆环面拓扑同胚。
15.根据权利要求12的方法，进一步包括在所述穿通区域上方和内部形成电介质层。
16.一种制造半导体结构的方法，包括：
在半导体衬底中形成远次集电极，其中所述远集电极被掺杂以一种导电类型的掺杂剂；
在所述半导体衬底中形成至少一个深沟槽，其中所述至少一个深沟槽邻接所述远次集电极；
在所述至少一个深沟槽的壁上和壁外部形成穿通区域，其中所述穿通区域被掺杂以所述一种导电类型的掺杂剂，且邻接所述远次集电极；
在所述至少一个深沟槽中形成掺杂填充材料，且掺杂以所述一种导电类型的掺杂剂；以及
形成位于所述掺杂填充材料上的金属接触件。
17.根据权利要求16的方法，通过对初始半导体衬底的一部分进行离子注入，然后在所述初始半导体衬底上外延生长半导体材料，来形成所述半导体衬底中的所述远次集电极。
18.根据权利要求16的方法，进一步包括形成保护环区域，所述保护环区域直接位于所述至少一个深沟槽下方且被掺杂以另一种导电类型的掺杂剂，其中所述另一种导电类型与所述一种导电类型相反。
19.根据权利要求16的方法，进一步包括形成位于所述至少一个深沟槽的所述壁上和壁内部的电介质层，其中所述电介质层和所述穿通区域都与球形拓扑同胚。
20.根据权利要求19的方法，进一步包括：
对所述电介质层进行光刻构图；以及
蚀刻所述电介质层的暴露部分。
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