KR20190019191A - 측면-확산 트렌치 플러그를 가지는 반도체 디바이스 - Google Patents

측면-확산 트렌치 플러그를 가지는 반도체 디바이스 Download PDF

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Abstract

반도체 디바이스 구조체는 제1 도펀트 타입을 포함하고 기판 베이스 표면을 가지는 기판 베이스를 가지는 기판, 상기 기판 베이스 표면 상에 배치되는 반도체 층-상기 반도체 층은 제2 도펀트 타입을 포함하고 상부 표면을 가짐-, 및 상기 반도체 층 내에 배치되는 반도체 플러그를 포함하는 반도체 플러그 어셈블리-상기 반도체 플러그는 상기 반도체 층의 상기 상부 표면으로부터 연장되고 상기 반도체 층의 두께와 적어도 동일한 깊이를 가지고, 상기 반도체 플러그는 제1 경계를 가지고, 상기 제1 경계는 상기 반도체 층 내에 형성되고, 제2 경계를 가지고, 상기 제2 경계는 상기 반도체 층 내에 형성되고 상기 제1 경계의 반대편에 배치되고, 상기 제1 경계 및 상기 제2 경계는 상기 기판 베이스의 상기 표면에 수직으로 연장됨-를 포함할 수 있다.

Description

측면-확산 트렌치 플러그를 가지는 반도체 디바이스
실시예들은 반도체 디바이스들의 분야에 관한 것으로, 보다 상세하게는 반도체 플러그 구조체들을 가지는 반도체 디바이스들에 관한 것이다.
반도체 기술에서, 디바이스들은 제1 도펀트 타입(dopant type)의 기판 베이스 및 제2 도펀트 타입의 기판 베이스(substrate base) 위에 형성(form)된 층을 포함하는 기판에 제조(fabricate)될 수 있다. 이 구조체는 트랜지스터들, 제너(Zener) 다이오드들, PN 다이오드들, 및 다른 알려진 디바이스들을 포함하는, 다양한 디바이스들을 제조하기 위한 편리한 템플릿을 제공한다. 주어진 반도체 기판에서, 다른 디바이스들이 기판에 제조될 수 있고, 서로 횡으로 이격(laterally spaced)될 수 있다. 알려진 반도체 디바이스들에서, 반도체 플러그들은 다른 디바이스들 사이의 접합 절연(junction isolation)을 제공하기 위하여, 또는 그 대신에 반도체 층(semiconductor layer)으로 연장되는 낮은 저항 구조체들을 제공하기 위하여 기판의 표면으로부터 형성될 수 있다.
알려진 공정에서, 반도체 플러그는 반도체 층의 상부에 배치된 산화물 또는 다른 절연체 층 내에 개구(opening)를 형성하고, 이어서 개구부를 통해 반도체 층에 도펀트 종(dopant species)을 도입(introducing)함으로써 형성될 수 있다. 이 공정 다음에, 접합 절연 플러그 구조체(junction isolation plug structure)와 같이, 제조될 디바이스 구조체들 형성하기 위해 도펀트 종을 목표 깊이(target depth)로 유도하기에 충분한 기간 동안 기판의 고온 가열을 포함하는 열 처리(thermal treatment(어닐링(annealing)))가 뒤 따른다. 반도체 플러그 구조를 형성하기 위한 이들 알려진 프로세싱 접근법의 문제점은 반도체 플러그 구조체들을 형성하기 위해 수반되는 상대적으로 높은 열 수지(thermal budget)이다. 더한 결점은 열 처리 동안의 측면 확산(lateral diffusion) 그리고 또한 채용될 수 있는 상대적으로 두꺼운 실리콘 층들로부터 야기되는 반도체 플러그 구조체들의 상대적으로 큰 횡폭(lateral width)이다. 일례로, 40 V 기술에 있어서, 알려진 접근법에서, N-타입 에피택셜 실리콘 층(epitaxial silicon layer)은 기판 베이스 상에 반도체 층으로서 성장될 수 있고, 에피택셜 실리콘 층의 두께는 7 μm이다. N-타입 에피택셜 실리콘 층에 접합 절연 구조체를 형성하기 위해, P-타입 도펀트의 반도체 플러그 구조체가 형성될 수 있다. 허용 가능한 절연 특성들을 생성하기 위한 적절한 깊이로 반도체 플러그 구조체를 형성하기 위해, 반도체 플러그 구조체의 결과적인 횡폭은 약 14 μm일 수 있다. 유사하게, 유사한 N-타입 반도체 층에서 낮은 저항의 N-타입 플러그 구조체를 형성하기 위해, 반도체 플러그 구조체의 결과적인 횡폭은 약 20 μm일 수 있다. 이러한 측면 디멘젼(lateral dimension)들은, 결국, 디바이스들을 서로 더 가깝게 배치하는 능력(ability)을 제한한다.
본 개선점들이 제공되는 것은 이들 및 다른 문제들과 관련된다.
예시적인 실시예는 개선된 반도체 플러그 구조체들과 관련되어 있다. 일 실시예에서, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스는 제1 도펀트 타입(dopant type)을 포함하고 기판 베이스 표면(substrate base surface)을 가지는 기판 베이스(substrate base)를 가지는 기판(surface); 상기 기판 베이스 표면 상에 배치되는 반도체 층(semiconductor layer)-상기 반도체 층은 제2 도펀트 타입을 포함하고 상부 표면(upper surface)을 가짐-; 및 상기 반도체 층 내에 배치되는 반도체 플러그(semiconductor plug)를 포함하는 반도체 플러그 어셈블리(semiconductor plug assembly)-상기 반도체 플러그는 상기 반도체 층의 상기 상부 표면으로부터 연장(extending)되고 상기 반도체 층의 두께와 적어도 동일한 깊이를 가지고, 상기 반도체 플러그는 제1 경계(boundary) 및 상기 제1 경계의 반대편에 배치되는(disposed opposite) 제2 경계를 가지고, 상기 제1 경계 및 상기 제2 경계는 상기 반도체 층 내에 형성되고, 상기 제1 경계 및 상기 제2 경계는 상기 기판 베이스 표면에 수직으로 연장됨-를 포함한다.
다른 실시예에서, 기판에 반도체 플러그를 형성하는 방법은 기판 베이스의 기판 베이스 표면 상에 반도체 층을 제공하는 단계-상기 기판 베이스는 제1 도펀트 타입을 포함하고, 상기 반도체 층은 제2 도펀트 타입을 포함함-; 상기 반도체 층 내에 트렌치(trench)를 에칭(etching)하는 단계-상기 트렌치는 제1 트렌치 측벽(trench sidewall) 및 제2 트렌치 측벽을 가지고, 상기 제1 트렌치 측벽 및 상기 제2 트렌치 측벽은, 각각, 상기 반도체 층과 함께, 제1 계면(interface) 및 제2 계면을 정의(define)함-; 상기 제1 트렌치 측벽과 상기 제2 트렌치 측벽을 따라 도펀트 층(dopant layer)을 형성하는 단계; 및 상기 기판을 어닐링(annealing)하는 단계-확산 영역(diffused region)이 형성되고, 상기 확산 영역은 제1 경계 및 제2 경계를 가지고, 상기 제1 경계 및 상기 제2 경계는 상기 제1 트렌치 측벽과 상기 제2 트렌치 측벽으로부터 상기 반도체 층 내에서 연장되고, 상기 제1 경계 및 상기 제2 경계는 상기 반도체 플러그와 상기 반도체 층 사이의 경계를 정의함-를 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른 기판을 도시하고;
도 1b는 본 발명의 실시예에 따른 반도체 디바이스 구조체를 도시하고;
도 1c는 본 발명의 실시예에 따른 다른 반도체 디바이스 구조체를 도시하고;
도 1d는 본 발명의 실시예에 따른 또 다른 반도체 디바이스 구조체를 도시하고;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 플러그를 형성하기 위한 예시적인 동작들을 도시하고;
도 3a 내지 도 3c는 본 실시예의 이점을 도시하는, 반도체 플러그 구조체들의 형성 시뮬레이션을 제공하고;
도 4는 본 발명의 다양한 실시예들에 따른 반도체 플러그 어셈블리에 대한 도펀트 프로파일들의 시뮬레이션을 도시하고;
도 5는 예시적인 프로세스 흐름을 도시한다.
이하, 예시적 실시예들이 도시된 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 실시예들은 여기서 설명된 실시예들에 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은 본 발명이 철저하고 완전할 수 있도록 제공되는 것이며, 실시예들의 범위를 당업자에게 완전히 전달할 것이다. 도면에서, 동일한 번호들은 동일한 구성들을 지칭한다.
다음의 상세한 설명 및/또는 청구범위에서, "(위)에(on)", "위에 있는(overlying)", "배치된(disposed on)"및 "위에(over)"라는 용어들은 다음의 상세한 설명 및 청구범위에서 이용될 수 있다. 또한, "(위)에", "위에 있는", "배치된" 및 "위에"는, 둘 이상의 구성들이 서로 직접 물리적으로 접촉(direct physical contact)함을 나타내기 위해 이용될 수 있다. 또한, "(위)에", "위에 있는", "배치된"및 위에라는 용어는 둘 이상의 구성들이 서로 직접 접촉하지 않을 수도 있음을 의미할 수 있다. 예를 들어, "위에"는 서로 접촉하지 않게 한 구성이 다른 구성 위에 있고 두 구성들 사이에 다른 구성 또는 구성들을 가질 수 있음을 의미할 수 있다. 더욱이, 청구된 주제의 범위가 이 관점에 국한되지는 것은 아니지만, "및/또는"이라는 용어는 "및"을 의미할 수도 있고, "또는"을 의미할 수도 있고, "배타적-논리합(exclusive-or)"을 의미할 수 있고, "하나"를 의미할 수도 있고, "전부가 아닌, 일부(some, but not all)"를 의미할 수도 있고, "(둘 중) 어느 것도 아님(neither)"을 의미할 수도 있고, 및/또는 "(둘 중) 전부(both)"를 의미할 수도 있다.
본 실시예들은 일반적으로 실리콘과 같은 반도체 기판에 형성(form)된 반도체 디바이스들에 관한 것이다. 다양한 실시예들은 특히 반도체 기판 베이스 상에 형성된 반도체 층에 기초한 반도체 디바이스들에 대한 디바이스 아키텍처, 성능 및 처리의 향상을 제공한다. 여기에 이용된 것처럼, "반도체 디바이스(semiconductor device)"라는 용어는 반도체 다이오드와 같은 단일 디바이스를 지칭할 수 있거나, 대안적으로 다른 디바이스들을 포함하는 디바이스들의 그룹을 지칭할 수 있으며, 디바이스들의 그룹은 실리콘 웨이퍼와 같은 동일한 기판 내에 위치될 수 있다 반도체 디바이스는 예를 들어 전기 회로에 배치된 디바이스들의 집합을 지칭할 수 있다. 반도체 디바이스는 또한 접합 절연 구조체들 또는 도전성 플러그들로 형성된 반도체 플러그들을 포함하는 수동 디바이스들 지칭할 수 있다. 게다가, "반도체 디바이스 구조체"라는 용어는, 예를 들어, 기판 내에 또는 기판의 일부 내에 배치된 반도체 디바이스 또는 반도체 디바이스들의 그룹을 지칭할 수 있다.
여기서 개시되는 실시예들에서, "기판(substrate)"은 달리 언급하지 않는 한 일반적으로 실리콘 웨이퍼와 같은 반도체 기판을 지칭한다. "기판"이라는 용어는 단결정 실리콘(monocrystalline silicon)으로 형성된 기판 베이스를 포함할 수 있고, 기판 베이스(substrate base), 산화물(oxides), 다른 절연체 영역(insulator region)들, 도핑된 영역(doped region)들, 금속성 접촉 영역(metallic contact region)들, 다결정 피처(polycrystalline feature)들 등에 배치된 반도체 층과 같은 다른 구성들을 포함할 수 있다 . "기판"이라는 용어는 기판의 기판 베이스만을 지칭할 수도 있으며, 다른 피처들이 기판 베이스 상에 배치될 수 있다.
이제 도 1a를 참조하면, 본 발명의 실시예들에 따른 기판(substrate, 100)이 도시되어 있다. 기판(100)은 단결정 실리콘과 같은 기판 베이스(102)를 포함한다. 기판 베이스(substrate base, 102)는 N-타입 도핑 또는 P-타입 도핑과 같은 제1 도펀트 타입(dopant type)으로 도핑될 수 있다. 다양한 실시예들에 따르면, 제1 도펀트 타입의 도핑 레벨은 1E17/cm3 내지 1E20/cm3의 범위일 수 있다. 실시예들은 이 문맥에 제한되지 않는다.
기판(100)은 기판 베이스(102) 상에 배치된 반도체 층(semiconductor layer, 104)을 더 포함할 수 있다. 도시된 것처럼, 반도체 층(104)은 반도체 층(104)의 상부 표면(upper surface, 109)에서 기판 베이스(102)와 반도체 층(104) 사이의 계면(interface, 120) 사이에서 연장(extending)된다. 다양한 실시예들에서 반도체 층(104)은 일부 예시에서 5 μm 내지 10 μm와 같은, 수 μm 내지 수십 μm의 h2로 도시된 것과 같은 층 두께를 가질 수 있다. 반도체 층(104)은 에피택셜 성장 공정(epitaxial growth process)들과 같은 알려진 공정들에 따라 형성될 수 있으며, 반도체 층(104)은 일반적으로 단결정(monocrystalline)이고 기판 베이스(102)의 하부 결정 구조체(underlying crystalline structure)와 일치하도록 정렬된 결정 구조체(crystalline structure)를 가진다. 이와 같이, 반도체 층(104)은 일반적으로 실리콘과 같은 기판 베이스(102)와 동일한 재료(material)로 구성되면서도, 도펀트로 채워질(populated) 수 있다. 다양한 실시예들에 따르면, 반도체 층(104)은 기판 베이스(102)에 이용되는 도펀트들을 위한 제1 도펀트 타입에 반대되는 제2 도펀트 타입으로 도핑될 수 있다. 예를 들어, 기판 베이스가 P-타입 도펀트를 포함하는 경우, 반도체 층은 N-타입 도펀트를 포함할 수 있다. 다양한 실시예들에 따르면, 반도체 층(104) 내의 제2 도펀트 타입의 도핑 레벨은 1E12/cm3 내지 1E17/cm3의 범위일 수 있다. 실시예들은 이 문맥에 제한되지 않는다. 이러한 방식으로, 기판 베이스(102) 및 반도체 층(104)은 다이오드 및 트랜지스터, 쇼트키(Schottky) 디바이스들, 도체들 등과 같은 P/N 접합부들("PN 접합부들")에 기초한 디바이스들을 포함하는 다양한 타입들의 디바이스들을 제조하기 위한 템플릿 또는 플랫폼으로 기능(serve)할 수 있다.
다양한 실시예들에서, 기판(100)은 반도체 플러그(semiconductor plug, 106)로 도시된 적어도 하나의 반도체 플러그로 구성된 반도체 플러그 어셈블리(semiconductor plug assembly)를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(106)는 접합 절연 디바이스 또는 구조체로서 기능할 수 있지만, 다른 실시예들에서 반도체 플러그는 예를 들어 직렬 저항을 낮추기 위한 도체로서 기능할 수 있다. 도 1a에 도시된 것처럼, 반도체 플러그(106)는 반도체 층(104) 내에 배치되고, 반도체 층(104)의 상부 표면(109)으로부터 반도체 층(104)으로 연장된다. 반도체 플러그(106)는 h1로 표시되는 깊이를 가지며, 깊이는 h2로 표시되는 반도체 층(104)의 층 두께와 적어도 동일하다. 도 1a의 특정 예시에서, 반도체 플러그(106)는 기판 베이스(102)로 연장되며, h1> h2이다.
본 발명의 실시예들에 따르면, 반도체 플러그(106)는 제1 경계(boundary, 110) 및 제2 경계(112)를 가지고, 제1 경계(110)는 반도체 층(104) 내에 형성되고, 제2 경계(112) 역시 반도체 층(104) 내에 형성되고, 제1 경계(110)의 반대편에 배치된다(disposed opposite). 제1 경계(110) 및 제2 경계(112)는 도시된 것처럼 반도체 플러그(106)와 반도체 층(104) 사이의 일반적인 경계(boundary)를 형성할 수 있다. 특히, 도 1a에 도시된 관점에서, 기판(100)의 단면이 도시되어 있고, 단면은 도시된 데카르트 좌표계(Cartesian coordinate system)에서 X-Z 평면에 평행하게 있다. 본 실시예들에 따르면, 제1 경계(110) 및 제2 경계(112)는 기판 베이스(102)의 기판 베이스 표면(substrate base surface)에 수직으로 연장될 수 있고, 기판 베이스 표면은 계면(120)으로 표시된다. 특히, 계면(120)은 X-Y 평면에 평행하게 있을 수 있고, 제1 경계(110) 및 제2 경계(112)는 X-Y 평면에 수직으로 연장된다. 여기서 이용된 것처럼 "수직(perpendicular)" 또는 "수직으로 연장(extend perpendicularly)"이란 용어들은 제1 경계(110)와 같은 제1 피처 및 계면(120)과 같은 제2 피처 간의 관계를 지칭할 수 있고, 제1 피처 사이에 형성되는 80도에서 100도이다. 예를 들어, 제1 경계(110) 및 제2 경계(112)가 계면(120)에 대해 90도로 연장되는 경우, 반도체 플러그(106)의 상부(upper part)를 향하는 폭(W1)은 반도체 플러그(106)의 하부(lower part)를 향하는 폭(W2)와 동일할 수 있다. 반도체 플러그(106)의 균일한 폭의 이러한 피처는 아래에서 상세히 설명되는 수많은 이점을 제공한다.
도 1a에 더 도시된 것처럼, 반도체 플러그(106)는 제1 트렌치 측벽(trench sidewall, 114) 및 제2 트렌치 측벽(116)을 가지는 트렌치(trench, 108)를 포함할 수 있으며, 제1 트렌치 측벽(114) 및 제2 트렌치 측벽(116)은, 각각, 반도체 층(104)과 함께, 제1 계면(interface) 및 제2 계면을 정의(define)한다. 아래에서 논의되는 것처럼, 트렌치(108)는 트렌치를 형성하기 위해 알려진 이방성 에칭 공정(anisotropic etch process)와 같은 에칭 공정에 기판(100)을 노출시킴으로써 형성될 수 있다. 예를 들어, 수직 트렌치(vertical trench)들을 형성하기 위한 반응성 이온 에칭(reactive ion etching, RIE)과 같은 알려진 에칭 공정의 능력(ability)은 트렌치(108)를 에칭하기 위해 이용될 수 있다. 이는 계면(120)에 의해 구체화되는 것과 같이, 트렌치(108)가 제1 트렌치 측벽(114) 및 제2 트렌치 측벽(116)이 기판 베이스 표면에 수직으로 연장됨을 의미하는 수직 측벽(vertical sidewall)들을 가지도록 할 수 있다. 그렇게 할 때, 아래에서 설명되는 것처럼 트렌치(108)의 제1 트렌치 측벽(114) 및 제2 트렌치 측벽(116)은 도펀트 종의 반도체 층(104) 내로의 확산을 위한 수직 계면(vertical interfaces)을 제공할 수 있다. 요약하면, 도펀트의 확산을 위한 이러한 기하학적 구조는 제1 경계(110) 및 제2 경계(112)에 의해 구체화되는 반도체 플러그(106)의 수직 경계들을 형성하는 능력을 용이하게 한다. 도 1a에 더 도시된 것처럼, 반도체 플러그(106)는 확산 영역(118)을 포함하고, 확산 영역(118)은 제1 트렌치 측벽(114)과 제2 트렌치 측벽(116)으로부터 반도체 층(104) 내에서 연장된다. 다시 말해, 확산 영역(118)은 반도체 층(104) 자체 내에 형성된다.
도 1a에 더 도시된 것처럼, 기판(100)은 표면 피처(surface feature, 107)를 포함할 수 있고, 표면 피처(107)는 상부 표면(109)에 또는 상부 표면(109) 근처에 배치될 수 있다. 표면 피처(107)는 일부 실시예들에서 절연체일 수 있거나 또는 다른 실시예들에서 도전성 재료(conductive material) 또는 반도체일 수 있다. 기판(100)에 도시된 다양한 특징들은 다른 특징과 함께 다양한 타입의 반도체 디바이스 구조체들을 형성할 수 있다.
특히, 아래에서 논의되는 것처럼, 다른 실시예들에서, 기판 플러그(106)는 기판 베이스(102), 반도체 층(104), 및 다른 피처들과 함께 다른 타입의 반도체 디바이스 구조체들을 형성할 수 있다. 본 발명의 일부 실시예들에 따르면, 반도체 플러그(106)는 기판 베이스(102)를 도핑하는데 이용된 것과 동일한 타입의 도펀트를 의미하는 제1 도펀트 타입으로 형성될 수 있다. 이러한 실시예에서, 반도체 플러그(106) 또는 유사한 반도체 플러그는 기판의 다른 영역들을 전기적으로 절연시키는(electrically isolate) 절연 디바이스(isolation device)로서 이용될 수 있다. 예를 들어, 반도체 소자 구조체는 전기적으로 서로 절연되어야 하는 다른 디바이스들이 형성되는 기판 내에 다수의 영역들을 포함할 수 있다. 이들 실시예들에 따른 반도체 디바이스 구조체는 제1 영역에 형성되는 제1 디바이스를 포함할 수 있고, 제1 디바이스는 적어도 부분적으로 반도체 층(104) 내에 배치된다. 반도체 디바이스 구조체는 제2 영역에 형성된 제2 디바이스를 더 포함할 수 있으며, 제2 디바이스는 적어도 부분적으로 반도체 층(104) 내에 배치되고, 제1 영역은 도 1A에 도시된 것처럼 X-Y 평면 내의 다른 위치에서 의미하는 제2 영역으로부터 측 면으로 변위된다(laterally displaced). 이러한 디바이스들의 예시는, 트랜지스터들, PN 다이오드들, 제너 다이오드들, 트랜션트 전압 억제(transient voltage suppression, TVS) 다이오드들, 및 쇼트키 다이오드들을 포함한다. 실시예들은 이 문맥에 제한되지 않는다. 반도체 플러그(106)는 제1 디바이스와 제2 디바이스 사이에 배치되고 제1 디바이스를 제2 디바이스로부터 전기적으로 절연시킬 수 있다.
도 1b는 본 발명의 실시예들에 따른 디바이스 구조체(140)로서 도시된 반도체 디바이스 구조체를 도시한다. 디바이스 구조체(140)는 도 1a와 관련하여 위에서 일반적으로 설명된 것처럼 기판 내에 형성될 수 있다. 디바이스 구조체(140)는 예를 들어 기판 베이스(102) 및 반도체 층(104)을 포함할 수 있다. 이 실시예의 디바이스 구조체(140)는 예시의 목적으로 반도체 플러그들(148)로 도시된 2개의 반도체 플러그들을 가지도록 배치된다. 다른 실시예에서, 디바이스 구조체는 제1 반도체 플러그 및 적어도 하나의 추가 반도체 플러그를 포함할 수 있다. 이 실시예에서, 반도체 플러그들(148)는 위에서 설명된 반도체 플러그(106)의 변형(variant)일 수 있고, 도 1a와 관련하여 설명된 것과 유사한 구조를 가질 수 있다. 반도체 플러그들(148)은 제1 도펀트 타입으로 형성될 수 있고, 기판 베이스(102) 또한 제1 도펀트 타입을 가지고 반도체 층(104)은 제2 도펀트 타입의 도펀트를 가지도록 형성된다. 디바이스 구조체(140)는 또한 표면 절연체 층(surface insulator layer, 146)을 포함할 수 있고, 표면 절연체 층(146) 내의 개구(opening)들은 반도체 층(104) 내에 피처들을 생성하기 위해 생성된다. 예시의 목적으로, 일 예시에서, 기판 베이스(102)는 1E19/cm3의P-타입 활성(active) 도펀트들의 캐리어 농도를 가지는 P-타입일 수 있고, 반도체 층(104)은 1E14/cm3의 N-타입 도펀트들의 활성 도펀트 농도를 가지는 저농도로 도핑된(lightly doped) N-타입일 수 있다. 다시 도 1a를 참조하면, 도 1b의 예시에서 반도체 플러그들(148)은 제1 도펀트 타입, 이 경우에 P-타입 반도체를 포함하기 때문에, PN 접합이 제1 경계(110) 및 제2 경계(112)에서 형성된다. 이 PN 접합은 도시된 것처럼 반도체 층(104)의 전체 두께를 통해 연장될 수 있다.
도 1b에 더 도시된 것처럼, 디바이스 구조체(140)는 좌측 반도체 플러그의 좌측의 제1 영역(143)에 배치된 구조체(142)를 포함할 수 있고, 좌측 반도체 플러그와 우측 반도체 플러그 사이의, 제1 영역(143)으로부터 측면으로 변위된 제2 영역(145)에 형성된 구조체(144)를 포함할 수 있다. 하나의 예시에서, 구조체(142)는 N-타입 도펀트들의 농도가 예를 들어 1E19/cm3인 고농도로 도핑된(heavily doped) N-타입 영역(N+)일 수 있다. 게다가, 구조체(144)는 예를 들어 P-타입 도펀트들의 농도가 1E19/cm3인 고농도로 도핑된 P-타입 영역(P+)일 수 있다. 또한 도 1b에는 매립 영역(buried region, 150)이 도시되어 있는데, 매립 영역(150)은 N-타입 도펀트들의 농도가 1E19/cm3인 고농도로 도핑된 N-타입 영역(N+)일 수 있다. 구조체(142)는 반도체 층(104)(N-영역) 및 기판 베이스(102)(P+ 영역)와 함께 제1 영역(143), 이 경우에는 제1 PIN 다이오드에 배치된 제1 디바이스를 형성할 수 있다. 구조체(144)는 반도체 층(104) 및 매립 영역(150)과 함께 제2 영역(145)에 제2 PIN 다이오드를 형성할 수 있고, 제2 PIN 다이오드의 극성(polarity)은 제1 영역(143)에 형성된 제1 PIN 다이오드의 반대이다. 제2 영역(145)은 또한 제너 다이오드를 포함할 수 있고, 제너 다이오드는 기판 베이스(102)인 고농도로 도핑된 P+ 영역 및 매립 영역(150)인 고농도로 도핑된 N+ 영역 사이에 형성된 PN 접합에 의해 형성된다. 따라서, 반도체 플러그(148)의 좌측 부재(member)는 제1 영역(143)에 형성된 제 1 PIN 다이오드를 제2 영역(145)에 형성된 제2 PIN 다이오드 및 제너 다이오드로부터 전기적으로 절연시킬 수 있다. 반도체 플러그들(148)은 반도체 층(104) 내로의 이방성 에칭에 의해 차례로 형성된 트렌치(108)로부터 형성될 수 있으므로, X-축을 따른 반도체 플러그들(148)의 폭(width)은 반도체 플러그들(148)의 높이(height) 또는 깊이(depth)와 독립적으로 제어될 수 있다(도 1a의 W2 및 h1 참조). 이러한 독립적인 제어는, 아래에서 보다 상세히 논의되는 것처럼, PN 플러그 구조체들을 형성하기 위한 알려진 기술에 의해 가능한 것보다 폭을 더 작은 값들로 스케일링될 수 있게 한다. 특히, 일부 실시예들에서 반도체 플러그들(148)은 X-Y 평면 내의 절연 링(isolation ring)과 같은 단일 플러그 구조체를 형성할 수 있다.
도 1c는 본 발명의 실시예들에 따른 디바이스 구조체(160)로서 도시된 반도체 디바이스 구조체를 도시한다. 디바이스 구조체(160)는 도 1a와 관련하여 위에서 일반적으로 설명된 것처럼 기판 내에 형성될 수 있다. 디바이스 구조체(160)는 예를 들어 기판 베이스(102) 및 반도체 층(104)을 포함할 수 있다. 이 실시예에서 디바이스 구조체(160)는 반도체 플러그(162)로 도시된 반도체 플러그를 가지도록 배치된다. 이 실시예에서, 반도체 플러그(162)는 위에서 설명된 반도체 플러그(106)의 변형일 수 있고, 도 1a와 관련하여 설명된 것과 유사한 구조를 가질 수 있다. 반도체 플러그(162)는 제2 도펀트 타입으로 형성될 수 있고, 기판 베이스(102)는 제1 도펀트 타입을 가지고 반도체 층(104)은 또한 제2 도펀트 타입의 도펀트를 가지도록 형성된다. 디바이스 구조체(160)는 또한 표면 절연체 층(146)을 포함할 수 있고, 표면 절연체 층(146) 내의 개구들은 반도체 층(104) 내에 피처들을 생성하기 위해 생성된다. 예시의 목적으로, 일 예시에서, 기판 베이스(102)는 1E19/cm3의P-타입 활성 도펀트들의 캐리어 농도를 가지는 P-타입일 수 있고, 반도체 층(104)은 1E14/cm3의 N-타입 도펀트들의 활성 도펀트 농도를 가지는 저농도로 도핑된 N-타입일 수 있다. 다시 도 1a를 참조하면, 도 1c의 예시에서 반도체 플러그(162)는 제2 도펀트 타입, 이 경우에 N-타입 도펀트들의 도펀트 농도가 1E19/cm3인 N+ 영역을 포함할 수 있다. 따라서, 반도체 플러그(162)는 디바이스 구조체(160)의 다른 영역들을 연결하는 전기적 커넥터(electrical connector)로서 이용될 수 있다
도 1d는 본 발명의 실시예에 따른 디바이스 구조체(180)로서 도시된 반도체 디바이스 구조체를 도시한다. 디바이스 구조체(180)는 도 1a와 관련하여 위에서 일반적으로 설명된 것처럼 기판 내에 형성될 수 있다. 디바이스 구조체(180)는 예를 들어 기판 베이스(102) 및 반도체 층(104)을 포함할 수 있다. 이 실시예의 디바이스 구조체(180)는 예시의 목적으로 반도체 플러그들(148)로 도시된 2개의 유사한 반도체 플러그들을 가지도록 배치된다. 이 실시예에서, 반도체 플러그들(148)은 위에서 설명된 반도체 플러그(106)의 변형일 수 있고, 도 1a와 관련하여 설명된 것과 유사한 구조를 가질 수 있다. 반도체 플러그들(148)은 제1 도펀트 타입으로 형성될 수 있고, 기판 베이스(102)는 또한 제1 도펀트 타입을 가지고 반도체 층(104)은 제2 도펀트 타입의 도펀트를 가지도록 형성된다. 디바이스 구조체(180)는 또한 위에서 논의된 것처럼 제2 타입의 도펀트를 가지는 반도체 플러그(162)를 포함할 수 있다. 이 경우 디바이스 구조체(180)는 다른 목적들을 위한 2개의 다른 타입의 반도체 플러그들을 결합할 수 있다. 각각의 타입의 반도체 플러그는 도 2a 내지 2f와 관련하여 아래에서 상세히 설명되는 것과 유사한 방식으로 형성될 수 있다.
도 2a 내지 2f는 본 발명의 실시예들에 따른 반도체 플러그를 형성하기 위한 예시적인 동작들을 도시한다. 도 2a에서, 앞서 논의된 반도체 층(104) 뿐만 아니라 기판 베이스(102)를 포함하는 기판(200)이 도시되어 있다. 기판(200)은 개구(203)를 가지는 층(202)을 더 포함한다. 표면 층은 당 업계에 알려진 임의의 통상적인 마스크 재료(mask material)과 같은 마스크 재료일 수 있다. 도 2a의 동작에서, 에칭 종(etching species, 204)은 개구(203)를 통해 기판(200)을 지향한다.
에칭 종(204)은 반응성 이온 에칭 재료(reactive ion etchant materials)와 같은 알려진 이온 에칭 조성물(ion etching composition)로 구성될 수 있다. 특히, 에칭 종(204)은 일반적으로 Z-방향을 따라 에칭을 생성하는 방식으로, 도시된 것처럼 이온 종이 Z-축을 따라 지향되는, 이방성 에칭 혼합물(anisotropic etching mixture)로서 제공될 수 있다. 이러한 방식으로, 캐비티(cavity) 또는 트렌치가 X-Y 평면 내의 개구(203)의 디멘젼(dimension)들와 유사하거나 동일한 디멘젼들을 가지는 기판에 생성될 수 있다. 기판(200)의 에칭은 트렌치가 기판 내의 목표 깊이(target depth)에 도달할 때까지 계속될 수 있다. 특히, 반도체 층(104) 내로 연장되는 트렌치가 형성되고, 트렌치는 아래에서 논의되는 것처럼 제1 트렌치 측벽 및 제2 트렌치 측벽을 가지며, 제1 트렌치 측벽 및 제2 트렌치 측벽은, 각각, 반도체 층(104)과 함께, 제1 계면과 제2 계면을 정의한다. 아래에서 더 논의되는 것처럼, 이 인터페이스는 도펀트를 반도체 층(104)으로 확산시키는데 이용될 수 있다.
이제 도 2b를 참조하면, 도 2a에 도시된 동작 후에, 기판(200) 내에 깊이 h3을 가지는 반도체 층(104)에 트렌치(206)가 형성된다. 이 예시에서, h3은 반도체 층(104)의 두께 h2보다 작을 수 있다. 특히, 다른 실시예에서, h3은 h2와 동일하거나 또는 h2보다 크고, 트렌치(206)는 기판 베이스(102) 내로 연장된다. 도 2b에 도시된 것처럼, 이방성 에칭의 결과로서, 트렌치(206)는 수직일 수 있고, 제1 트렌치 측벽(210) 및 제2 트렌치 측벽은, 계면(120)으로 도시된 것처럼, 기판 베이스 표면에 수직으로 연장되어, 폭 W2가 트렌치(206) 전체에 걸쳐 유지되는 결과가 된다. 다른 실시예에서, 트렌치(206)는 엄격하게 수직일 필요는 없고, 계면(120)에 대한 측벽 각도가 예를 들어 80도 내지 100 도인 측벽들을 가질 수 있다. 실시예들은 이 문맥에 제한되지 않는다.
이제 도 2c를 참조하면, 여기서 도펀트 층(208)으로 지칭되는, 층 또는 코팅이 제1 트렌치 측벽(210) 및 제2 트렌치 측벽(212)을 따라 형성되는 후속 동작이 도시되어 있다. 도시된 것처럼 도펀트 층(208)은 또한 기판(200)의 상부 표면 상에 형성될 수 있다. 도펀트 층(208)은 예를 들어 붕소(boron), 인(phosphorous), 비소(arsenic) 등과 같은 도펀트 종을 포함하는 증기(vapor) 또는 가스(gas)에 기판(200)을 노출시킴으로써 형성될 수 있다. 도펀트 층(208)은 도핑 종을 포함하는 응축된 고체(condensed solid)를 형성하기 위한 종을 포함하는 알려진 화학 기상 증착 공정(chemical vapor deposition process)을 이용하여 형성될 수 있다. 도펀트 층(208)은 트렌치(206)를 컨포멀하게(conformally) 코팅할 수 있으며, 트렌치(206)의 두께는 트렌치(206) 내에서 균일하다.
이제 도 2d를 참조하면, 층(202)가 제거된 후속 단계가 도시되어 있으며, 이 공정은 또한 도펀트 층(208)을 트렌치(206) 내에 남겨두고 상부 표면으로부터 도펀트 층(208)을 제거한다. 층(202)의 제거는, 바람직하게는 층(202)을 선택적으로 에칭하는 선택적 에천트(selective etchant)를 이용하는 것과 같은, 알려진 에칭 공정에 의해 달성된다.
이제 도 2e를 참조하면, 추가 동작이 수행된 후의 기판(200)의 후속 예시가 도시되어 있다. 특히, 확산 영역(220)이 형성되는 기판(200)의 어닐링에서의 구동 후의 기판(200)이 도시된다. 도 2e에 도시된 것처럼, 확산 영역(220)은 제1 트렌치 측벽(210) 및 제2 트렌치 측벽(212)으로부터 반도체 층(104) 내로 연장된다. 확산 영역(220)은 도펀트 층(208)으로부터의 도펀트 원자가 반도체 층 내로 확산된 반도체 층(104)의 부분을 나타낸다. 확산 영역 내의 도펀트 원자는 또한 전기적으로 활성일 수 있는데, 이는 도펀트 원자가 전자 도너(donor)들 또는 억셉터(acceptor)들을 생성하면서, 반도체 층(104) 내의 도펀트 사이트들 상에 존재한다는 것을 의미한다. 확산 영역(220)은 제1 경계(222) 및 제2 경계(224)에 의해 특성화(characterized)될 수 있으며, 제1 경계(222) 및 제2 경계(224)는, 계면(120)으로 도시된 것처럼, 기판 베이스 표면에 수직으로 연장된다. 유리하게는, 확산 영역(220)을 형성하기 위한 어닐링은 반도체 플러그를 형성하는데 이용되는 알려진 공정과 비교하여 더 낮은 열 수지(thermal budget)로 수행될 수 있다. 일부 실시예들에서, 어닐링 듀레이션(duration)이 (30 분) 내지 (120 분) 범위면서, 확산 영역(220)을 생성하기 위한 어닐링 온도는 (1000℃) 내지 (1200℃) 범위일 수 있고, 확산 영역(220)은 예를 들어 붕소를 이용하여 형성된 P-타입 영역이거나, 또는 인을 이용하여 형성된 N-타입 영역일 수 있다. 더욱 유리하게는, 트렌치(206)가 반도체 층(104) 내로 수직으로 연장되고, 도펀트 층(208)은 초기에 제1 트렌치 측벽(210) 및 제2 트렌치 측벽(212) 모두를 따라 연장(extend all along)되기 때문에, 따라서 확산 영역(220)은 기판(200) 내로 임의의 원하는 깊이까지 연장되도록 형성될 수 있다. 이 원하는 깊이는 도펀트 층(208)을 증착(deposit)하기 전에 트렌치(206)를 먼저 목표 깊이로 에칭함으로써 달성된다. 게다가, 도펀트 층(208)으로부터의 확산은 X-축에 평행한 제1 트렌치 측벽(210) 및 제2 트렌치 측벽(212)을 가로질러 균일하게 발생하기 때문에, 확산 영역(220)의 제1 경계(222) 및 제2 경계(224)는 도시된 것처럼 수직 방식이다. 따라서, 확산 영역의 폭(W4)은 h3의 값에 관계없이 일정한 값으로 유지될 수 있다. 특히, 도펀트 층(208)으로부터 도펀트 종의 확산이 트렌치(206)의 하부 표면으로부터 발생할 수도 있기 때문에, 확산 영역(220)의 높이(h4)는 높이(h3)을 초과할 수 있다. 이 예시에서, 확산 영역(220)은, 계면(120)으로 도시된 것처럼, 기판 베이스 표면 아래(below)로 연장될 수 있다.
도 2f를 참조하면, 트렌치(206) 내에 충전 재료(226)를 증착한 후의 후속 단계가 도시되어 있다. 다양한 실시예에서, 충전 재료(226)는 다른 기술의 화학 기상 증착에 의해 증착된 폴리실리콘 재료(polysilicon material)일 수 있다. 특히, 충전 재료(226)가 트렌치(206)에 증착된 후에, 상부 표면(109)과 같은 원하지 않는 표면으로부터 임의의 충전 재료를 제거하기 위해(planarization) 평탄화 단계가 수행될 수 있다.
도 3a 내지 도 3c는 본 실시예의 이점을 도시하는, 반도체 플러그 구조체들의 형성 시뮬레이션을 제공한다. 도 3a에서, 기판 베이스(302)가 도시되어 있고, 기판 베이스는 P-타입 실리콘일 수 있다. N-타입 실리콘으로 구성된, 5.5 μm 두께의 반도체 층(310)이 기판 베이스(302) 상에 배치된다. 산화물 층(oxide layer, 304)은 산화물 층(304)의 개구를 포함하여 반도체 층(310)의 상부 표면 상에 제공된다. 도 3a는 도핑 영역(doped region, 308)이 붕소로 만들어 질 수 있는, 도핑 영역(308)의 주입(implantation) 후의 예시를 도시한다. 이제 도 3B를 참조하면, 기판 베이스(302)를 의미하는 P-타입 영역에 접촉하는 충분한 깊이로 도펀트들을 유도하기 위해 도핑 영역(308)으로부터 도펀트들을 확산시키는 알려진 어닐링 공정이 수행된 후의 시나리오가 도시되어 있다. 어닐링 시간은 60 분이고 어닐링 온도는 1150 ℃이다. 이러한 방식으로, 도핑 영역(308)으로부터의 도펀트의 확산으로부터 형성된 반도체 플러그 영역(312), 및 기판 베이스(302)를 포함하는, P-타입 영역(314)이 형성된다. 어닐링 동안 기판 베이스(302)로부터의 P-타입 도펀트들의 확산으로 인해 P-타입 영역(314)의 수평 표면(horizontal surface, 316) 기판 베이스 표면(318) 위에 놓일(lie) 수 있다. 이것은 알려진 기술에 따른 열 수지를 이용할 때 특히 두드러질 수 있다. 이 경우 수평면(316)은 기판 베이스 표면(318)으로부터 1.5 μm 이격되어(shifted) 있다. 또한, 반도체 플러그 영역(312)의 폭(W5)은 약 12 μm이다.
이제 도 3c를 참조하면, 본 실시예의 기술에 따른 형성 후의 반도체 플러그의 구조체가 도시되어 있다. 특히 도 3c의 수평 길이 스케일(X-축을 따라)은 도 3b의 것과 다르다. 이 예시에서, 반도체 플러그(330)는 도 2a 내지 2f와 관련하여 위에서 개시된 기술에 따라 형성된다. 반도체 플러그(330)는 수직 경계(vertical boundary, 332) 및 수직 경계(334)가 형성되는, 충전 영역(fill region, 322) 및 확산 영역(336)을 포함한다. 충전 영역(322)은 기판 베이스(302)와 반도체 층(320) 사이의 계면(328) 아래의 지점까지 에칭에 의해 미리 형성된 트렌치로부터 형성될 수 있다. 후속 어닐링은 수직 경계(332) 및 수직 경계(334)의 형성을 야기한다. 이러한 접근법은 반도체 층(320)과 반도체 층(310)의 두께가 동일하더라도 더 좁은 반도체 플러그가 형성되게 할 수 있다. 이 예시에서, 폭(W6)은 약 4.5 μm이다. 본 발명의 다양한 실시예에서, 반도체 플러그는 제1 경계와 제2 경계 사이에 4 μm 내지 10 μm 사이의, 특히 실시예들에서는 3 μm 내지 6 μm 사이의 플러그 폭(plug width)을 가질 수 있다. 실시예들은 이 문맥에 제한되지 않는다. 따라서, PN 접합 분리 구조체로서 기능하는 반도체 플러그는 종래의 접근법에 의해 달성되는 것보다 훨씬 좁은 폭을 갖도록 형성될 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 반도체 플러그 어셈블리에 대한 도펀트 프로파일들의 시뮬레이션을 도시한다. 기판 베이스(402) 및 기판 베이스 (402)상에 형성된 반도체 층(408)을 가지는 기판(400)이 도시된다. 도시된 실시예에서, 반도체 플러그 어셈블리(406)는 반도체 층(408)에 형성된다. 반도체 플러그 어셈블리(406)는 하나 이상의 반도체 플러그들(410)을 포함할 수 있다. 도시된 시뮬레이션에서, 반도체 플러그 어셈블리(406)는 적어도 5개의 반도체 플러그들(410)들 포함하며, 반도체 플러그들(410)은 기판(400)의 상부 표면 상에 형성된 산화물 층(404)으로부터 기판 베이스(402)로 연장된다. 본 발명의 실시예에 따르면, 반도체 플러그(410)는 전기 커넥터로서 이용되어, 낮은 저항 경로를 제공할 수 있다. 도 4에 도시된 것처럼, 주어진 반도체 플러그는 트렌치(412)로부터의 도펀트의 확산에 의해, 반도체 층(408)에 균일한 도핑을 제공할 수 있다. 반도체 플러그 어셈블리(406)가, 도 4에 도시된 것처럼, 복수의 반도체 플러그를 포함하는 실시예들에서, 보다 낮은 직렬 저항을 제공하는, 균일하게 도핑된 영역이 형성된다.
도 5는 본 발명의 실시예에 따른 예시적인 프로세스 흐름(500)을 도시한다. 블록(502)에서 반도체 층에서 이방성 에칭이 수행된다. 기판 층은 기판의 기판 베이스 상에 배치될 수 있다. 이방성 에칭은 반도체 층의 상부 표면 상에 형성된 마스크를 이용하여 수행될 수 있으며, 마스크는 반도체 층을 노출시키는 개구를 포함한다. 따라서, 이방성 에칭은 기판 내의 목표 깊이까지 연장되는 측벽을 가지는 트렌치를 형성할 수 있다. 일부 실시예에서, 트렌치 측벽은 제1 트렌치 측벽 및 제1 트렌치 측벽의 반대편의(opposite) 제2 트렌치 측벽을 포함할 수 있고, 제1 트렌치 측벽 및 제2 트렌치 측벽은 기판 베이스의 기판 베이스 표면에 수직으로 연장된다.
블록(504)에서, 도펀트 층이 트렌치 측벽 상에 증착된다. 다양한 실시예들에서, 도펀트 층은 화학 기상 증착 또는 다른 기술에 의해 증착될 수 있다. 다른 실시예들에서 도펀트 층은 P-타입 도펀트 또는 N-타입 도펀트를 포함할 수 있다. 블록(506)에서, 마스크 재료는 기판으로부터 제거된다. 마스크의 제거는 또한 마스크 상에 배치된 도펀트 층의 임의의 부분을 제거할 수 있다.
블록(508)에서, 도펀트 주입(drive-in) 어닐링 동작이 수행되고, 도펀트 층의 도펀트가 트렌치 측벽들을 통해 반도체 층 내로 확산된다. 블록(510)에서, 예를 들어 폴리실리콘(polysilicon) 또는 도핑된 폴리실리콘(doped polysilicon)으로 트렌치를 충전하기 위해 트렌치 충전 동작이 수행된다. 예를 들어, P-타입 도펀트 층을 형성하기 위한 도펀트 주입을 위해, 도펀트 주입 어닐링이 수행된 후, 붕소-도핑 폴리실리콘(boron-doped polysilicon)이 증착될 수 있으며, N-타입 도펀트 층을 형성하기 위한 도펀트 주입을 위해, 도펀트 주입 어닐링이 수행된 후에, 인-도핑 폴리실리콘(phosphorous-doped polysilicon)이 증착될 수 있다. 실시예들은 이 문맥에 제한되지 않는다. 도핑되지 않은 폴리실리콘이 이용될 수 있는 반면에, 도핑된 폴리실리콘의 이용은 결과 디바이스에서 디바이스 저항을 낮추는 것을 돕는다.
본 실시예들이 특정 실시예들을 참조하여 개시되었지만, 첨부된 청구범위에 정의된 것처럼, 본 발명의 영역 및 범위를 벗어나지 않고 설명된 실시예들에 대한 수많은 수정들, 대체들 및 변경들이 가능하다. 따라서, 본 실시예들은 설명된 실시예들에 한정되지 않으며, 이하의 청구범위의 표현 및 그 균등물들에 의해 정의된 전체 범위를 가지는 것이 의도된다.

Claims (17)

  1. 반도체 디바이스 구조체에 있어서,
    제1 도펀트 타입을 포함하고 기판 베이스 표면을 가지는 기판 베이스를 가지는 기판;
    상기 기판 베이스 표면 상에 배치되는 반도체 층-상기 반도체 층은 제2 도펀트 타입을 포함하고 상부 표면을 가짐-; 및
    상기 반도체 층 내에 배치되는 반도체 플러그를 포함하는 반도체 플러그 어셈블리-상기 반도체 플러그는 상기 반도체 층의 상기 상부 표면으로부터 연장되고 상기 반도체 층의 두께와 적어도 동일한 깊이를 가지고, 상기 반도체 플러그는 제1 경계 및 상기 제1 경계의 반대편에 배치되는 제2 경계를 가지고, 상기 제1 경계 및 상기 제2 경계는 상기 반도체 층 내에 형성되고, 상기 제1 경계 및 상기 제2 경계는 상기 기판 베이스 표면에 수직으로 연장됨-
    를 포함하는 반도체 디바이스 구조체.
  2. 제1항에 있어서,
    상기 반도체 플러그는 상기 제1 도펀트 타입을 포함하고,
    상기 반도체 디바이스는,
    제1 영역에 형성되고, 적어도 부분적으로 상기 반도체 층 내에 있는 제1 디바이스; 및
    제2 영역에 형성되고, 적어도 부분적으로 상기 반도체 층 내에 있는 제2 디바이스-상기 제1 영역은 상기 제2 영역으로부터 측면으로 변위됨-
    를 더 포함하고,
    상기 반도체 플러그는,
    상기 제1 디바이스와 상기 제2 디바이스 사이에 배치되고,
    상기 제1 디바이스를 상기 제2 디바이스로부터 전기적으로 절연시키는
    반도체 디바이스 구조체.
  3. 제1항에 있어서,
    상기 반도체 플러그는 상기 제2 도펀트 타입을 포함하고,
    상기 반도체 층은 상기 제2 도펀트 타입의 제1 농도를 가지고,
    상기 반도체 플러그는 상기 제2 도펀트 타입의 제2 농도를 가지고,
    상기 제2 농도는 제1 농도보다 큰
    반도체 디바이스 구조체.
  4. 제1항에 있어서,
    상기 반도체 플러그는,
    제1 트렌치 측벽 및 제2 트렌치 측벽을 가지는 트렌치-상기 제1 트렌치 측벽 및 상기 제2 트렌치 측벽은, 각각, 상기 반도체 층과 함께, 제1 계면 및 제2 계면을 정의하고, 상기 제1 트렌치 측벽 및 상기 제2 트렌치 측벽은 상기 기판 베이스 표면에 수직으로 연장됨-; 및
    상기 제1 트렌치 측벽과 상기 제2 트렌치 측벽으로부터 상기 반도체 층 내에서 연장되는 확산 영역
    을 포함하고,
    상기 제1 경계 및 상기 제2 경계는 상기 반도체 플러그와 상기 반도체 층 사이의 경계를 정의하는
    반도체 디바이스 구조체.
  5. 제4항에 있어서,
    상기 트렌치는 충전 재료로 채워지는, 반도체 디바이스 구조체.
  6. 제5항에 있어서,
    상기 충전 재료는 폴리실리콘 또는 도핑된 폴리실리콘인, 반도체 디바이스 구조체.
  7. 제1항에 있어서,
    상기 반도체 플러그는 제1 경계와 제2 경계 사이에 3 μm 내지 6 μm의 플러그 폭을 가지는, 반도체 디바이스 구조체.
  8. 제1항에 있어서,
    상기 반도체 플러그 어셈블리는 적어도 하나의 추가 반도체 플러그를 포함하고,
    상기 반도체 플러그는 제1 반도체 플러그를 포함하고,
    상기 적어도 하나의 추가 반도체 플러그는 상기 제1 반도체 플러그에 인접하여 배치되고,
    상기 반도체 플러그 어셈블리는 상기 제2 타입의 도펀트를 포함하는
    반도체 디바이스 구조체.
  9. 제2항에 있어서,
    상기 반도체 플러그는 제1 반도체 플러그를 포함하고,
    상기 반도체 플러그 어셈블리는 상기 제2 도펀트 타입을 포함하는 제2 반도체 플러그-상기 반도체 층은 상기 제2 도펀트 타입의 제1 농도를 가지고, 상기 제2 반도체 플러그는 제2 도펀트 타입의 제2 농도를 가지고, 상기 제2 농도는 상기 제1 농도보다 큼-를 더 포함하고,
    상기 제2 반도체 플러그는 상기 제1 영역 내에 형성되는
    반도체 디바이스 구조체.
  10. 기판에 반도체 플러그를 형성하는 방법에 있어서,
    기판 베이스의 기판 베이스 표면 상에 반도체 층을 제공하는 단계-상기 기판 베이스는 제1 도펀트 타입을 포함하고, 상기 반도체 층은 제2 도펀트 타입을 포함함-;
    상기 반도체 층 내에 트렌치를 에칭하는 단계-상기 트렌치는 제1 트렌치 측벽 및 제2 트렌치 측벽을 가지고, 상기 제1 트렌치 측벽 및 상기 제2 트렌치 측벽은, 각각, 상기 반도체 층과 함께, 제1 계면 및 제2 계면을 정의함-;
    상기 제1 트렌치 측벽과 상기 제2 트렌치 측벽을 따라 도펀트 층을 형성하는 단계; 및
    상기 기판을 어닐링하는 단계-확산 영역이 형성되고, 상기 확산 영역은 제1 경계 및 제2 경계를 가지고, 상기 제1 경계 및 상기 제2 경계는 상기 제1 트렌치 측벽과 상기 제2 트렌치 측벽으로부터 상기 반도체 층 내에서 연장되고, 상기 제1 경계 및 상기 제2 경계는 상기 반도체 플러그와 상기 반도체 층 사이의 경계를 정의함-
    를 포함하는 기판에 반도체 플러그를 형성하는 방법.
  11. 제10항에 있어서,
    상기 반도체 플러그는 상기 제1 도펀트 타입을 포함하고,
    상기 기판에 반도체 플러그를 형성하는 방법은,
    상기 기판의 제1 영역에 제1 디바이스를 제공하는 단계-상기 제1 디바이스는 적어도 부분적으로 상기 반도체 층 내에 배치됨-; 및
    상기 기판의 제2 영역에 제2 디바이스를 제공하는 단계-상기 제2 디바이스는 적어도 부분적으로 상기 반도체 층 내에 배치되고, 상기 제1 영역은 상기 제2 영역으로부터 측면으로 변위되고, 상기 반도체 플러그는 상기 제1 디바이스와 상기 제2 디바이스 사이에 배치되고 상기 제1 디바이스를 상기 제2 디바이스로부터 전기적으로 절연시킴-
    를 더 포함하는 기판에 반도체 플러그를 형성하는 방법.
  12. 제10항에 있어서,
    상기 반도체 플러그는 상기 제2 도펀트 타입을 포함하고,
    상기 반도체 층은 상기 제2 도펀트 타입의 제1 농도를 가지고,
    상기 반도체 플러그는 상기 제2 도펀트 타입의 제2 농도를 가지고,
    상기 제2 농도는 상기 제1 농도보다 큰
    기판에 반도체 플러그를 형성하는 방법.
  13. 제10항에 있어서,
    상기 도펀트 층을 형성하는 단계 이후에, 상기 트렌치를 충전 재료로 채우는 단계
    를 더 포함하는 기판에 반도체 플러그를 형성하는 방법.
  14. 제13항에 있어서,
    상기 충전 재료는 폴리실리콘 또는 도핑된 실리콘인, 기판에 반도체 플러그를 형성하는 방법.
  15. 제10항에 있어서,
    상기 반도체 플러그는 제1 경계와 제2 경계 사이에 3 μm 내지 6 μm의 플러그 폭을 가지는, 기판에 반도체 플러그를 형성하는 방법
  16. 제10항에 있어서,
    상기 반도체 플러그는 제1 반도체 플러그를 포함하고,
    상기 기판에 반도체 플러그를 형성하는 방법은,
    반도체 플러그 어셈블리를 형성하도록 상기 제1 반도체 플러그에 인접하여 적어도 하나의 추가 반도체 플러그를 형성하는 단계-상기 반도체 플러그 어셈블리는 상기 제2 도펀트 타입을 포함함-
    를 더 포함하는 기판에 반도체 플러그를 형성하는 방법
  17. 제11항에 있어서,
    상기 반도체 플러그는 제1 도펀트 타입을 포함하고 제1 영역 내에 형성되는 제1 반도체 플러그를 포함하고,
    상기 기판에 반도체 플러그를 형성하는 방법은,
    상기 제2 도펀트 타입을 포함하는 제2 반도체 플러그를 형성하는 단계-상기 반도체 층은 상기 제2 도펀트 타입의 제1 농도를 가지고, 상기 제2 반도체 플러그는 상기 제2 도펀트 타입의 제2 농도를 가지고, 상기 제2 농도는 상기 제1 농도보다 크고, 상기 제2 반도체 플러그는 제2 영역 내에 형성되고, 상기 제2 영역은 제1 영역으로부터 측면으로 변위됨-
    를 더 포함하는 기판에 반도체 플러그를 형성하는 방법.
KR1020197001871A 2016-06-23 2017-05-26 측면-확산 트렌치 플러그를 가지는 반도체 디바이스 KR102215893B1 (ko)

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