JP5546740B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5546740B2 JP5546740B2 JP2008135514A JP2008135514A JP5546740B2 JP 5546740 B2 JP5546740 B2 JP 5546740B2 JP 2008135514 A JP2008135514 A JP 2008135514A JP 2008135514 A JP2008135514 A JP 2008135514A JP 5546740 B2 JP5546740 B2 JP 5546740B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- insulating film
- film
- floating gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 123
- 239000010408 film Substances 0.000 claims description 282
- 239000010410 layer Substances 0.000 claims description 72
- 239000010409 thin film Substances 0.000 claims description 44
- 239000002344 surface layer Substances 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 description 93
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 50
- 229920005591 polysilicon Polymers 0.000 description 50
- 238000004519 manufacturing process Methods 0.000 description 27
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
図12は、従来のEEPROMの模式的な平面図である。図13は、図12に示すEEPROMを切断線XIII−XIIIで切断したときの模式的な断面図である。
EEPROM121は、X方向およびこれと直交するY方向にマトリクス状に配列された複数のメモリセルを備えている。各メモリセルは、P型のシリコン基板122の表層部にX方向に間隔を空けて形成されたN型の第1拡散領域123、第2拡散領域124および第3拡散領域125を備えている。シリコン基板122上には、第1絶縁膜が積層されている。そして、各メモリセルは、第1絶縁膜上に形成されたフローティングゲート126およびセレクトゲート127を備えている。フローティングゲート126は、平面視において、第1拡散領域123と第2拡散領域124とに跨るように形成されている。フローティングゲート126上には、第2絶縁膜128を介して、コントロールゲート129が設けられている。コントロールゲート129は、フローティングゲート126の上面および側面を覆うように形成されている。また、第2拡散領域124とフローティングゲート126とが対向する位置には、第1絶縁膜が部分的に薄くされることにより、平面視略矩形状のトンネルウィンドウ(トンネル絶縁膜)130が形成されている。一方、セレクトゲート127は、平面視において、第2拡散領域124と第3拡散領域125とに跨るように形成されている。
そこで、本発明の目的は、セルサイズのさらなる縮小を図ることができる、半導体装置を提供することである。
また、第1厚膜部は、ドレイン領域と接している。これにより、FNトンネルを生じさせる薄膜部のサイズが縮小されるので、フローティングゲートからの所望しない電荷抜けの発生を抑制することができる。
請求項3に記載の発明は、前記コントロールゲートは、前記フローティングゲートの前記上端よりも上方に突出するように形成されている、請求項1または2に記載の半導体装置である。
請求項4に記載の発明は、前記フローティングゲート、前記第2絶縁膜、および前記コントロールゲートの各上面が面一をなしている、請求項1または2に記載の半導体装置である。
図1は、第1参考例に係る半導体装置の模式的な平面図である。図2は、図1に示す半導体装置を切断線II−IIで切断したときの模式的な断面図である。
半導体装置1は、X方向およびこれと直交するY方向にマトリクス状に配列された複数のメモリセルで構成されるEEPROMである。
半導体層2の表層部には、複数の第1拡散領域3がX方向に等間隔を空けて形成されている。各第1拡散領域3は、N型不純物が拡散したN型拡散領域であり、それぞれY方向にライン状に延びている。
各第1拡散領域3のX方向の両側には、複数のメモリセル領域がY方向に並べて設定されている。各メモリセル領域は、半導体層2の表層部に形成されるフィールド酸化膜4により、第1拡散領域3に向けて開放される平面視コ字状(第1拡散領域3側に開放端が配置される平面視コ字状)に取り囲まれ、そのX方向に隣接するメモリセル領域と電気的に分離されている。
また、各メモリセル領域において、半導体層2の表層部には、N型の第2拡散領域6および第3拡散領域7が形成されている。第2拡散領域6は、トレンチ5に対して第1拡散領域3と反対側に形成され、トレンチ5のX方向の他方側面に接している。第3拡散領域7は、第2拡散領域6に対してトレンチ5と反対側に、第2拡散領域6と間隔を空けて形成されている。
第3絶縁膜14上には、第2拡散領域6と第3拡散領域7との間に対向する位置に、ドープトポリシリコンからなるセレクトゲート15が形成されている。セレクトゲート15は、平面視において、第2拡散領域6および第3拡散領域7とX方向にオーバラップしている。言い換えれば、セレクトゲート15は、そのX方向の両端部がそれぞれ第2拡散領域6および第3拡散領域7と対向している。セレクトゲート15の周囲には、窒化シリコンまたは酸化シリコンからなるサイドウォール16が形成されている。
第1拡散領域3ならびに各メモリセル領域に設けられる第2拡散領域6、第1絶縁膜8、フローティングゲート11、第2絶縁膜12およびコントロールゲート13は、各メモリセルのメモリトランジスタ17を構成する。第1拡散領域3および第2拡散領域6は、それぞれメモリトランジスタ17のソース領域およびドレイン領域として機能する。また、各メモリセル領域に設けられる第2拡散領域6、第3拡散領域7、第3絶縁膜14およびセレクトゲート15は、各メモリセルのセレクトトランジスタ18を構成する。第2拡散領域6および第3拡散領域7は、それぞれセレクトトランジスタ18のソース領域およびドレイン領域として機能する。すなわち、各メモリセルは、1つのメモリトランジスタ17と、1つのセレクトトランジスタ18とを備えている。
第3絶縁膜14、セレクトゲート15およびサイドウォール16上には、酸化シリコンからなる層間絶縁膜(図示せず)が積層されている。この層間絶縁膜上には、ワードライン19が設けられている。ワードライン19は、Y方向に配列される各メモリセルのコントロールゲート13と対向するようにY方向に延び、コンタクトプラグ20を介して、その対向するすべてのコントロールゲート13と電気的に接続されている。より具体的には、第3絶縁膜14および層間絶縁膜に、各コントロールゲート13に臨むコンタクトホール(図示せず)が貫通して形成されている。各コンタクトホールには、タングステンからなるコンタクトプラグ20が埋設されている。そして、層間絶縁膜上には、Y方向に列をなす各コンタクトプラグ20の頂面を連結するように、アルミニウムからなるワードライン19が設けられている。これにより、Y方向に配列される各メモリセルのコントロールゲート13には、コンタクトプラグ20を介して、1本のワードライン19が共通に接続されている。
メモリトランジスタ17(メモリセル)に対するデータの書き込み時には、第1拡散領域3(メモリトランジスタ17のソース領域)および第3拡散領域7(第2層ビットライン23)がそれぞれ接地電位(0V)とされる。また、コントロールゲート13(ワードライン19)およびセレクトゲート15に、所定の電圧Vpp(たとえば、10〜12V)が印加される。これにより、セレクトトランジスタ18がオンになり、第2拡散領域6(メモリトランジスタ17のドレイン領域)とコントロールゲート13との間に高電界が形成される。この高電界が形成されると、第2拡散領域6からフローティングゲート11に、電子が第1絶縁膜8をFNトンネルして注入され、データの書き込みが達成される。
R={(1.8+1.8+1.0)/0.02}/[{(0.2+0.2)/0.012}+{(1.7+1.7+1.2)/0.1}+{(1.8+1.8+1.0)/0.02}]≒0.74
である。したがって、実用レベルの低い電圧Vppで、メモリトランジスタ17(メモリセル)に対するデータの書き込みおよび消去を達成することができる。
半導体装置1のメモリセルの製造工程では、まず、図3Aに示すように、熱酸化処理により、P型のシリコン基板31の表面に、酸化シリコンからなる犠牲酸化膜が形成される。つづいて、LPCVD(Low Pressure Chemical Vapor Deposition)法により、犠牲酸化膜上に窒化シリコン膜が形成される。そして、犠牲酸化膜および窒化シリコン膜がパターニングされることによって、トレンチ5を形成すべき部分と対向する部分に開口を有するハードマスク32が形成される。
次に、シリコン基板31上にハードマスク32を残したまま、熱酸化処理が行われることにより、トレンチ33の内面に、酸化シリコンからなる厚膜部10が形成される。厚膜部10の形成後、図3Cに示すように、リン酸およびフッ化水素酸を用いて、ハードマスク32が除去される。フッ化水素酸が用いられるとき(犠牲酸化膜が除去されるとき)に、厚膜部10に多少の膜減りを生じる。
次いで、図3Eに示すように、熱酸化処理により、エピタキシャル層34の表面に酸化膜35が形成される。なお、エピタキシャル層34およびその下層のシリコン基板31は、P型の半導体層2を構成する。また、トレンチ33は、トレンチ5の一部をなす。
ドープトポリシリコン膜36は、図3Gに示すように、CMP(Chemical Mechanical Polishing)法により、酸化膜35が露出するまで除去される。その結果、トレンチ5上にドープトポリシリコン膜36が残留し、その残留したドープトポリシリコン膜36がフローティングゲート11となる。
次いで、図3Iに示すように、LPCVD法により、ONO膜37上に、ドープトポリシリコン38が堆積される。ドープトポリシリコン38の堆積は、ドープトポリシリコン38がトレンチ5外でONO膜37上に適当な厚さを有するまで続けられる。
その後、図3Kに示すように、フッ化水素酸などを用いて、トレンチ5外の半導体層2上から酸化膜35およびONO膜37が除去され、トレンチ5上にのみ、酸化膜35およびONO膜37が残される。トレンチ5上に残された酸化膜35は、薄膜部9となる。また、トレンチ5上に残されたONO膜37は、第2絶縁膜12となる。
その後、図3Mに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン膜39が選択的に除去(パターニング)される。これにより、セレクトゲート15が形成される。
その後、イオン注入法により、半導体層2のアクティブ領域の全域に、その表面からN型不純物(たとえば、ヒ素イオン)が注入される。そして、N型不純物を拡散させるための熱処理が行われることにより、図3Oに示すように、半導体層2の表層部に、第1拡散領域3、第2拡散領域6および第3拡散領域7が形成される。これにより、半導体装置1のメモリセルが得られる。
図4に示す半導体装置41において、第3絶縁膜14は、半導体層2のアクティブ領域の表面のみを覆っている。
また、第2絶縁膜42上には、ドープトポリシリコンからなるコントロールゲート43が設けられている。コントロールゲート43は、断面略T字状をなし、トレンチ5上に第2絶縁膜42により形成される凹部を埋め尽くし、第2絶縁膜42の上端部上に所定の厚さを有している。すなわち、コントロールゲート43は、トレンチ5上に配置され、その上端部がトレンチ5の上方に突出する本体部44と、本体部44の上端部から側方に張り出す張出部45とを一体的に有している。
また、半導体装置41では、コントロールゲート43の上端部(本体部44の上端部および張出部45)をY方向に延びるように形成し、Y方向に配列される各メモリセルのコントロールゲート43の上端部を一体化することにより、Y方向に延びる1本のワードラインを形成することができる。こうすることにより、図2に示すワードライン19を不要とすることができる。そのため、第3絶縁膜14上に層間絶縁膜(図示せず)を積層し、この層間絶縁膜上にX方向に延びるビットライン46を設けて、その下方でX方向に配列される各メモリセルの第3拡散領域7に対し、コンタクトプラグ47を介して、ビットライン46を共通に接続することができる。したがって、図2に示す半導体装置1と比較して、配線層を1層減らすことができ、半導体装置41の厚さを小さくすることができる。
図4に示す半導体装置41の製造工程は、図2に示す半導体装置1の製造工程と一部重複している。すなわち、半導体装置41の製造工程では、まず、図3A〜3Iの各工程が順に行われる。
次に、図5Bに示すように、RIE(Reactive Ion Etching:反応性イオンエッチング)などにより、ONO膜37におけるコントロールゲート43から露出した部分および酸化膜35におけるその下方の部分が除去される。除去されずに残された酸化膜35およびONO膜37は、それぞれ薄膜部9および第2絶縁膜42となる。
次いで、LPCVD法により、第3絶縁膜14上にドープトポリシリコン膜が形成され、フォトリソグラフィおよびエッチングにより、そのドープトポリシリコン膜が選択的に除去(パターニング)される。これにより、図5Dに示すように、セレクトゲート15が形成される。
図6A〜6Cは、図4に示す半導体装置のメモリセルの他の製造方法を説明するための模式的な断面図である。
この製造方法では、まず、図3A〜3Fの各工程が順に行われる。
次に、図6Bに示すように、LPCVD法により、ONO膜61上に、ドープトポリシリコン62が堆積される。ドープトポリシリコン62の堆積は、ドープトポリシリコン82がトレンチ5外でONO膜61上に適当な厚さを有するまで続けられる。
図7は、第3参考例に係る半導体装置の模式的な断面図である。図7において、図2に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図7に示す構造に関して、図2に示す構造との相違点を中心に説明し、図2に示す各部に相当する部分についての説明を省略する。
これに対し、図7に示す半導体装置71において、第3絶縁膜14は、半導体層2のアクティブ領域の表面のみを覆っている。そして、フローティングゲート11、第2絶縁膜12およびコントロールゲート13は、各上面が第3絶縁膜14の表面とほぼ面一をなしている。
図8A〜8Cは、図7に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
図7に示す半導体装置71の製造工程は、図2に示す半導体装置1の製造工程と一部重複している。すなわち、半導体装置71の製造工程では、まず、図3A〜3Fの各工程が順に行われる。
次に、図8Bに示すように、LPCVD法により、ONO膜81上に、ドープトポリシリコン82が堆積される。ドープトポリシリコン82の堆積は、ドープトポリシリコン82がトレンチ5外でONO膜81上に適当な厚さを有するまで続けられる。
図9は、第4参考例に係る半導体装置の模式的な断面図である。図9において、図2に示す各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、図9に示す構造に関して、図2に示す構造との相違点を中心に説明し、図2に示す各部に相当する部分についての説明を省略する。
図10A〜10Oは、図9に示す半導体装置のメモリセルの製造方法を説明するための模式的な断面図である。
次に、図10Cに示すように、熱酸化処理により、トレンチ5の内面を含むシリコン基板31の表面全域に、酸化膜102が形成される。
次いで、図10Eに示すように、熱酸化処理により、トレンチ5の底面およびトレンチ5外のシリコン基板31の表面に酸化膜103が形成される。トレンチ5の側面上の酸化膜102およびトレンチ5の底面上の酸化膜103は、一体となり、厚膜部10を構成する。
ドープトポリシリコン膜104は、図10Gに示すように、CMP法により、酸化膜103が露出するまで除去される。その結果、トレンチ5上にドープトポリシリコン膜104が残留し、その残留したドープトポリシリコン膜104がフローティングゲート11となる。
次いで、図10Iに示すように、LPCVD法により、ONO膜105上に、ドープトポリシリコン106が堆積される。ドープトポリシリコン106の堆積は、ドープトポリシリコン106がトレンチ5外でONO膜105上に適当な厚さを有するまで続けられる。
その後、図10Kに示すように、フッ化水素酸などを用いて、トレンチ5外の半導体層2上から酸化膜103およびONO膜105が除去され、トレンチ5上にのみ、酸化膜103およびONO膜105が残される。トレンチ5上に残された酸化膜103は、薄膜部9となる。また、トレンチ5上に残されたONO膜105は、第2絶縁膜12となる。
その後、図10Mに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン膜107が選択的に除去(パターニング)される。これにより、セレクトゲート15が形成される。
その後、イオン注入法により、半導体層2のアクティブ領域の全域に、その表面からN型不純物(たとえば、ヒ素イオン)が注入される。そして、N型不純物を拡散させるための熱処理が行われることにより、図10Oに示すように、半導体層2の表層部に、第1拡散領域3、第2拡散領域6および第3拡散領域7が形成される。これにより、半導体装置91のメモリセルが得られる。
図11に示す半導体装置111において、第1絶縁膜8は、第1拡散領域3および第2拡散領域6と接する薄膜部112と、トレンチ5の開口側端部の側面上に形成され、薄膜部112に連続する第1厚膜部113と、薄膜部112を挟んで第1厚膜部113と反対側に形成され、薄膜部112に連続する第2厚膜部114とを一体的に備えている。第1厚膜部113および第2厚膜部114は、薄膜部112よりも大きな膜厚を有している。
以上、参考例の形態および本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。たとえば、前述の実施形態では、EEPROMを取り上げたが、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)およびDRAM(Dynamic Random Access Memory)など、EEPROM以外のフローティングゲート型の不揮発性記憶素子を備える構成に本発明を適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 半導体層
3 第1拡散領域(ソース領域)
5 トレンチ
6 第2拡散領域(ドレイン領域)
8 第1絶縁膜
9 薄膜部
10 厚膜部
11 フローティングゲート
12 第2絶縁膜
13 コントロールゲート
41 半導体装置
42 第2絶縁膜
43 コントロールゲート
44 本体部
45 張出部
71 半導体装置
91 半導体装置
111 半導体装置
112 薄膜部
113 第1厚膜部
114 第2厚膜部
Claims (4)
- 半導体層と、
前記半導体層の表面から掘り下がったトレンチと、
前記半導体層の表層部において、前記トレンチに対して所定方向の一方側に隣接して形成されるソース領域と、
前記半導体層の表層部において、前記トレンチに対して前記所定方向の前記一方側と反対側の他方側に隣接して形成されるドレイン領域と、
前記トレンチの底面および側面上に形成される第1絶縁膜と、
前記第1絶縁膜上に積層され、前記第1絶縁膜を挟んで前記トレンチの底面および側面と対向し、前記半導体層の前記表面よりも上方に突出する上端を有するフローティングゲートと、
前記フローティングゲート上に形成され、前記フローティングゲートの前記上端と同じ突出量で前記半導体層の前記表面よりも上方に突出する上端を有する第2絶縁膜と、
少なくとも一部が前記トレンチに埋設され、前記トレンチに埋設された部分が前記第2絶縁膜を挟んで前記フローティングゲートと対向するコントロールゲートとを含み、
前記第1絶縁膜は、前記ドレイン領域と接し、相対的に小さな膜厚を有する薄膜部と、前記薄膜部以外の残余の部分からなり、相対的に大きな膜厚を有する厚膜部とを有し、
前記厚膜部は、前記トレンチの開口側端部の側面上に形成され、前記薄膜部に連続する第1厚膜部と、前記薄膜部を挟んで前記第1厚膜部と反対側に形成され、前記薄膜部に連続する第2厚膜部とを含み、
前記第1厚膜部は、前記ドレイン領域と接している、半導体装置。 - 前記コントロールゲートは、前記トレンチの深さ方向に見て、前記第2絶縁膜の内側に収まっている、請求項1に記載の半導体装置。
- 前記コントロールゲートは、前記フローティングゲートの前記上端よりも上方に突出するように形成されている、請求項1または2に記載の半導体装置。
- 前記フローティングゲート、前記第2絶縁膜、および前記コントロールゲートの各上面が面一をなしている、請求項1または2に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135514A JP5546740B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置 |
US12/470,439 US8217443B2 (en) | 2008-05-23 | 2009-05-21 | Semiconductor device including a floating gate |
US13/525,406 US8692308B2 (en) | 2008-05-23 | 2012-06-18 | Semiconductor device including a floating gate |
US14/201,233 US8975686B2 (en) | 2008-05-23 | 2014-03-07 | Semiconductor device including a floating gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008135514A JP5546740B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014080324A Division JP5815786B2 (ja) | 2014-04-09 | 2014-04-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283763A JP2009283763A (ja) | 2009-12-03 |
JP5546740B2 true JP5546740B2 (ja) | 2014-07-09 |
Family
ID=41341442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008135514A Active JP5546740B2 (ja) | 2008-05-23 | 2008-05-23 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (3) | US8217443B2 (ja) |
JP (1) | JP5546740B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101903479B1 (ko) * | 2012-08-24 | 2018-10-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
US9548380B2 (en) * | 2013-03-14 | 2017-01-17 | Silicon Storage Technology, Inc. | Non-volatile memory cell having a trapping charge layer in a trench and an array and a method of manufacturing therefor |
US9337210B2 (en) | 2013-08-12 | 2016-05-10 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
US9263577B2 (en) | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
US9472560B2 (en) | 2014-06-16 | 2016-10-18 | Micron Technology, Inc. | Memory cell and an array of memory cells |
US9159829B1 (en) * | 2014-10-07 | 2015-10-13 | Micron Technology, Inc. | Recessed transistors containing ferroelectric material |
CN105990420A (zh) * | 2015-01-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件结构及其制作方法 |
US9305929B1 (en) | 2015-02-17 | 2016-04-05 | Micron Technology, Inc. | Memory cells |
US10134982B2 (en) | 2015-07-24 | 2018-11-20 | Micron Technology, Inc. | Array of cross point memory cells |
US9853211B2 (en) | 2015-07-24 | 2017-12-26 | Micron Technology, Inc. | Array of cross point memory cells individually comprising a select device and a programmable device |
US20170373142A1 (en) * | 2016-06-23 | 2017-12-28 | Littelfuse, Inc. | Semiconductor device having side-diffused trench plug |
TWI601215B (zh) * | 2016-09-26 | 2017-10-01 | 台灣半導體股份有限公司 | 利用氧化層與氮化層依序包覆電極部之場效電晶體及其製造方法 |
US10396145B2 (en) | 2017-01-12 | 2019-08-27 | Micron Technology, Inc. | Memory cells comprising ferroelectric material and including current leakage paths having different total resistances |
US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4796228A (en) * | 1986-06-02 | 1989-01-03 | Texas Instruments Incorporated | Erasable electrically programmable read only memory cell using trench edge tunnelling |
JPS63284867A (ja) * | 1987-05-18 | 1988-11-22 | Toshiba Corp | 半導体記憶装置 |
JPH0795570B2 (ja) * | 1988-04-07 | 1995-10-11 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
JPH05326970A (ja) * | 1992-04-02 | 1993-12-10 | Nec Corp | 不揮発性半導体記憶装置 |
JP2889061B2 (ja) * | 1992-09-25 | 1999-05-10 | ローム株式会社 | 半導体記憶装置およびその製法 |
US5429970A (en) * | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
JP2990493B2 (ja) * | 1994-07-30 | 1999-12-13 | エルジイ・セミコン・カンパニイ・リミテッド | 不揮発性半導体のメモリ素子及びその製造方法 |
JPH08274198A (ja) * | 1995-03-29 | 1996-10-18 | Lg Semicon Co Ltd | Eepromセル及びその製造方法 |
US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
DE19639026C1 (de) * | 1996-09-23 | 1998-04-09 | Siemens Ag | Selbstjustierte nichtflüchtige Speicherzelle |
US6002151A (en) * | 1997-12-18 | 1999-12-14 | Advanced Micro Devices, Inc. | Non-volatile trench semiconductor device |
EP1060515B1 (de) * | 1998-02-27 | 2007-08-01 | Qimonda AG | Verfahren zur herstellung einer elektrisch programmierbaren speicherzellenanordnung |
US6147377A (en) * | 1998-03-30 | 2000-11-14 | Advanced Micro Devices, Inc. | Fully recessed semiconductor device |
JP3314807B2 (ja) | 1998-11-26 | 2002-08-19 | 日本電気株式会社 | 半導体装置の製造方法 |
US6861334B2 (en) * | 2001-06-21 | 2005-03-01 | Asm International, N.V. | Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition |
KR100824205B1 (ko) * | 2006-12-26 | 2008-04-21 | 매그나칩 반도체 유한회사 | Dmos 트랜지스터 및 그 제조방법 |
-
2008
- 2008-05-23 JP JP2008135514A patent/JP5546740B2/ja active Active
-
2009
- 2009-05-21 US US12/470,439 patent/US8217443B2/en active Active
-
2012
- 2012-06-18 US US13/525,406 patent/US8692308B2/en active Active
-
2014
- 2014-03-07 US US14/201,233 patent/US8975686B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20140183616A1 (en) | 2014-07-03 |
US20120256246A1 (en) | 2012-10-11 |
US20090289294A1 (en) | 2009-11-26 |
JP2009283763A (ja) | 2009-12-03 |
US8975686B2 (en) | 2015-03-10 |
US8692308B2 (en) | 2014-04-08 |
US8217443B2 (en) | 2012-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5546740B2 (ja) | 半導体装置 | |
US7592665B2 (en) | Non-volatile memory devices having floating gates | |
JP4837299B2 (ja) | スプリットゲート型の不揮発性の半導体メモリ素子の製造方法 | |
JP4818061B2 (ja) | 不揮発性半導体メモリ | |
US20060124988A1 (en) | Methods of fabricating flash memory devices having self-aligned floating gate electrodes and related devices | |
JP5192636B2 (ja) | スプリットゲート型フラッシュメモリ素子の製造方法 | |
US8546217B2 (en) | Flash memory and method for forming the same | |
JP2006093327A (ja) | 半導体装置およびその製造方法 | |
US20060011971A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
US7592221B2 (en) | Semiconductor memory device and manufacturing method thereof | |
JP4080485B2 (ja) | ビット線構造およびその製造方法 | |
JP2001308205A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2009289949A (ja) | 不揮発性半導体記憶装置 | |
JP2010021493A (ja) | 半導体装置およびその製造方法 | |
TWI784724B (zh) | 具有設置在字線閘上方之抹除閘的分離閘2位元非揮發性記憶體單元及其製造方法 | |
JP2010153904A (ja) | 半導体装置 | |
JP2001077219A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP5319107B2 (ja) | 半導体装置及びその製造方法 | |
JP2013004791A (ja) | 半導体装置およびその製造方法 | |
JP5815786B2 (ja) | 半導体装置 | |
JP2011151072A (ja) | 不揮発性半導体記憶装置 | |
JP5681761B2 (ja) | 半導体装置の製造方法 | |
JP4480541B2 (ja) | 不揮発性半導体記憶装置 | |
JP2013026263A (ja) | 不揮発性半導体記憶装置 | |
JP2006049772A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100630 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120521 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130821 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131028 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140409 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140416 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140508 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140514 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5546740 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |