JPH08274198A - Ｅｅｐｒｏｍセル及びその製造方法 - Google Patents

Ｅｅｐｒｏｍセル及びその製造方法

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JPH08274198A
JPH08274198A JP7094184A JP9418495A JPH08274198A JP H08274198 A JPH08274198 A JP H08274198A JP 7094184 A JP7094184 A JP 7094184A JP 9418495 A JP9418495 A JP 9418495A JP H08274198 A JPH08274198 A JP H08274198A
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trench
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oxide film
film
source
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Su O Han
ハン・ス・オ
Jang Han Kim
ザン・ハン・キム
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SK Hynix Inc
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LG Semicon Co Ltd
Goldstar Electron Co Ltd
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Abstract

(57)【要約】 【目的】 消去時に基板とドレーン領域間のリーク電流
を防止することのできるＥＥＰＲＯＭセル及びその製造
方法を提供すること。 【構成】 本発明は、チャンネル領域を有する第１導電
型の半導体基板と、前記基板のチャンネル領域に形成さ
れた、一定の深さを有するトレンチと、前記トレンチ内
側の両側壁に形成された第１スペーサと、第１スペーサ
の間のトレンチの底面に形成されたゲート酸化膜と、ト
レンチの外側及び底面の基板に形成された第２導電型の
ソース／ドレーン領域と、前記トレンチと接しているド
レーン領域の上部の基板上に形成されたトンネリング酸
化膜と、前記トレンチ及びトンネリング酸化膜を除いた
基板の全表面上に形成された絶縁膜と、ソース領域の上
部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリ
ング酸化膜上に形成されたフローティングゲートと、フ
ローティングゲートの両側の絶縁膜上に形成された第２
スペーサと、フローティングゲート及び第２スペーサの
表面上に形成された誘電体膜と、誘電体膜上に形成され
たコントロルゲートと、を含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性の半導体メモ
リ素子に係り、特に消去時にリーク電流を防止し、セル
の表面形状を改善することのできるＥＥＰＲＯＭセル及
びその製造方法に関する。
【０００２】
【従来の技術】図１（Ａ）乃至（Ｈ）は、従来のＥＥＰ
ＲＯＭセルの製造工程図である。図１（Ａ）に示すよう
に、ｐ型半導体基板１１上に酸化膜１３と窒化膜１５を
順次蒸着し、ＥＥＰＲＯＭセルのソース領域が形成され
る位置の酸化膜１３と窒化膜１５とを除去して基板１１
の一部分を露出させる。
【０００３】図１（Ｂ）のように、酸化膜１３と窒化膜
１５をマスクとして基板１１の露出した部分にｎ+型不
純物をイオン注入し、通常のフィールド酸化工程を行っ
てｎ+型ソース領域１７と第１フィールド酸化膜１９を
形成する。残っている窒化膜１５と酸化膜１３を全て順
次除去する。
【０００４】図１（Ｃ）のように、半導体基板１１上に
再び酸化膜２１と窒化膜２３を順次蒸着し、ＥＥＰＲＯ
Ｍセルのドレーン領域が形成されるべき部分の酸化膜２
１と窒化膜２３を除去して、ドレーン領域が形成される
べき部分の基板１１を露出させる。
【０００５】図１（Ｄ）に示すように、酸化膜２１と窒
化膜２３をマスクとして基板１１の露出した部分にｎ+
型不純物をイオン注入し、通常のフィールド酸化工程を
行ってｎ+型ドレーン領域２５と第２フィールド酸化膜
２７を形成する。これらｎ+型ドレーン領域２５と第２
フィールド酸化膜２７は、以前の工程で形成されたｎ+
型ソース領域１７及び第１フィールド酸化膜１９と一定
の間隔を置いて基板１１上に形成してある。残っている
窒化膜２３と酸化膜２１を順次除去して、前記第１及び
第２フィールド酸化膜１９，２７が形成された部分を除
いた基板の全表面を露出させる。
【０００６】図１（Ｅ）に示すように、露出した基板１
１の表面にゲート酸化膜２９を形成し、図１（Ｆ）のよ
うにｎ+ 型ドレーン領域２５の上部に形成されているフ
ィールド酸化膜２７の一部分を除去してトンネリング酸
化膜３１を形成する。このトンネリング酸化膜３１を形
成するため、第２フィールド酸化膜２７のドレーン領域
２５の中央部分に対応する部分を一定の厚さだけ除去
し、薄い膜として残す。これにより、トンネリング酸化
膜３１が形成される。
【０００７】図１（Ｇ）に示すように、基板の全面にわ
たってポリシリコン膜を蒸着しパターニングして、第１
フィールド酸化膜１９とトンネリング酸化膜とを含んだ
第２フィールド酸化膜２７の間にかけてＥＥＰＲＯＭセ
ルの第１ゲートであるフローティングゲート３３を形成
する。
【０００８】最終的に、図１（Ｈ）のように、フローテ
ィングゲート３３の露出した表面に誘電体膜３５を形成
し、誘電体膜３５上にポリシリコン膜からなるコントロ
ルゲート３７をＥＥＰＲＯＭセルの第２ゲートとして形
成する。これにより、従来のＥＥＰＲＯＭセルが得られ
る。
【０００９】前記従来のＥＥＰＲＯＭセルの書込み及び
消去の動作を図２とともに説明する。先ず、書込み及び
プログラム時には、コントロルゲート３７の電圧印加端
子（ＶCG）に高電圧を加え、ドレーン領域２５の電圧印
加端子 （ＶD）に低電圧（接地電位）を印加する。この
時、ソース領域１７の電圧印加端子 （ＶS）は低電圧を
印加するか、又はフローティングさせる。印加電圧に応
じてソース／ドレーン領域１７，２５の間のチャンネル
領域では電子−ホールペアが形成され、チャンネル領域
で生成された電子はコントロルゲート３７とドレーン領
域２５間の電位差によってドレーン領域２５に注入さ
れ、トンネリング酸化膜３１を介してフローティングゲ
ート３３にトンネリングされる。トンネリングされた電
子がフローティングゲート３３に蓄積されるにつれてＥ
ＥＰＲＯＭセルの閾値が増加することになる。
【００１０】一方、消去時には、コントロルゲート３７
の電圧印加端子（ＶCG）に低電圧（接地電圧）を印加
し、ドレーン領域２５の電圧印加端子（ＶD） に高電圧
を印加し、ソース領域１７の電圧印加端子（ＶS）をフ
ローティングさせる。
【００１１】従って、コントロルゲート３７とドレーン
領域２５間の電位差によってフローティングゲート３３
に蓄積されていた電子は、トンネリング酸化膜３１を通
じてドレーン領域２５へ抜け出す。この際、フローティ
ングゲート３３から電子がドレーン領域２５へ抜け出す
ことにより、図３のようにトンネリング酸化膜３１の両
端にかかる電位差が小さくなる。
【００１２】
【発明が解決しようとする課題】しかし、前記従来のＥ
ＥＰＲＯＭセルのドレーン領域２５の上部の第２フィー
ルド酸化膜２７の厚さが薄い場合に、消去時にドレーン
領域２５とコントロルゲート３７間の大きい電位差によ
ってトンネリング酸化膜３１及びチャンネル領域の間、
すなわち、第２フィールド酸化膜２７の下部のドレーン
領域２５に空乏領域３９が形成される。従って、強い電
界によってトンネリング酸化膜３１の下部のドレーン領
域２５で生成されたホールが基板に注入されるので、基
板１１とドレーン領域２５の間にリーク電流が流れるこ
とになる問題点があった。
【００１３】なお、厚いフィールド酸化膜を形成するた
めに、２回にわたってフィールド酸化工程を行わなけれ
ばならなく、さらに、薄膜のトンネリング酸化膜を形成
するために、フィールド酸化膜を一定の厚さにエッチン
グするエッチング工程を行わなければならないので、工
程が複雑であるという問題点があった。
【００１４】本発明は、前記従来の技術の問題点を解決
するためのもので、消去時に基板とドレーン領域間のリ
ーク電流を防止することのできるＥＥＰＲＯＭセル及び
その製造方法を提供することにその目的がある。
【００１５】本発明の他の目的は、ソース／ドレーン領
域上に厚いフィールド酸化膜を形成しないでソース、ド
レーン領域を埋込形に形成することにより、セルの表面
形状を改善することのできるＥＥＰＲＯＭセル及びその
製造方法を提供することにある。
【００１６】本発明の別の目的は、簡単な工程により埋
込形ソース／ドレーン及びトンネリング酸化膜を形成す
ることのできるＥＥＰＲＯＭセル及びその製造方法を提
供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、チャンネル領域を有する第１導電型の半
導体基板と、前記基板のチャンネル領域に形成された、
一定の深さを有するトレンチと、前記トレンチ内側の両
側壁に形成された第１スペーサと、第１スペーサの間の
トレンチの底面に形成されたゲート酸化膜と、トレンチ
の外側及び底面の基板に形成された第２導電型のソース
／ドレーン領域と、前記トレンチと接しているドレーン
領域の上部に形成されたトンネリング酸化膜と、前記ト
レンチ及びトンネリング酸化膜を除いた基板の全表面上
に形成された絶縁膜と、ソース領域の上部の絶縁膜、ト
レンチ上部のゲート酸化膜及びトンネリング酸化膜上に
形成されたフローティングゲートと、フローティングゲ
ートの両側の絶縁膜上に形成された第２スペーサと、フ
ローティングゲート及び第２スペーサの表面上に形成さ
れた誘電体膜と、誘電体膜上に形成されたコントロルゲ
ートと、を含むＥＥＰＲＯＭセルを提供する。
【００１８】なお、本発明は、第１導電型の半導体基板
上に絶縁膜を形成するステップと、ホトエッチング工程
によりソース／ドレーン領域が形成されるべき部分の絶
縁膜を除去して基板を露出させるステップと、露出した
基板に第２導電型の不純物をイオン注入して、半導体基
板内に一定の間隔を置いて一定の接合の深さを有する第
２導電型のソース領域とドレーン領域を形成するステッ
プと、前記ソース／ドレーン領域を含むソース／ドレー
ン領域の間の基板をエッチングしてトレンチを形成する
ステップと、基板の全面にわたって絶縁膜を塗布し異方
性エッチングして、トレンチの側壁内に第１スペーサを
形成するステップと、前記第１スペーサの間のトレンチ
の底面上にゲート酸化膜を形成するステップと、前記第
１スペーサと隣合うドレーン領域の上部にトンネリング
酸化膜を形成するステップと、基板の全面上にポリシリ
コン膜を塗布しパターニングして、トンネリング酸化膜
とトレンチを含むソース／ドレーン領域の上部の絶縁膜
上にフローティングゲートを形成するステップと、基板
の全面にわたって絶縁膜を塗布し異方性エッチングし
て、フローティングゲートの両側の絶縁膜上に第２スペ
ーサを形成するステップと、フローティングゲート及び
第２スペーサの表面上にコンデンサの誘電体膜を形成す
るステップと、誘電体膜上にコントロルゲートを形成す
るステップと、を含むＥＥＰＲＯＭセルの製造方法を提
供する。
【００１９】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。図４は、本発明の実施例によるＥＥＰＲＯＭ
セルの断面構造図である。図４を参照すると、本発明の
ＥＥＰＲＯＭセルは、ｐ型基板４１のチャンネル領域に
一定の深さを有するトレンチが形成され、トレンチ内側
の両側壁には第１スペーサ５２が形成されており、スペ
ーサ５２の間のトレンチの底面にはゲート酸化膜５３が
形成されている。トレンチの外側の基板４１にはトレン
チの深さより相対的に深い接合の深さを有する埋込形の
ｎ+ 型ソース／ドレーン領域４５，４７が形成され、ド
レーン領域４７の上部には薄膜のトンネリング酸化膜５
５が形成され、トレンチ及びトンネリング酸化膜５５を
除いた基板４１の全表面上に絶縁膜として酸化膜４３が
形成されている。そして、ソース領域４５及びトンネリ
ング酸化膜を含んだドレーン領域４７の間にフローティ
ングゲート５７が形成され、フローティングゲート５７
の両側に第２スペーサ５９が形成され、フローティング
ゲート５７及び第２スペーサ５９の表面上に誘電体膜６
１が形成され、その誘電体膜６１上にコントロルゲート
６３が形成されている。
【００２０】前記構造のＥＥＰＲＯＭセルのデータの消
去、書込み及び読出し動作を説明する。先ず、本発明の
ＥＥＰＲＯＭセルにおいて、書込み動作時にはＥＥＰＲ
ＯＭセルの第２ゲートであるコントロルゲート６３の電
圧印加端子（ＶCG）に高電圧を印加し、ドレーン領域４
７の電圧印加端子（ＶD） に低電圧を印加し、ソース領
域４５の電圧印加端子（ＶS） をフローティングさせ
る。従って、ドレーン領域４７とコントロルゲート６３
間の電位差によってトレンチ下部のチャンネル領域で生
成された電子は、ドレーン領域４７に注入され、ドレー
ン領域４７の電子はドレーン領域４７の上部の薄膜のト
ンネリング酸化膜５５を介してフローティングゲート５
７にトンネリングされて蓄積される。
【００２１】消去の動作時には、ＥＥＰＲＯＭセルの第
２ゲートであるコントロルゲート６３の電圧印加端子
（ＶCG）に低電圧を印加し、ドレーン領域４７の電圧印
加端子（ＶD）に高電圧を印加し、ソース領域４５の電
圧印加端子（ＶS）をフローティングさせる。従って、
ドレーン領域４７とコントロルゲート６３間の電位差に
よってフローティングゲート５７に蓄積されていた電子
は、トンネリング酸化膜５５を介してドレーン領域４７
へ抜け出す。この際、ドレーン領域４７とコントロルゲ
ート６３間に高い電位差が発生してもフローティングゲ
ート５７とドレーン領域４７が接しているトレンチの内
側壁に第１スペーサ５２が形成されているので、ドレー
ン領域４７から基板４１にリーク電流が流れることを遮
断することができる。
【００２２】そして、データ読出し動作時には、ドレー
ン領域４７とソース領域４５間に静電位差が保持される
ようにドレーン及びソース領域の電圧印加端子（ＶD）
，（ＶS） に各々一定の電圧を印加し、ドレーン領域
とコントロルゲート間の電位差が電子がトンネリング酸
化膜５５を介してドレーン領域からフローティングゲー
ト５７へトンネリングされない範囲内の一定の電圧をコ
ントロルゲートの電圧印加端子（ＶCG）に加える。その
状態においてセルに流れる電流を検出してデータを読出
す。
【００２３】前記のＥＥＰＲＯＭセルは、ソース／ドレ
ーン領域４５，４７が埋込形に形成され、ソース／ドレ
ーン領域４５，４７の間のトレンチ内にゲート酸化膜５
３が形成されるとともに、トレンチの上部にフローティ
ングゲート５７及びコントロルゲート６３が形成される
ので、ＥＥＰＲＯＭセルの良好な表面形状が得られる。
【００２４】図５（Ａ）〜（Ｊ）は、図４に示すように
本発明のＥＥＰＲＯＭセルの製造工程図を示す。図５
（Ａ）を参照すると、ｐ型半導体基板４１上に絶縁膜と
して酸化膜４３を形成し、酸化膜４３上にホトレジスト
膜４４を塗布し、ソース／ドレーン領域が形成されるべ
き部分のホトレジスト膜４４を除去して基板を露出させ
る。ホトレジスト膜４４をマスクとして露出した基板に
ｎ+ 型不純物をイオン注入する。これにより、半導体基
板内に一定の間隔を置いてｎ+ 型ソース領域４５とドレ
ーン領域４７が形成される。この際、ソース／ドレーン
領域４５，４７は、一定の接合の深さを有する。残って
いるホトレジスト膜４４を除去する。
【００２５】図５（Ｂ）を参照すると、ソース／ドレー
ン領域４５，４７の間の酸化膜４３と半導体基板４１を
エッチングしてトレンチ４９を形成する。トレンチ４９
は前記ソース／ドレーン領域４５，４７の接合の深さよ
り小さいエッチングの深さを有し、ソース／ドレーン領
域４５，４７の一部分を含む。トレンチ領域４９の下部
の基板はチャンネル領域となる。
【００２６】図５（Ｃ）のように、基板の全面にわたっ
て絶縁膜５１を塗布し、図５（Ｄ）のように異方性エッ
チングしてソース／ドレーン領域４５，４７に形成され
たトレンチ側壁内に第１スペーサ５２を形成する。第１
スペーサ５２の形成によってチャンネル領域に該当する
基板が露出する。基板のチャンネル領域に閾値調整用不
純物をイオン注入する。
【００２７】図５（Ｅ）のように、前記露出した基板上
にゲート酸化膜５３を形成する。図６（Ｆ）のように、
ゲート酸化膜の形成後、基板の全面にわたってホトレジ
スト膜５４を塗布し、ドレーン領域４７の上部のホトレ
ジスト膜５４を除去して酸化膜４３を露出させる。露出
した酸化膜４３を除去してドレーン領域４７の上部の基
板を露出させ、ホトレジスト膜５４を除去する。
【００２８】次に、図６（Ｇ）のように酸化工程により
露出した基板上に薄膜のトンネリング酸化膜５５を形成
する。
【００２９】図６（Ｈ）のように、基板の全面上にポリ
シリコン膜を塗布しパターニングして、トンネリング酸
化膜５５とトレンチ４９とを含んだソース／ドレーン領
域４５，４７の上部の酸化膜４３上にフローティングゲ
ート５７を形成する。
【００３０】図６（Ｉ）のように、基板の全面にわたっ
て絶縁膜を塗布し異方性エッチングして、フローティン
グゲート５７の両側の酸化膜４３上に第２スペーサ５９
を形成する。
【００３１】図６（Ｊ）のように、フローティングゲー
トの側壁スペーサ５９を形成した後、フローティングゲ
ート５７及び側壁スペーサ５９の表面上にコンデンサの
誘電体膜６１を形成し、その上にコントロルゲート６３
を形成して本発明のＥＥＰＲＯＭセルを完成する。
【００３２】
【発明の効果】前記の本発明によれば、消去時に大きい
電位差が生じるトンネリング酸化膜とドレーン領域間に
トレンチを形成し、トレンチ内に側壁スペーサを形成す
ることにより、ドレーン領域とコントロルゲート間の高
い電位差の発生によりドレーン領域４７から基板へリー
ク電流が流れることを遮断することができる。
【００３３】なお、前記のＥＥＰＲＯＭセルは、ソース
／ドレーン領域が埋込形と形成され、ソース／ドレーン
領域の間のトレンチ内にゲート酸化膜が形成されるとと
もに、トレンチの上部にフローティングゲート及びコン
トロルゲートが形成され、ＥＥＰＲＯＭセルの良好な表
面形状が得られる。さらに、従来の複雑なフィールド酸
化工程及びトンネリング酸化膜を形成するためのフィー
ルド酸化膜エッチング工程が排除されるので、工程の単
純化を計ることができる。
【図面の簡単な説明】
【図１】 従来のＥＥＰＲＯＭセルの製造工程図であ
る。
【図２】 図１のＥＥＰＲＯＭセルの消去及び書込み動
作を説明するための図である。
【図３】 図１のＥＥＰＲＯＭセルの書込み及び消去動
作時の電圧波形図である。
【図４】 本発明の実施例によるＥＥＰＲＯＭセルの断
面図である。
【図５】 図３のＥＥＰＲＯＭセルの製造工程図であ
る。
【図６】 図３のＥＥＰＲＯＭセルの製造工程図であ
る。
【符号の説明】
４１…半導体基板、４２，５４…ホトレジスト膜、４３
…絶縁膜、４５，４７…ソース／ドレーン領域、４９…
トレンチ、５１…スペーサ用絶縁膜、５２…第１スペー
サ、５３…ゲート酸化膜、５５…トンネリング酸化膜、
５７…フローティングゲート、５９…第２スペーサ、６
１…誘電体膜、６３…コントロルゲート。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 チャンネル領域を有する第１導電型の半
    導体基板と、 前記基板のチャンネル領域に形成された、一定の深さを
    有するトレンチと、 前記トレンチ内側の両側壁に形成された第１スペーサ
    と、 第１スペーサの間のトレンチの底面に形成されたゲート
    酸化膜と、 トレンチの外側及び底面の基板に形成された第２導電型
    のソース／ドレーン領域と、 前記トレンチと接しているドレーン領域の上部に形成さ
    れたトンネリング酸化膜と、 前記トレンチ及びトンネリング酸化膜を除いた基板の全
    表面上に形成された絶縁膜と、 ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化
    膜及びトンネリング酸化膜上に形成されたフローティン
    グゲートと、 フローティングゲートの両側の絶縁膜上に形成された第
    ２スペーサと、 フローティングゲート及び第２スペーサの表面上に形成
    された誘電体膜と、 誘電体膜上に形成されたコントロルゲートと、を含むこ
    とを特徴とするＥＥＰＲＯＭセル。
  2. 【請求項２】 絶縁膜として、酸化膜が用いられること
    を特徴とする請求項１記載のＥＥＰＲＯＭセル。
  3. 【請求項３】 ソース、ドレーン領域は、前記トレンチ
    の深さより相対的に大きい接合の深さを有する埋込形で
    あることを特徴とする請求項１記載のＥＥＰＲＯＭセ
    ル。
  4. 【請求項４】 第１導電型の半導体基板上に絶縁膜を形
    成するステップと、 ホトエッチング工程によりソース／ドレーン領域が形成
    されるべき部分を除いた絶縁膜上にホトレジスト膜を残
    すステップと、 ホトレジスト膜をマスクとして基板に第２導電型の不純
    物をイオン注入し、一定の接合の深さを有する第２導電
    型のソース領域とドレーン領域とを半導体基板内に互い
    に一定の間隔を置いて形成するステップと、 前記ソース／ドレーン領域の一部分を含むソース／ドレ
    ーン領域の間の基板をエッチングして一定の深さのトレ
    ンチを形成するステップと、 基板の全面にわたって絶縁膜を塗布し異方性エッチング
    して、トレンチの側壁内に第１スペーサを形成するステ
    ップと、 前記第１スペーサの間のトレンチの底面上にゲート酸化
    膜を形成するステップと、 前記第１スペーサと隣合うドレーン領域の上部にトンネ
    リング酸化膜を形成するステップと、 基板の全面上にポリシリコン膜を塗布しパターニングし
    て、トンネリング酸化膜とトレンチを含むソース／ドレ
    ーン領域の上部の絶縁膜上にフローティングゲートを形
    成するステップと、 基板の全面にわたって絶縁膜を塗布し異方性エッチング
    して、フローティングゲートの両側の絶縁膜上に第２ス
    ペーサを形成するステップと、 フローティングゲート及び第２スペーサの表面上にコン
    デンサの誘電体膜を形成するステップと、 誘電体膜上にコントロルゲートを形成するステップと、
    を含むことを特徴とするＥＥＰＲＯＭセルの製造方法。
  5. 【請求項５】 前記ソース／ドレーン領域の接合の深さ
    は、前記トレンチの深さより相対的に大きいことを特徴
    とする請求項４記載のＥＥＰＲＯＭセルの製造方法。
  6. 【請求項６】 トレンチを形成した後、閾値を調節する
    ため基板へのイオン注入工程がさらに追加されることを
    特徴とする請求項４記載のＥＥＰＲＯＭセルの製造方
    法。
  7. 【請求項７】 絶縁膜として、酸化膜が用いられること
    を特徴とする請求項４記載のＥＥＰＲＯＭセルの製造方
    法。
  8. 【請求項８】 前記トンネリング酸化膜を形成するステ
    ップは、 基板の全面にわたってホトレジスト膜を塗布するステッ
    プと、 第１スペーサと隣合うドレーン領域上のホトレジスト膜
    を除去して絶縁膜を露出させるステップと、 前記ホトレジスト膜をマスクとして露出した絶縁膜を除
    去し、ドレーン領域の上部の基板を露出させるステップ
    と、 酸化工程によりドレーン領域の上部の露出した基板上に
    トンネリング酸化膜を形成するステップと、を含むこと
    を特徴とする請求項４記載のＥＥＰＲＯＭセルの製造方
    法。
  9. 【請求項９】 互いに一定の間隔だけ離れた第２導電型
    のソース／ドレーン領域と前記ソース／ドレーン領域と
    の間に形成されたチャンネル領域を有する第１導電型の
    基板と、 基板のチャンネル領域に形成された深さを有するトレン
    チと、 前記トレンチの上部と少なくとも前記ソース領域の一部
    分上に形成されたゲート領域と、を含むことを特徴とす
    るＥＥＰＲＯＭセル。
  10. 【請求項１０】 トレンチの内側の両側壁に形成された
    第１スペーサをさらに含むことを特徴とする請求項９記
    載のＥＥＰＲＯＭセル。
  11. 【請求項１１】 ドレーンとゲート領域との間に前記ト
    レンチと接しているトンネリング酸化膜をさらに含むこ
    とを特徴とする請求項９記載のＥＥＰＲＯＭセル。
  12. 【請求項１２】 ゲート領域の各側壁と各々接してお
    り、少なくとも前記ソース／ドレーン領域の中の一つの
    領域の一部分上に形成された第２スペーサをさらに含む
    ことを特徴とする請求項９記載のＥＥＰＲＯＭセル。
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