KR0144163B1 - 이이피롬셀 및 그의 제조방법 - Google Patents

이이피롬셀 및 그의 제조방법

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KR0144163B1
KR0144163B1 KR1019950003366A KR19950003366A KR0144163B1 KR 0144163 B1 KR0144163 B1 KR 0144163B1 KR 1019950003366 A KR1019950003366 A KR 1019950003366A KR 19950003366 A KR19950003366 A KR 19950003366A KR 0144163 B1 KR0144163 B1 KR 0144163B1
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문정환
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Abstract

본 발명은 소거시 누설전류를 방지하고 셀의 토폴로지를 개선할 수 있는 불휘발성 메모리소자인 EEPROM셀 및 그의 제조방법에 관한 것이다.
EEPROM셀은 채널영역을 갖는 제1도전형의 기판과, 상기 기판의 채널영역에 형성된, 일정깊이를 갖는 트렌치와, 상기 트렌치내측의 양측벽에 형성된 제1스페이서와, 제1스페이서사이의 트렌치 저면에 형성된 게이트 산화막과, 트렌치의 외측 및 저면 기판에 형성된 제2도전형의 소오스/드레인 영역과, 상기 트렌치와 접하고 있는 드레인 영역상부의 기판상에 형성된 터널링 산화막과, 상기 트렌치 및 터널링 산화막을 제외한 기판의 전표면상에 형성된 절연막과, 소오스영역 및 드레인 영역상부의 절연막과 트렌치상부의 게이트 산화막상에 형성된 플로팅 게이트와, 플로팅 게이트 양측벽의 절연막상에 형성된 제2스페이서와, 플로팅 게이트 및 제2스페이서의 표면상에 형성된 유전체막과, 유전체막상에 형성된 콘트롤 게이트를 포함한다.

Description

이이피롬(EEPROM)셀 및 그의 제조방법
제1도(a)-(h)는 종래의 EEPROM셀의 제조공정도.
제2도는 제1도의 EEPROM셀의 소거 및 기입동작을 설명하기 위한 도면.
제3도는 제1도의 EEPROM셀의 기입 및 소거동작시 전압파형도.
제4도는 본 발명의 실시예에 따른 EEPROM셀의 단면도.
제5도(a)-(j)는 제4도의 EEPROM셀의 제조공정도.
* 도면의 주요 부분에 대한 부호의 설명
41:반도체 기판42, 54:포토레지스트막
43:절연막45, 47:소오스, 드레인 영역
49:트렌치51:스페이서용 절연막
52:제1스페이서53:게이트 산화막
55:터널링 산화막57:플로팅 게이트
59:제2스페이서61:유전체막
63:콘트롤 게이트
본 발명은 불휘발성 반도체 메모리소자에 관한 것으로서, 특히 소거시 누설전류를 방지하고 셀의 토폴로지(topology)를 개선할 수 있는 EEPROM셀 및 그의 제조방법에 관한 것이다.
제1도(a)내지 (h)는 종래의 EEPROM셀의 제조공정도이다.
제1도(a)에 도시된 바와같이, P형 반도체기판(11)상에 산화막(13)과 질화막(15)을 순차 증착하고, EEPROM셀의 소오스 영역이 형성될 부분의 산화막(13)과 질화막(15)을 제거하여 기판(11)의 일부분을 노출시킨다.
제1도(b)에 도시된 바와같이, 먼저 산화막(13)과 질화막(15)을 마스크로 하여 기판(11)의 노출된 부분으로 n+형 불순물을 이온주입하고, 그 다음 통사의 필드산화공정을 수행하여 n+형 소오스 영역(17)과 제1필드산화막(19)을 형성한다. 남아있는 질화막(15)과 산화막(13)을 순차 모두 제거한다.
제1도(c)에 도시되어 있는 바와같이, 반도체 기판(11)상에 다시 산화막(21)과 질화막(23)을 순차 증착하고, EEPROM셀의 드레인 영역이 형성될 부분의 산화막(21)과 질화막(23)을 제거하여 드레인 영역이 형성될 부분의 기판(11)을 노출시킨다.
제1도(d)에 도시되어 있는 바와같이, 먼저 산화막(21)과 질화막(23)을 마스크로 하여 기판(11)의 노출된 부분으로 n+형 불순물을 이온주입하고, 그 다음 통상의 필드 산화공정을 수행하여 n+형 드레인 영역(25)과 제2필드산화막(27)을 형성한다. n+형 드레인 영역(25)과 제2필드산화막(27)은 이전의 공정에서 형성된 n+형 소오스 영역(17)및 제1필드 산화막(19)과 일정간격을 두고 기판(11)상에 형성되어 있다. 남아있는 질화막(23)과 산화막(21)을 순차 제거하여 상기 제1및 제2필드 산화막(19)(27)이 형성된 부분을 제외한 기판의 전표면을 노출시킨다.
제1도(e)에 도시되어 있는 바와같이, 노출된 기판(11)의 표면에 게이트 산화막(29)을 형성하고, 제1도(f) 와 같이 n+형 드레인 영역(25)상부에 형성되어 있는 필드산화막(27)을 제거하여 터널링 산화막(31)을 형성한다. 터널링 산화막(31)을 형성하기 위하여 제2필드 산화막(27)은 드레인 영역(25)의 중앙부분에 대응하는 부분이 일정두께만큼 제거되어 박막의 필드산화막만이 남게된다.
제1도(g)에 도시된 바와같이, 기판전면에 걸쳐 폴리실리콘막을 증착하고 패터닝하여 제1필드 산화막(19)과 터널링 산화막을 포함한 제2필드산화막(27)사이에 걸쳐 EEPROM셀의 제1게이트인 플로팅 게이트(33)를 형성한다.
최종적으로 제1도(h)에 도시되어 있는 바와같이, 플로팅 게이트(33)의 노출된 표면에 유전체막(35)을 형성하고, 유전체막(35)사에 폴리실리콘막으로 된 콘트롤 게이트(37)를 EEPROM셀의 제2게이트로써 형성한다. 이로써 종래의 EEPROM셀이 얻어진다. 상기한 종래의 EEPROM셀의 기입 및 소거동작을 제2도를 참조하여 설명하면 다음과 같다.
먼저, 기입 및 프로그램시에는 콘트롤 게이트(37)의 전압인가단자(VCG)에 고전압을 인가하고, 드레인 영역(25)의 전압인가단자(VD)저전압(접지전위)를 인가하여 준다. 이때, 소오스 영역(17)의 전압인가단자(VS)는 저전압을 인가하여 주거나 플로팅시켜 준다.
인가전압에 따라 소오스/드레인 영역(17)(25)사이의 채널영역에서는 전-홀쌍이 형성되고, 채널영역에서 생성된 전자는 콘트롤 게이트(37)와 드레인 영역(25)간의 전위차에 따라 드레인 영역(25)으로 주입되어 터널링 산화막(31)을 통해 플로팅 게이트(33)로 터널링된다. 터널링된 전자가 플로팅 게이트(33)에 축적됨에 따라 EEPROM셀의 한계전압(Vt, threshold voltage)가 증가하게 된다.
한편, 소거시에는 콘트롤게이트(37)의 전압인가단자(VCG)에 저전압(접지전압)을 인가하고, 드레인 영역(25)의 전압인가단자(VD)에 고전압을 인가하며, 소오스 영역(17)의 전압인가단자(VS)는 플로팅시켜준다.
따라서, 콘트롤 게이트(37)와 드레인 영역(25)간의 전위차에 따라 플로팅 게이트(33)에 축적되어 있던 전자는 터널링 산화막(31)을 통해 드레인 영역(25)으로 빠져나간다. 이때, 플로팅 게이트933)로 부터 전자가 빠져나감에 따라 제3도에 도시된 바와같이 터널링 산화막(31)의 양단에 걸리는 전위차가 작아지게 된다.
그러나, 상기한 종래의 EEPROM셀은 드레인 영역(25)상부의 제2필드산화막(27)의 두께가 얇은 경우에, 소거시에 드레인 영역(25)과 콘트롤 게이트(37)간의 큰 전위차에 의해 터널링 산화막(31)및 채널영역사이 즉 제2필드산화막(27)합의 드레인 영역(25)에 공핍영역(depletion region)(39)이 형성된다.
따라서, 강한 전계에 의해 터널링 산화막(31)하부의 드레인 영역(25)에서 생성된 홀이 기판으로 주입되므로 기판(11)과 드레인 영역(25)사이에 누설전류가 흐르게 되는 문제점이 있었다.
또한, 두꺼운 필드 산화막을 형성하기 위하여 2회에 걸친 필드산화공정을 수행해야할 뿐만 아니라 박막의 터널링 산화막을 형성하기 위하여 필드 산화막을 일정두께로 식각하는 식각공정을 수행해야 하기 때문에 공정이 복잡함 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 소거시 기판과 드레인 영역간의 누설전류를 방지할 수 있는 EEPROM셀 및 그의 제조방법을 제공하는데에 그 목적이 있다.
본 발명의 목적은 소오스/드레인 영역상에 두꺼운 필드산화막을 형성하지 않고, 소오스, 드레인 영역을 매몰형으로 형성함으로써 셀의 토폴로지를 개선할 수 있는 EEPROM셀 및 그의 제조방법을 제공하는 데에 있다.
본 발명의 또다른 목적은 간단한 공정으로 매몰 소오스/드레인 영역및 터널링 산화막을 형성할 수 있는 EEPROM셀 및 그의 제조방법을 제공하는데 있다.
상기한 바와같은 목적을 달성하기 위하여 본 발명은 채널영역을 갖는 제1도전형의 기판과, 상기 기판의 채널영역에 형성된, 일정깊이를 갖는 트렌치와, 상기 트렌치내측의 양측벽에 형성된 제1스페이서와, 제1스페이서사이의 트렌치 저면에 형성된 게이트 산화막과, 트렌치의 외측 및 저면 기판에 형성된 제2도전형의 소오스/드레인 영역과, 상기 트렌치와 접하고 있는 드레인 영역상부의 기판상에 형성된 터널링 산화막과, 상기 트렌치 및 터널링 산화막을 제외한 기판의 전표면상에 형성된 절연막과, 소오스영역상부의 절연막, 트렌치상부의 게이트 산화막 및 터널링 산화막상에 형성된 플로팅 게이트와, 플로팅 게이트 양측벽의 절연막상에 형성된 제2스페이서와, 플로팅 게이트 및 제2스페이서의 표면상에 형성된 유전체막과, 유전체막상에 형성된 콘트롤 게이트를 포함하는 EEPROM셀을 제공한다.
또한, 본 발명은 제1도전형의 반도체 기판상에 절연막을 형성하는 스텝과, 사진식각공정을 수행하여 소오스/드레인 영역이 형성될 부분의 절연막을 제거하여 기판을 노출시키는 스텝과, 노출된 기판으로 제2도전형의 불순물을 이온주입하여, 반도체 기판내에 일정간격을 두고 일정접합깊이를 갖는 제2도전형의 소오스 영역과 드레인 영역을 형성하는 스텝과, 상기 소오스/드레인 영역을 포함한 소오스/드레인 영역사이의 기판을 식각하여 트렌치를 형성하는 스텝과, 기판전면에 걸쳐 절연막을 도포하고 이방성식각하여, 트렌치 측벽내에 제1스페이서를 형성하는 스텝과, 상기 제1스페이서사이의 트렌치 저면상에 게이트 산화막을 형성하는 스텝과, 상기 제1스페이서와 인접한 드레인 영역상부에 터널링 산화막을 형성하는 스텝과, 기판전면상에 폴리실리콘막을 도포하고 패터닝하여 터널링 산화막과 트렌치를 포함한 소오스/드레인 영역상부의 절연막상에 플로팅 게이트를 형성하는 스텝과, 기판전면에 절연막을 도포하고 이방성식각하여 플로팅 게이트의 양측 절연막상에 제2스페이서를 형성하는 스텝과, 플로팅 게이트 및 제2스페이서의 표면상에 캐패시터의 유전체막을 형성하는 스템과, 유전체막상에 콘트롤 게이트를 형성하는 스텝을 포함하는 EEPROM셀의 제조방법을 제공한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제4도는 본 발명의 실시예에 따른 EEPROM셀의 단면구조도이다.
제4도를 참조하면, 본 발명의 EEPROM셀은 p형 기판(41)의 채널영역에 일정깊이를 갖는 트렌치가 형성되고, 트렌치내측의 양측벽에는 제1스페이서(52)가 형성되어 있으며, 스페이서(52)사이의 트렌치 저면에는 게이트 산화막(53)이 형성되어 있다. 트렌치의 외측 기판(41)에는 트렌치의 깊이보다 상대적으로 깊은 접합깊이를 갖는 매몰형의 n+형 소오스/드레인 영역(45)(47)이 형성되어 있고, 드레인 영역947)상부의 기판(41)상에는 박막의 터널링 산화막(55)이 형성되며, 트렌치 및 터널링 산화막(55)을 제외한 기판(41)의 전표면에 절연막으로 산화막(43)이 형성되었다. 그리고, 소오스영역(45)및 터널링 산화막을 포함한 드레인 영역(47)사이의 기판상에 플로팅 게이트(57)이 형성되고, 플로팅 게이트(57)의 양측 산화막(43)상에 제2스페이서가(59) 가 형성되며, 플로팅 게이트(57)및 제2스페이서(59)의 표면상에 유전체막(61)이 형성되고, 유전체막(61)상에는 콘트롤 게이트(63)가 형성되어 있다.
상기한 구조의 EEPROM셀의 데이타 소거, 기입 및 독출동작을 설명하면 다음과 같다.
먼저, 본 발명의 EEPROM에 있어서, 기입동작시에는 EEPROM셀의 제2게이트인 콘트롤 게이트(63)의 전압인가단자(VCG)에 고전압을 인가하고, 드레인 영역(47)의 전압인가단자(VD)에 저전압을 인가하며, 소오스 영역(45)의 전압인가단자(VS)를 플로팅시켜준다. 따라서, 드레인 영역(47)과 콘트롤 게이트(63)간의 전위차에 따라 트렌치하부의 채널영역에서 생성된 전자는 드레인 영역(47)으로 주입되고, 드레인 영역(47)의 전자는 드레인 영역(47)상부의 박막의 터널링 산화막(55)을 통해 플로팅 게이트(57)로 터널링되어 축적된다.
소거동작시에는 EEPROM셀의 제2게이트인 콘트롤 게이트(63)의 전압인가단자(VCG)에 저전압을 인가하고, 드레인 영역(47)의 전압인가단자(VD)에 고전압을 인가하며, 소오스 영역(45)의 전압인가단자(VS)를 플로팅시켜준다. 따라서, 드레인 영역(47)과 콘트롤 게이트(63)간의 전위차에 따라 플로팅 게이트(57)에 축적되어 있던 전자는 터널링 산화막(55)을 통해 드레인 영역(47)으로 빠져나간다. 이때, 드레인 영역(47)과 콘트롤 게이트(63)간에 높은 전위차가 발생하더라도 플로팅 게이트(57)과 드레인 영역(47)이 접하고 있는 트렌치 내측벽에 제1스페이서(52)가 형성되어 있으므로, 드레인 영역(47)으로부터 기판(41)으로 누설전류가 흐르는 것을 차단시킬 수 있다.
그리고, 데이타 독출동작시에는 드레인 영역(47)과 소오스 영역(45)간에 정전위차가 유지되도록 드레인 및 소오스영역의 전압인가단자(VD), (VS)에 각각 일정전압을 인가하고, 전자가 터널링 산화막(55)을 통해 드레인 영역으로부터 플로팅 게이트(57)로 터널링되지 않는 드레인 영역과 콘트롤 게이트간의 전위차내에서 콘트롤 게이트의 전압인가단자(VCG)에 일정전압을 인가하여 준다. 이 상태에서 셀에 흐르는 전류를 검출하여 데이타를 독출한다.
상기의 EEPROM셀은 소오스/드레인 영역(45), (47)이 매몰형으로 형성되고, 소오스/드레인 영역(45), (47)사이의 트렌치내에 게이트 산화막(53)이 형성됨과 동시에 트렌치 상부에 플로팅 게이트(57)및 콘트롤 게이트(63)이 형성되어 EEPROM셀의 양호한 토폴로지가 얻어진다.
제5도(a)-(j)는 제4도에 도시된 본 발명의 EEPROM셀의 제조공정도를 도시한 것이다.
제5도(a)를 참조하면, p형 반도체 기판(41)상에 절연막으로서 산화막(43)을 형성하고, 산화막(43)상에 포토레지스트막(44)을 도포하고 소오스/드레인 영역이 형성될 부분의 포토레지스트막(44)을 제거하여 기판을 노출시킨다. 포토레지스트막(44)을 마스크로 하여 노출된 기판으로 n+형 불순물을 이온주입한다. 이로써 반도체 기판내에 일정간격을 두고 n+형 소오스 영역(45)과 드레인 영역(47)이 형성된다. 이때, 소오스/드레인 영역(45), (47)은 일정한 접합깊이를 갖는다. 남아있는 포토레지스트막(44)을 제거한다.
제5도(b)를 참조하면, 소오스/드레인 영역(45), (47)사이의 산화막(43)과 반도체 기판(41)을 식각하여 트렌치(49)를 형성한다. 트렌치(49)는 상기 소오스/드레인 영역(45), (47)의 접합깊이보다는 작은 식각깊이를 갖으며, 소오스/드레인 영역(45), (47)의 일부분을 포함한다. 트렌치 영역(49)하부의 기판이 채널영역이 된다.
제5도(c)와 같이 기판전면에 걸쳐 절연막(51)을 도포하고, 제5도(d)와 같이 이방성 식각하여 소오스/드레인 영역(45), (47)에 형성된 트렌치 측벽내에 제1스페이서(52)를 형성한다. 제1스페이서(52)의 형성에 따라 채널영역에 해당하는 기판이 노출된다. 기판의 채널영역으로 문턱전압(threshold voltage)조정용 불순물을 이온주입한다.
제5도(e)와 같이 상기 노출된 기판상에 게이트 산화막(53)을 형성한다. 제5도(f)와 같이, 게이트 산화막 형성후 기판전면에 걸펴 포토레지스트막(54)을 도포하고, 드레인 영역(47)상부의 포토레지스트막(54)을 제거하여 산화막(43)을 노출시킨다.
노출된 산화막(43)을 제거하여 드레인 영역(47)상부의 기판을 노출시키고, 포토레지스트막(54)을 제거한다.
이어서 제5도(g)와 같이 산화공정을 수행하여 노출된 기판상에 박막의 터널링 산화막(55)을 형성한다.
제5도(h)와 같이, 기판전면상에 폴리실리콘막을 도포하고 패터닝하여 터널링 산화막(55)과 트렌치(49)를 포함한 소오스/드레인 영역(45), (47)상부의 산화막(43)상에 플로팅 게이트(57)를 형성한다.
제5도(i)와 같이, 기판전면에 절연막을 조포하고 이방성식각하여 플로팅 게이트(57)의 양측 산화막(43)상에 제2스페이서(59)를 형성한다.
제5도(j)와 같이, 플로팅 게이트의 측벽 스페이서(59)를 형성한 후 플로팅 게이트(57)및 측벽 스페이서(59)의 표면상에 캐패시터의 유전체막(61)을 형성하고, 그위에 콘트롤 게이트(63)를 형성하여 본 발명의 EEPROM셀을 완성한다.
상기한 바와같은 본 발명에 의하면, 소거시 큰전위차가 발생하는 터널링 산화막과 드레인 영역간에 트렌치를 형성하고, 트렌치내에 측벽 스페이서를 형성하여 줌으로써, 드레인 영역과 콘트롤 게이트간에 높은 전위차의 발생에 의한 드레인 영역(47)으로부터 기판으로 누설전류가 흐르는 것을 차단시킬 수 있다.
또한, 상기의 EEPROM셀은 소오스/드레인 영역이 매몰형으로 형성되고, 소오스/드레인 영역사이의 트렌치내에 게이트 산화막이 형성됨과 동시에 트렌치 상부에 플로팅 게이트 및 콘트롤 게이트가 형성되어 EEPROM셀의 양호한 토폴로지가 얻어진다.
게다가, 종래의 복잡한 필드산화공정 및 터널링 산화막을 형성하기 위한 필드산화막 식각공정이 배제되므로 공정의 단순화를 얻을 수 있다.

Claims (12)

  1. 채널영역을 갖는 제1도전형의 기판과, (상기 기판의 채널영역에 형성된, 일정깊이를 갖는 트렌치와, 상기 트렌치내측의 양측벽에 형성된 제1스페이서와, 제1스페이서사이의 트렌치 저면에 형성된 게이트 산화막과, 트렌치의 외측 및 저면 기판에 형성된 제2도전형의 소오스/드레인 영역과, 상기 트렌치와 접하고 있는 드레인 영역상부의 기판상에 형성된 터널링 산화막과, 상기 트렌치 및 터널링 산화막을 제외한 기판의 전표면상에 형성된 절연막과, 소오스영역상부의 절연막, 트렌치상부의 게이트 산화막 및 터널링 산화막상에 형성된 플로팅 게이트와, 플로팅 게이트 양측벽의 절연막상에 형성된 제2스페이서와, 플로팅 게이트 및 제2스페이서의 표면상에 형성된 유전체막과, 유전체막상에 형성된 콘트롤 게이트를 포함하는 것을 특징으로 하는 EEPROM셀.
  2. 제1항에 있어서, 절연막으로서 산화막이 사용되는 것을 특징으로 하는 EEPROM셀.
  3. 제1항에 있어서, 소오스/드레인 영역은 상기 트렌치의 깊이보다 상대적으로 큰 접합깊이의 매몰형태를 갖는 것을 특징으로 하는 EEPROM셀.
  4. 제1도전형의 반도체 기판상에 절연막을 형성하는 스텝과, 사진식각공정을 수행하여 소오스/드레인 영역이 형성될 부분을 제외한 절연막상에 포토레지스트막을 남겨두는 스텝과, 포토레지스트막을 마스크로 하여 기판으로 제2도전형의 불순물을 이온주입하여, 일정접합깊이를 갖는 제2도전형의 소오스/드레인 영역을 반도체 기판내에 서로 일정간격을 두고 형성하는 스텝과, 상기 소오스/드레인 영역의 일부를 포함한 소오스/드레인 영역사이의 기판을 식각하여 트렌치를 형성하는 스텝과, 기판전면에 걸쳐 절연막을 도포하고 이방성식각하여, 트렌치 측벽내에 제1스페이서를 형성하는 스텝과, 상기 제1스페이서 사이의 트렌치 저면상에 게이트 산화막을 형성하는 스텝과, 상기 제1스페이서와 인접한 드레인 영역상부에 터널링 산화막을 형성하는 스텝과, 기판전면상에 폴리실리콘막을 도포하고 패터닝하여 터널링 산화막과 트렌치를 포함한 소오스/드레인 영역상부의 절연막상에 플로팅 게이트를 형성하는 스텝과, 기판전면에 절연막을 도포하고 이방성식각하여 플로팅 게이트의 양측 절연막상에 제2스페이서를 형성하는 스텝과, 플로팅 게이트 및 제2스페이서의 표면상에 캐패시터의 유전체막을 형성하는 스텝과, 유전체막상에 콘트롤 게이트를 형성하는 스텝을 포함하는 것을 특징으로 하는 EEPROM셀의 제조방법.
  5. 제4항에 있어서, 상기 소오스/드레인 영역의 접합깊이는 상기 트렌치의 깊이보다는 상대적으로 큰 것을 특징으로 하는 EEPROM셀의 제조방법.
  6. 제4항에 있어서, 트렌치를 형성한 후 기판으로 문턱전압을 조절하기 위한 이온주입공정이 더 추가되는 것을 특징으로 하는 EEPROM셀의 제조방법.
  7. 제4항에 있어서, 절연막으로 산화막이 사용되는 것을 특징으로 하는 EEPROM셀의 제조방법.
  8. 제4항에 있어서, 상기 터널링 산화막을 형성하는 스텝은 기판전면에 걸쳐 포토레지스트막을 도포하는 스텝과, 제1스페이서와 인접한 드레인 영역상의 포토레지스트막을 제거하여 절연막을 노출시키는 스텝과, 상기 포토레지스트막을 마스크로 하여 노출된 절연막을 제거하여 드레인 영역상부의기판을 노출시키는 스텝과, 산화공정을 수행하여 드레인 영역상부의 노출된 기판상에 터널링 산화막을 형성하는 스텝을 포함하는 것을 특징으로 하는 EEPROM셀의 제조방법.
  9. 서로 일정간격만큼 떨어진 제2도전형의 소오스/드레인 영역과 상기 소오스/드레인 영역사이에 형성된 채널영역을 갖는 제1도전형의 기판과, 기판의 채널영역에 형성된 깊이를 갖는 트렌치와, 상기 트렌치의 상부와 적어도 소오스 영역의 일부상에 형성된 게이트 영역을 포함하는 것을 특징으로 하는 EEPROM셀.
  10. 제9항에 있어서, 트렌치 내측의 양측벽에 형성된 제1스페이서를 더 포함하는 것을 특징으로 하는 EEPROM셀.
  11. 제9항에 있어서, 드레인영역과 게이트 영역사이에 상기 트렌치와 접하고 있는 터널링 산화막을 더 포함하는 것을 특징으로 하는 EEPROM셀.
  12. 제9항에 있어서, 각각 게이트 영역의 각 측벽과 접하고 있으며, 적어도 상기 소오스/드레인 영역중 한 영역의 일부분상에 형성된 제2스페이서를 더 포함하는 것을 특징으로 하는 EEPROM셀.
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